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牢志吴
4 years ago
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1 Verilog 红宝书 _ 基本语法 _ 下阿东恒创科技

2 简介大家可以叫我阿东, 我在通信行业做了 6 年的芯片设计, 做了几款大型路由器和交换机芯片, 写了 6 年的 Verilog, 对 Verilog 是熟悉的不能再熟悉了, 对数据通信 QOS 有深入研究和实现, 精通数据通信各种协议, 对通信网络有较深理解精通 ASIC FPGA 和 Verilog 架构方案实现设计希望我的经历能让大家掌握项目开发的编码规范和方案设计, 给大家的学习和发展略进绵薄之力大家使用过程中遇到什么问题, 可以发邮件 : @qq.com,QQ: 后续还会推出更多 FPGA 相关资料, 包括方案设计视频教程项目实战等, 请大家关注我们淘宝店铺 ( 本店专注于 FPGA 开发板开发 ): 开发板介绍 ( 位于电子发烧友的阿东 Verilog 技术专版 ):

3 目录 1. 上期回顾 2. 上期总结 3. Verilog 建模方式结构化建模数据流建模行为级建模 4. 附录 - 阿东开发板简介

4 上期回顾第一期主要讲解了 Verilog 的历史重要性基础语法前半部分

5 上期总结 1 Verilog 基本语法和 C 语言有点类似, 但是思想却完全不同 C 语言编译的结果是指令, 而 Verilog 编译的结果是电路, 需要使用电路设计的思想去写 Verilog 2 大家要多看波形, 建立时序概念, 熟练画时序图进行时序设计 3 现在绝对主流是 Verilog 进行数字设计 4 Verilog 最重要的是方案设计, 掌握基本语法即可

6 Verilog 建模方式结构级描述方式用基本单元 (primitive) 或低层元件 (component) 的连接来描述系统以得到更高的精确性, 特别是时序方面在综合时用特定工艺和低层元件将 RTL 描述映射到门级网表数据流描述方式通过对数据流在设计中的具体行为的描述来建模一般采用连续赋值语句行为级描述方式采用对信号行为级的描述方法来建模一般是 always 块语句和 assign 块语句描述的称为行为建模方式

7 结构级描述方式模块定义结构模块端口例化语句实例

8 结构级描述方式模块定义结构一个设计实际上是由一个个 module 组成的, 一个模块 module 的结构如下 : module module_name ( port_list ) ; Declarations_and_Statements endmodule 在结构建模中, 描述语句主要是实例化语句, 包括对 Verilog HDL 内置门如与门 (and) 异或门 (xor) 等的例化, 如全加器的 xor 门的调用端口队列 port_list 列出了该模块通过哪些端口与外部模块通信, 在 Verilog 2001 语法中还包括输入输出 wire/reg 类型位宽定义

9 结构级描述方式模块端口模块的端口可以是输入端口输出端口或双向端口缺省的端口类型为线网类型 ( 即 wire 类型 ) 输入端口默认为 wire 类型, 不需要定义, 输出或双向端口能够声明为 wire/reg 型, 使用 reg 必须显式声明, 使用 wire 也强烈建议显式声明 Verilog 2001 语法中的输入输出包括端口名输入输出 wire/reg 类型位宽定义, 极大的减少了端口声明占用的代码行数当前已经非常普及例子 : 该例子包括输入输出姓名名称位宽输出的信号类型

10 结构级描述方式例化一个模块能够在另外一个模块中被引用, 这样就建立了描述的层次模块实例化语句形式如下 : module_name instance_name(port_associations) ; 信号端口可以通过位置或名称关联 ; 但是关联方式不能够混合使用名称关联形式如下 : 推荐使用名称进行关联大规模电路设计的时候, 悬空的端口最好使用 XX_nc(wire 类型 ) 进行显式声明, 提高检视代码的效率 ( 芯片项目里面代码检视的工作量占到和写代码的时间差不多 )

11 结构级描述方式实例下面是一位全加器的结构级描述, 采用 Verilog 基本单元 ( 门 ) 描述 module FA_struct ( input A, input B, input Cin, output wire Sum, output wire Count ); wire S1, T1, T2, T3; xor x1 (S1, A, B); xor x2 (Sum, S1, Cin); and A1 (T3, A, B ); and A2 (T2, B, Cin); and A3 (T1, A, Cin); or O1 (Cout, T1, T2, T3 ); endmodule 结构级 Verilog 适合开发小规模元件, 如 ASIC 和 FPGA 的单元 Verilog 内部带有描述基本逻辑功能的基本单元 (primitive), 如 and 门综合产生的网表通常是结构级的

12 数据流描述方式连续赋值语句阻塞赋值语句非阻塞赋值语句数据流建模具体实例

13 数据流描述方式连续赋值数据流的描述是采用连续赋值语句 (assign ) 语句来实现的连续赋值语句用于组合逻辑的建模等式左边是 wire 类型的变量等式右边可以是常量由运算符如逻辑运算符算术运算符参与的表达注意 : 1 连续赋值语句的执行是 : 只要右边表达式任一个变量有变化, 表达式立即被计算, 计算的结果立即赋给左边信号 2 连续赋值语句之间是并行语句, 因此与位置顺序无关

14 数据流描述方式阻塞赋值 = 用于阻塞的赋值, 凡是在组合逻辑 ( 如在 assign 语句中 ) 赋值的请用阻塞赋值阻塞赋值 = 在 begin 和 end 之间的语句是顺序执行, 属于串行语句

15 数据流描述方式非阻塞赋值 <= 用于阻塞的赋值, 凡是在时序逻辑 ( 如在 always 语句中 ) 赋值的请用非阻塞赋值, 非阻塞赋值 <= 在 begin 和 end 之间的语句是并行执行, 属于并行执语句

16 数据流描述方式实例 module FA_flow( input A, input B, input Cin, output wire Sum, output wire Count ); wire S1,T1,T2,T3; assign # 2 S1 = A ^ B; assign # 2 Sum = S1 ^ Cin; assign #2 T3 = A & B; assign #2 T1 = A & Cin; assign #2 T2 = B & Cin ; endmodule 数据流的建模方式就是通过对数据流在设计中的具体行为的描述的来建模最基本的机制就是用连续赋值语句在连续赋值语句中, 某个值被赋给某个线网变量 ( 信号 ), 语法如下 : assign [delay] net_name = expression; 如 :assign #2 A = B; 在数据流描述方式中, 还必须借助于 HDL 提供的一些运算符, 如按位逻辑运算符 : 逻辑与 (&), 逻辑或 ( ) 等

17 行为级描述方式顺序语句块过程赋值语句块状态机实例

18 行为级别描述方式顺序语句块语句块提供将两条或更多条语句组合成语法结构上相当于一条语句的机制本文主要讲 Verilog HDL 的顺序语句块 (begin... end): 语句块中的语句按给定次序顺序执行顺序语句块中的语句按顺序方式执行每条语句中的时延值与其前面的语句执行的模拟时间相关一旦顺序语句块执行结束, 跟随顺序语句块过程的下一条语句继续执行假定顺序语句块在第 10 个时间单位开始执行两个时间单位后第 1 条语句执行, 即第 12 个时间单位此执行完成后, 下 1 条语句在第 17 个时间单位执行 ( 延迟 5 个时间单位 ) 然后下 1 条语句在第 20 个时间单位执行, 以此类推

19 行为级别描述方式过程赋值语句 Verilog HDL 中提供两种过程赋值语句 initial 和 always 语句, 用这两种语句来实现行为的建模这两种语句之间的执行是并行的, 即语句的执行与位置顺序无关这两种语句通常与语句块 (begin...end) 相结合, 语句块中的执行是按顺序执行的 initial 语句 initial 语句只执行一次, 即在设计被开始模拟执行时开始 (0 时刻 ) 通常只用在对设计进行仿真的测试文件中, 用于对一些信号进行初始化和产生特定的信号波形注意 : initial 只能使用在仿真中, 是不可综合语法, 很多初学者在开始的时候以为 initial 是可以综合的 Initial 不可以综合

20 行为级别描述方式过程赋值语句 always 语句 always 语句与 initial 语句相反, 是被重复执行, 执行机制是通过对一个称为敏感变量表的事件驱动来实现的, 下面会具体讲到 always 语句可实现组合逻辑或时序逻辑的建模

21 行为级别描述方式状态机有限状态机英文名字,Finite State Machine, 简称状态机, 缩写为 FSM 有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合状态机特别适合描述那些发生有先后顺序或者有逻辑规律的事情, 其实这就是状态机的本质状态机就是对具有逻辑顺序或时序规律的事件进行描述的一种方法

22 行为级别描述方式状态机

23 行为级别描述方式状态机

24 行为级别描述方式状态机例子

25 行为级别描述方式状态机

26 行为级别描述方式状态机

27 行为级别描述方式实例行为方式的建模是指采用对信号行为级的描述的方法来建模在表示方面, 类似数据流的建模方式, 但一般是 always 块语句和 assign 块语句描述的归为行为建模方式行为建模方式通常需要借助一些行为级的运算符如加法运算符 (+), 减法运算符 (-) 等

28 本期总结 1 当前数字逻辑规模越来越大, 使用结构化描述已经越来越不现实, 也没有必要, 当前行为描述方式已经占据绝对的主导地位, 大家学习的时候知道有这两种方式即可, 重点学习行为描述 2 我们经历了很多个芯片项目, 全部使用的是行为模式方式 3 基于 Verilog 进行方案设计是重点之重

29 附录 1 暴风系列开发板简介中端 2C5 FPGA 开发板 208 元套餐 ( 包括开发板 +USB Blaster+1602): 适合没有任何基础有一定基础, 可以用来做学习和一般项目 NIOS 淘宝网址 :

30 附录 2 暴风系列开发板简介中端 2C8 FPGA 开发板 288 元套餐 ( 包括开发板 +USB Blaster+1602): 适合没有任何基础有一定基础基础较好, 可以用来做学习和一般项目 NIOS 板载 SDRAM/SRAM/FLASH 淘宝网址 :

31 附录 3 暴风系列开发板简介高端 3C10 FPGA 开发板 288 元套餐 ( 包括核心板 + 扩展板 +USB Blaster+ 亚克力壳 ): 适合没有任何基础有一定基础基础较好, 可以用来做学习和高级项目 NIOS 淘宝网址 :

32 附录 4 暴风系列开发板简介高端 4CE15 FPGA 开发板 420 元套餐 ( 包括核心板 + 扩展板 +USB Blaster+ 亚克力壳 ) : 适合有一定基础基础较好, 想一步到位 ( 学习和复杂项目都可以 ) 的同学, 可以用来做学习和高级项目 NIOS 板载 SDRAM/SRAM/FLASH 淘宝网址 :

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Microsoft PowerPoint - chap02.ppt 第 2 章 HDL 入门指南西安交大电信学院微电子学系程军 jcheng@mail.xjtu.edu.cn module- 模块 Verilog 描述的基本单位用于描述电路的功能结构及与其他 module 的通信端口一个 module 表示一个设计, 其描述方式包括 : 数据流方式连续赋值语句行为方式过程语句结构方式其他 module 和开关级原语 (primitive) 门级原语及用户定义的原语