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号伏却
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1 第 5 章门级建模 -Verilog 内置基本门西安交大电信学院微电子学系程军 jcheng@mail.xjtu.edu.cn

2 信号强度 (10.12 节 ) 信号除了 4 个基本值以外, 还可以指定强度强度分为驱动强度和电荷强度驱动强度 : 指门级元件输出端的驱动强度, 当一条线接多个输出时, 各个输出的驱动强度不同将最终决定连线的逻辑状态可以在 3 种情况下为线网指定驱动强度线网声明赋值语句中的线网变量 ; 门实例引用中的输出端口 ; 连续赋值语句中 P.2

3 信号强度驱动强度格式如下 :(strength_for_1, strength_for_0) // 值的顺序不重要信号强度针对高低电平分成两类,5 个等级, 用于线网门原语的说明 1 的强度 :supply1 strong1 pull1 weak1 highz1 0 的强度 :supply0 strong0 pull0 weak0 highz0 默认的信号强度为 (strong1, strong0), 最常用的, 信号强度说明不能使用 (highz1, highz0) 和 (highz0, highz1) 说明信号强度时, 出现一个高阻 1 或者高阻 0 是可以的, 但不能 1 和 0 都是高阻强度 P.3

4 信号强度驱动强度例 : wire (pull1, weak0) #(2,4) rx_busy = wlen&&rx+wr; // 信号的驱动强度定义只能用于标量类型的线网 nand (pull1, strong0) #(3:4:4) u0nand (par_shift, shift_en[0], shift_en[1], shift_en[2]); // 信号驱动强度仅适用于下列门原语的输出 // and or xor nand nor xnor buf bufif0 // bufif1 not notif1 notif0 pulldown 和 pullup assign (weak1, pull0) #2.56 fe_sync = wr_ctrl; tri0 和 tri1 的强度为 pull P.4

5 信号强度 ( 续 ) 电荷强度 : 用于说明 trireg 类型的存储电荷的强度, 有 large, medium( 默认的电荷强度值 ), small 三种 large1, medium1, small1; large0, medium0, small0; 格式 trireg [ 电荷强度 ] [ 位宽 ] #(tr, tf, tdelay) 连线名列表 ; 例 :trireg (small) #(5, 4, 20) parity_select; P.5

6 信号强度 ( 续 ) 8 级连线信号强度表示级别 supply0 strong0 pull0 large0 weak0 medium0 small0 Highz0 缩写 Su0 St0 Pu0 La0 We0 Me0 Sm0 HiZ0 1 supply1 strong1 pull1 large1 weak1 medium1 small1 Highz1 缩写 Su1 St1 Pu1 La1 We1 Me1 Sm1 HiZ1 级别用于门输出和连续赋值语句的驱动强度级别用于 trireg 类型的类型级别 0 表示无驱动如何指定信号强度, 对于线网类型的说明格式 : net_type [(strength_for_1, strength_for_0)] [ 位宽 ] [#(delay)] net1, net2,...; 对于门输出的格式 : gate_type [(strength_for_1, strength_for_0)] [#(delay)] instance_name(post_list); P.6

7 信号强度 ( 续 ) 一个已知值的信号, 其强度可以从 7 级到 1 级 ; 一个未知值的信号 ( x ), 其强度可以从 0 的 7 级到 0 级, 也可以是 1 的 7 级到 0 级 ; 一个值为 z 的信号, 强度只能是 HiZ0 或者 HiZ1 两个信号值和强度都已知, 连接在一起时, 强度强的信号为最终线网的信号值强度相同, 值不同的信号, 产生相同强度的 x P.7

8 内置基本门多输入门 and, nand, or, nor, xor, xnor 多输出门 buf, not 三态门 bufif0, bufif1, notif0, notif1 上拉下拉门 pullup, pulldown // pullup 可以只说明 1 的强度, 0 的强度可选 pulldown 可以只说明 0 的强度,1 的强度是可选的 MOS 开关 cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关 tran, tranif0, tranif1, rtran, rtranif0, rtranif1 P.8

9 内置基本门 ( 续 ) 基本门使用 ( 门实例语句 ) 格式 gate_type [instance_name1] (term1, term2,..., termn), [instance_name2] (term1, term2,..., termn),... [instance_namen] (term1, term2,..., termn); 实例名是可选的如果加上信号驱动强度和延时的说明 : gate_type [(strength_for_1, strength_for_0)] [#(delay)] [instance_name] (port_list_map); P.9

10 多输入门 and, nand, or, nor, xor, xnor 只有一个输出, 允许有多个输入, 输出值只能有 1 0 X, 绝不能是 Z; 输入的 Z 与 X 相同对待使用格式 : multi_input_gate_type [(strength1, strength0)] [delay2] [instance_name] (outputa, Input1, Input2,..., InputN); 例 :and u1and (out1, in1, in2); and u2and (req, sw_data[15], sw_data[14], ack[2], ack[1]); xor (qpr, byte_a, byte_b, byte_c), // 实例名是可选的 (mlock, mprot[0], mprot[1]), (xparity, intr_vec[2], intr_vec[1], intr_vec[0], intr_vec[3]); P.10

11 多输入门 ( 续 1) 真值表 : P.11

12 多输入门 ( 续 2) P.12

13 多输出门 buf not: 只有一个输入, 但有一个或者多个输出格式 :multi_output_gate_type [drive_strength] [delay2] [instance_name] (Out1, Out2,..., OutN, InputA); buf 缓冲器 ; not 非门 ; P.13

14 三态门 bufif0, bufif1, notif0, notif1 用于三态驱动器的建模, 每个门有一个输入, 一个输出和一个控制输入输入如果是 Z 则当作 X 看待 tristate_gate [drive_strength] [delay3] [instance_name] (OutputA, InputB, ControlC); 记忆 :bufif0 if 0 则为 buf,1 为 Z; bufif1 if 1 则为 buf,0 为 Z; notif0 if 0 则为 not,1 为 Z; notif1 if 1 则为 not,0 为 Z; 真值表中的 0/Z 可以用 L 表示,1/Z 可以用 H 表示 P.14

15 三态门 ( 续 1) P.15

16 三态门 ( 控制端有 X 时 ) 注意 : 门的输出信号强度是在门实例语句的时候定义的, 与输入信号强度无关! 默认的输出强度是 Strong 不要误解! StH StL P.16

17 三态门 ( 控制端有 X 时 ) 35X P.17

18 X 的值是一个范围 P.18

19 X 的值是一个范围 1 0 P.19

20 X 的值是一个范围 Strong0?? StX?? 630 P.20

21 上拉下拉门 pullup pulldown: 只有输出的门, 用于上拉和下拉信号的建模 pullup 可以只有 1 的强度 pulldown 可以只有 0 的强度可以指定强度, 默认为 pull 不允许有延时说明例 :pullup (strong0, strong1) pup(neta), (netb); //strong0 是可选的表示在 neta 和 netb 上各有一个上拉门, 驱动强度为 strong 例 :bufif1 buf_1(out, in, c); pullup pullup_1(out); c in out P.21

22 MOS 开关 cmos, pmos, nmos, rcmos, rpmos, rnmos 为单向开关建模, 不允许说明驱动强度为三端的器件,( 输出, 输入, 控制输入 ) 格式 : gate_type [delay3] [instance_name] (OutputA, InputB, ControlC); P.22

23 MOS 开关 ( 续 ) nmos 和 rnmos inputb OutputA inputb OutputA ControlC ControlC ControlC 为 1 时, 开关导通, 除了 Supply 变为 Strong 外, 其他的强度不变 ControlC 为 0 时, 开关断开, 输出为 Z ControlC 为 1 时, 开关导通, 但 InputB 到 OutputA 时, 信号强度衰减了 ControlC 为 0 时, 开关断开, 输出为 Z pmos 和 rpmos 除了控制信号的极性与上述相反外, 其他都相同 P.23

24 MOS 开关 ( 续 ) cmos 和 rcmos, 是 CMOS 开关,4 端器件格式 :(r)cmos [delay3] [instance_name] (Outputa, InputB, NControl, PControl); 例 :cmos (w, datain, ncontrol, pcontrol); 等价于 :pmos (w, datain, pcontrol); nmos (w, datain, ncontrol); 带 r 的是信号强度衰减的 CMOS 开关, 与 rnmos 相同 P.24

25 双向开关 tran, rtran, tranif0, rtranif0, tranif1, rtranif1 pass_en_switch [delay2] [instance_name] (inout, inout, enable); (r)tran [instance_name] (inout, inout) 数据双向流动, 在前两个开关中传播时没有延时前两个不受控制, 后四个开关可以受控制, 允许有延时首字母 r 的开关在信号传输中会有强度衰减例 : bufif1 tranif1 bufif1 A B C o1 o Z Z Z Z Z Z X X P.25

26 开关信号强度衰减 rnmos, rpmos, rcmos, rtran, rtranif1 和 rtranif0 信号强度衰减输入信号强度输出信号强度 P.26

27 门延时门延时定义为从输入到输出的延时时间门延时在门实例语句中指定, 格式为 : gate_type [#(delay)] [instance_name](terminal_list); 如果没有指定 delay, 门延时为 0 门延时有三种, 在定义门延时时, 允许定义或者 3 个数值 : to_1, to_0 和 to_z(turn_off) P.27

28 门延时 ( 续 ) 无 delay 1 个 delay (d) 2 个 delay (d1, d2) 3 个 delay (da, db, dc) to_1 0 d d1 da to_0 0 d d2 db to_x 0 d min(d1, d2) min(da, db, dc) to_z 0 d min(d1, d2) dc 例 :not u10not (qbar, q); // 没有延时 nand #6 (hmark, in1, in2); // 所有延时都是 6, 上升下降 to_x 都是 6 and #(3, 5) (yout, a, b, c); // 上升延时 3, 下降延时 5,to_x 延时为 3 notif1 #(2, 8, 6) (dout, din1, din2); // 上升延时 2, 下降延时 8,to_x 为 2,to_z 为 6 P.28

29 门延时 ( 续 ) 上面例子中的延时都是以单位时间表示的多输入 / 多输出门只有两个 delay 数值, 其输出不可能为 z 三态门可以有三个 delay 数值 pullup 和 pulldown 不能有任何延时延时的 min:typ:max 形式所有延时都可以采用 nand #(2:3:4, 5:6:7) (pout, pin1, pin2); 选择用哪个延时可以在仿真器运行的时候作为一个选项语句间延时也可以指定最小 : 典型 : 最大值的形式 always begin #(95:100:105) clk = 1; #(97:100:107) clk = 0; end 在仿真时指定延时的选择, 不允许只指定两种延时, 如 min:max, 否则就只指定一种延时 (typ) P.29

30 trireg 衰减时间 trireg ( 电荷强度 ) #(d1, d2, d3) net_name; 电荷强度可以是 :large medium small d1 指上升延时 (to_1); d2 指下降延时 (to_0); d3 指电荷衰减时间 (to_x); 例 :trireg (small) #(5, 4, 20) tro; 表示上升延时 5, 下降延时 4, 衰减时间 20 即: 当 tro 没有驱动源时开始计时,20 时间单位后,tro 变成 x 如果时间不到 20,tro 又有驱动了, 则 tro 得到新驱动的值不指定 #(d1,d2,d3) 表示无限期保存其值 P.30

31 Trireg 应用 Bus Holder 模型 out System bus is driven by trisate buffer. To prevent the bus from floating, designer uses busholder cell to hold the bus to the previous driven logic value. Bus Holder P.31

32 Bus Holder 模型 Verilog 实现 Verilog 实现的 Bus Holder 模型 : module busholder (Y); inout Y; trireg y; endmodule P.32

33 实例数组为了简化描述重复实例, 在门实例引用中可以指定一个范围, 格式如下 : gate_type [delay] instance_name [left_bound :rightbound] (list_of_terminal_names); 例 :wire [3:0] irq, ctrl, sense;... nand u8nand [3:0] (irq, ctrl, sense); //4 个 nand 门等同于 : nand u8nand3 (irq[3], ctrl[3], sense[3]), u8nand2 (irq[2], ctrl[2], sense[2]), u8nand1 (irq[1], ctrl[1], sense[1]), u8nand0 (irq[0], ctrl[0], sense[0]); P.33

34 实例数组 ( 续 ) 例 : parameter NUM_BITS = 4; wire [NUM_BITS-1: 0] gated_d, din; wire bypass; and #(1,2) u0and [NUM_BITS-1:0](gated_d,din,bypass); 注意 bypass 是一个标量, 这种情况下,bypass 连接所有的实例端口等价于 : and #(1,2) u0and3 (gated_d[3], din[3], bypass); and #(1,2) u0and2 (gated_d[2], din[2], bypass); and #(1,2) u0and1 (gated_d[1], din[1], bypass); and #(1,2) u0and0 (gated_d[0], din[0], bypass); P.34

35 隐含的线网 verilog 中没有声明的线网默认为 1 位线网用户可以用 `default_nettype 编译指令设置默认的线网类型, 格式如下 : `default_nettype net_type 例 :`default_nettype wand 则所有未声明的线网都是 wand 类型 `default_nettype 指令必须在模块定义外部, 并一直保持有效, 直到遇到下一个同样的指令或者 `resetall 指令 P.35

36 示例例 1:4-1 多路选择器 module mux4x1(y, d0, d1, d2, d3, s0, s1); output y; input d0, d1, d2, d3, s0, s1; ; and (t0, d0, s0bar, s1bar), (t1, d1, s0bar, s1), (t2, d2, s0, s1bar), (t3, d3, s0, s1) not (s0bar, s0), (s1bar, s1); or (y, t0, t1, t2, t3); endmodule 注意,verilog 中实例名不能与线网名相同 P.36

37 示例 ( 续 ) 例 2:2-4 解码器 `timescale 1ns/1ns module dec2x4(a, b, enable, y); input a, b, enable; output [0:3] y; wire abar, bbar; not #(1, 2) u0not (abar, a), u1not (bbar, b); nand #(4,3) u0nand (y[0], enable, abar, bbar), u1nand (y[1], enable, abar, b), u2nand (y[2], enable, a, bbar), u3nand (y[3], enable, a, b); endmodule P.37

38 示例 ( 续 ) 例 3: 主从 D 触发器 `timescale 1ns/1ns module ms_dflip_flop(d, c, q, qbar); input d, c; output q, qbar; not u9nt (notd, d), u10nt (notc, c), u11nt (noty, y); nand u1nd (d1, d, c), u2nd (d2, c, notd), u3nd (y, d1, ybar), u4nd (ybar, y, d2), u5nd (y1, y, notc), u6nd (y2, noty, notc), u7nd (q, qbar, y1), u8nd (qbar, y2, q); endmodule P.38

39 示例 ( 续 ) 例 4:9 位奇偶发生器 `timescale 1ns/1ns module parity_9_bit(d, even, odd); input [0:8] d; output even, odd; xor #(5, 4) u0xor (e0, d[0], d[1]), u1xor (e1, d[2], d[3]), u2xor (e2, d[4], d[5]), u3xor (e3, d[6], d[7]), u4xor (f0, e0, e1), u5xor (f1, e2, e3), u6xor (h0, f0, f1), u7xor (even, d[8], h0); not #2 u8not (odd, even); endmodule P.39

本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法

本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法 Verilog HDL 硬件描述语言原书名 A Verilog HDL Primer (second Edition) 原出版社 Star Gralaxy Publishing 作者 J.Bhasker 译者徐振林等丛书名电子工程丛书出版社机械工业出版社书号 7-111-07890-X 页码 171 出版日期 2000 年 7 月本书简要介绍了 Verilog 硬件描述语言的基础知识,