STEP-MAX10 V2软件手册

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折邬
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1 小脚丫 STEP FPGA STEP 2016/12/7

2 目录 1. 概述软件安装 Quartus Prime 软件下载 : Quartus 安装步骤 : 创建第一个工程新建工程添加设计文件管脚约束 FPGA 加载仿真工具 Modelsim 版本... 21

3 1. 概述 Quartus II 是 Intel( 原 Altera) 公司的综合性 PLD/FPGA 开发软件, 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口, 具有运行速度快, 界面统一, 功能集中, 易学易用等特点, 越来越受到数字系统设计者的欢迎可利用原理图结构框图 VerilogHDL AHDL 和 VHDL 完成电路描述, 并将其保存为设计实体文件支持大量 ALTERA 的 IP 核, 简化了设计的复杂性, 加快了设计速度可使用 SignalTap II 逻辑分析工具进行嵌入式的逻辑分析支持 Windows 系统,Linux 系统和 Unix 系统, 提供了完善的用户图形界面设计方式 2. 软件安装 2.1 Quartus Prime 软件下载 : 1 打开 Intel-Altera 官网, 找到 Quartus 系列软件安装包下载页面, 下载软件安装包 Intel-Altera 官网 : 软件下载 : 选择软件版本和操作系统, 同时勾选 Quartus Prime ModelSim-Intel FPGA Edition 和 MAX 10 系列器件支持 2 根据安装指南进行安装

4 2.2 Quartus 安装步骤 : 1 将下载的文件放在同一文件夹中, 文件如下, 双击运行 QuartusLiteSetup 文件 2 Quartus 启动界面之后出现安装提示窗口, 点击 Next 进入下一步

5 3 选择同意此协议, 点击 Next 进入下一步 4 安装路径, 默认是安装在 C 盘, 可以根据实际情况修改 ( 建议只更改盘符 ),Next

6 5 选择安装组件, 如下图, 勾选对应的组件, 点击 Next 进入下一步 6 连接点击 Next 进入 Quartus 软件自动安装界面, 大约需要半个小时的等待, 软件会将 Quartus 软件,Modelsim 软件和 MAX 系列设备支持全部安装

7 7 自动安装完成进入安装完成界面, 勾选 Launch USB Blaster II driver installation 和 Create shortcuts on Desktop 选项后, 点击 Finish 按钮 8 完成上一步后, 弹出设备驱动程序安装向导页面如下, 点击 Next 进入下一步 9 电脑弹出安装设备软件的提示, 点击安装

8 10 电脑自动安装设备驱动程序, 完成后弹出界面, 点击完成如下 11 最后弹出 Quartus 软件最终完成的页面, 勾选 Run the Quartus Prime softwave 点击 OK 完成软件的安装, 同时 Quartus 软件启动, 开启编程之路吧

9 3. 创建第一个工程 3.1 新建工程 1 启动 Quartus 软件 : 双击 Quartus 系列软件图标, 界面如下 ( 以 Quartus II 15.0 为例 ) 2 创建工程 : 点击 File New Project Wizard 选项或点击 Home 页面中的 New Project Wizard 图标 3 工程目录名称填写 :( 注意 : 工程目录中不能有汉语空格等字符 ) 工程目录 : 选择新建工程的目录工程名称 : 填写工程名称

10 顶层模块名称 : 设计文件中 top module 的模块名称, 软件默认跟工程名称相同 4 工程类型 : 选择 Empty project, 点击 Next

11 5 添加文件 : 如果已有设计文件, 在当前页面选择并添加, 点击 Next 6 器件选择 : 根据开发平台使用的 FPGA 选择对应器件 (10M02SCM153I7G), 点击 Next

12 7 EDA 工具选择 : 选择第三方 EDA 工具 : 如果有需要可以选择第三方的综合或仿真工具 ( 第三方工具需要另外安装并设置启动路径 ), 这里我们选择使用 modelsim 工具仿真, 点击 Next 8 工程设置确认 : 确认工程相应的设置, 如需调整点击 Back 返回修改, 若确认设置, 点击 Finish

13 9 工程创建完毕,Quartus 软件自动进入开发界面, 如下 : 3.2 添加设计文件 1 选择 File New 或点击工具栏中的 New 按钮, 选择 Verilog HDL File 文件类型, 点击 OK, Quartus 软件会新建并打开 Verilog 文件 2 在新建的 Verilog 文件中进行 Verilog HDL 代码编写保存, 文件名为 LED_shining.v, 如下图所示, 程序源码如下

程序源码 : module LED_shining ( input clk_in, //clk_in = 12mhz input rst_n_in, //rst_n_in, active low output led1, //led1 output output led2 //led2 output ); parameter CLK_DIV_PERIOD = 12_000_000; reg

14 程序源码 : module LED_shining ( input clk_in, //clk_in = 12mhz input rst_n_in, //rst_n_in, active low output led1, //led1 output output led2 //led2 output ); parameter CLK_DIV_PERIOD = 12_000_000; reg clk_div=0; //wire led1,led2; assign led1 = clk_div; assign led2 = ~clk_div; //clk_div = clk_in/clk_div_period reg[24:0] cnt=0; always@(posedge clk_in or negedge rst_n_in) begin if(!rst_n_in) begin cnt<=0; clk_div<=0; end else begin if(cnt==(clk_div_period-1)) cnt <= 0; else cnt <= cnt + 1'b1; if(cnt<(clk_div_period>>1)) clk_div <= 0; else clk_div <= 1'b1; end end endmodule 3 选择菜单栏中 Processing Start Start Analysis & Synthesis 选项或工具栏中 Start Analysis & Synthesis 按钮, 如下图所示

15 4 Quartus 软件会完成分析综合, 若设计没有问题, 综合 Tasks 栏中 Analysis & Synthesis 会变成绿色, 同时左侧出现绿色对勾可以选择 Tools Netlist Viewers RTL Viewer 查看电路 5 RTL 电路图如下 3.3 管脚约束 1 选择 Assignments Device 打开器件配置页面, 然后点击页面中的 Device and Pin Options 选项打开器件和管脚选项页面

16 2 在 Unused Pins 选项中配置 Reserve all unused pins 为 As input tri-stated 状态 3 在 Voltage 选项中配置 Default I/O standard 为 3.3-V LVTTL 状态然后 OK 回到设计界面 3 选择菜单栏中 Assignments Pin planner 选项或工具栏中 Pin planner 图标, 进入管脚分配界面

17 4 在 Pin Planner 页面中将所有端口分配对应的 FPGA 管脚, 如下图, 然后关闭 ( 自动保存 ) 5 选择菜单栏中 Processing Start Compilation 选项或工具栏中 Start Compilation 按钮, 开始所有编译, 等待 Tasks 列表中所有选项完成, 如下图

USB-Blaster[USB-0], 选择 Add File 添加工程输出文件中 pof 格式文件, 勾选 Program 列和

18 3.4 FPGA 加载 1 使用 micro-usb 线将 STEP-MAX10 二代开发平台连接至电脑 USB 接口, 选择菜单栏中 Tools Programmer 选项或工具栏中 Programmer 按钮, 进入烧录界面 2 烧录界面如下, 确认硬件驱动为 USB-Blaster[USB-0], 选择 Add File 添加工程输出文件中 pof 格式文件, 勾选 Program 列和 Verify 列, 点击 Start 按钮进行 FPGA 加载 3 FPGA 加载完成, 界面中 Progress 状态显示 100%(Successful) 观察开发板现象

19 4. 仿真工具 Modelsim 1 首先提前准备测试文件 (Textbench): LED_shining_tb.v, 测试文件源码如下 : `timescale 1ns / 100ps module LED_shining_tb; parameter CLK_PERIOD = 40; reg sys_clk; initial sys_clk = 1'b0; always sys_clk = #(CLK_PERIOD/2) ~sys_clk; reg sys_rst_n; //active low initial begin sys_rst_n = 1'b0; #200; sys_rst_n = 1'b1; end wire led1,led2; LED_shining # (.CLK_DIV_PERIOD(4'd12) ) LED_shining_uut (.clk_in(sys_clk), //clk_in = 12mhz.rst_n_in(sys_rst_n), //rst_n_in, active low.led1(led1), //led1 output.led2(led2) //led2 output

Test bench name, 按照目录添加测试文件, 如下图标识顺序, 最后点击 OK 回到设计界面 4 选择菜单栏 Tools Run

20 ); endmodule 2 选择菜单栏 Assignments Settings 或工具栏中 Settings 按钮, 进入设置界面 3 选择菜单栏 Simulation 选项, 单选 Compile test bench, 点击 Test Benches, 在弹出的对话框中点击 New, 填写 Test bench name, 按照目录添加测试文件, 如下图标识顺序, 最后点击 OK 回到设计界面 4 选择菜单栏 Tools Run Simulation Tool RTL Simulation 选项或工具栏中 RTL Simulation 按钮,Quartus 软件会自动启动 Modelsim 软件

21 5 Modelsim 软件启动后自动完成代码编译, 界面如下图 5 选择需要观察波形的信号, 点击右键, 在弹出的右键菜单中选择 Add Wave, 这样就将对应信号添加至 Wave 窗口 6 弹出的 Wave 窗口如下, 选择工具栏中 Restart 按钮, 在弹出的 Restart 窗口点击 OK, 复

22 位仿真 Wave 窗口 7 修改工具栏中仿真时间, 点击工具栏中 Run 按钮, 进行仿真, 仿真波形如下, 仿真完成 5. 版本版本号修改日期修改 V /8/28 初始版本

图片展示 : 资源简介 : FPGA Altera CycloneII EP2C5T144C8 (4608 个 LE) 2 路有源晶振 (50M,25M) AS & JTAG 标准接口 VGA 接口 UART 接口蜂鸣器 8bit 并行 DAC 8 路按键

图片展示 : 资源简介 : FPGA Altera CycloneII EP2C5T144C8 (4608 个 LE) 2 路有源晶振 (50M,25M) AS & JTAG 标准接口 VGA 接口 UART 接口蜂鸣器 8bit 并行 DAC 8 路按键官方淘宝地址 :http://metech.taobao.com/ MeTech verilog 典型例程讲解 V1.0 笔者 :MeTech 小芯技术支持 QQ : 417765928 1026690567 技术支持 QQ 群 :207186911 China AET 讨论组 http://group.chinaaet.com/293 笔者博客 :http://blog.csdn.net/ywhfdl