内容提纲基本语法规则变量数据类型程序基本结构描述组合逻辑电路 2015/10/24 模拟与数字电路 Verilog HDL(1) 2

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儿峰瞿
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1 模拟与数字电路 Analog and Digital Circuits 09_Verilog HDL(1)

2 内容提纲基本语法规则变量数据类型程序基本结构描述组合逻辑电路 2015/10/24 模拟与数字电路 Verilog HDL(1) 2

3 硬件描述语言概述 HDL ( Hardware Description Languag ) 是一种以文本形式来描述数字系统硬件的结构和行为的语言可以从多种抽象层次对数字系统建模两种常用 HDL VHDL:1981 年由美国国防部组织开发,1987 年成为 IEEE 标准 Verilog HDL:1983 年由 Gateway Design Automation 公司 ( 后被 Cadence 收购 ) 开发,1995 年成为 IEEE 标准 ( IEEE ) 2015/10/24 模拟与数字电路 Verilog HDL(1) 3

4 HDL 主要特征 HDL 语言既包含一些高级程序设计语言的结构形式, 同时也兼顾描述硬件线路连接的具体构件通过使用结构级或行为级描述可以在不同的抽象层次描述设计五个抽象层次 : 系统级算法级寄存器传输级逻辑 ( 门 ) 级电路 ( 开关 ) 级 HDL 语言是并发的, 即具有在同一时刻执行多个任务的能力 HDL 语言有时序的概念 2015/10/24 模拟与数字电路 Verilog HDL(1) 4

5 Verilog HDL 与 C 语言的比较虽然 Verilog 的某些语法与 C 语言接近, 但存在本质上的区别 Verilog 是一种硬件语言, 最终是为了产生实际的硬件电路或对硬件电路进行仿真 C 语言是一种软件语言, 是控制硬件来实现某些功能利用 Verilog 编程时, 要时刻记着 :Verilog 是硬件描述语言, 要将其与硬件电路对应起来 C procedures variables parameters control (if,case,?: ) Verilog modules wires/regs ports control (if,case,?: ) 2015/10/24 模拟与数字电路 Verilog HDL(1) 5

6 Verilog HDL 基本语法空白符 ( 间隔符 ) 主要起分隔文本的作用, 可以使文本错落有致, 便于阅读与修改包括空格制表符换行符及换页符注释符改善程序的可读性, 在编译时不起作用多行注释符 : 以 /* 开始到 */ 结束单行注释符 : 以 // 开始到行尾结束 2015/10/24 模拟与数字电路 Verilog HDL(1) 6

7 Verilog HDL 基本语法 ( 续 1) 关键字 Verilog 语言内部已经使用的词, 例如,module endmodule input output wire reg and 等其中的字母都是小写, 例如 Input 不是关键字标识符用于对象 ( 如模块名电路的输入与输出端口变量等 ) 命名以字母或下划线 _ 开始, 字母下划线数字等的组合字母大小敏感, 如 in,in 是不同的标识符不能与关键词相同 2015/10/24 模拟与数字电路 Verilog HDL(1) 7

8 Verilog HDL 基本语法 ( 续 2) 逻辑值集合 0: 低电平逻辑 0 或假 1: 高电平逻辑 1 或真 x/x: 不确定的值 ( 未知状态 ) z/z: 高阻态常量与符号常量 2015/10/24 模拟与数字电路 Verilog HDL(1) 8

9 常量整数型十进制数形式表示, 例如,30-2 带基数形式表示, 格式为 : <+/-> < 位宽 > < 基数符号 > < 数值 > 基数符号 : 十进制 D/d, 二进制 B/b, 八进制 O/o, 十六进制 H/h 例如, 8 d101 5 o37 8 HeD, 8 b1001_001x 实数型常量十进制记数法, 例如, 科学记数法, 例如,23.1e2 5E /10/24 模拟与数字电路 Verilog HDL(1) 9

10 符号常量用参数定义语句定义一个标识符来代表一个常量常用来定义变量的位宽及延时等定义格式 parameter 参数名 1= 常量表达式 1, 参数名 2= 常量表达式 2, ; 例如 :parameter BIT=1, BYTE=8, PI=3.14; 2015/10/24 模拟与数字电路 Verilog HDL(1) 10

11 变量数据类型线网 (net ) 型 : 表示元件之间的物理连线输出值紧随输入值的变化而变化最常用类型是 wire 寄存器 (register) 型 : 表示抽象存储元件在赋新值以前保持原值只能在 initial 或 always 语句中被赋值最常用类型是 reg 定义格式 wire/reg [MSB:LSB] 变量名 1,, 变量名 n; 例如 : wire a, b; reg[3:0] state; 2015/10/24 模拟与数字电路 Verilog HDL(1) 11

12 Verilog HDL 程序基本结构由实现特定功能的模块构成 module 模块名 ( 端口名 1, 端口名 2, ); 端口类型说明 (input, outout, inout); 参数定义 ( 可选 ); 数据类型定义 (wire, reg 等 ); 说明部分实例化低层模块和基本门级元件 ; 连续赋值语句 (assign); 过程块结构 (initial 和 always) 行为描述语句 ; endmodule 功能描述部分顺序是任意的 2015/10/24 模拟与数字电路 Verilog HDL(1) 12

13 VerilogHDL 描述组合逻辑电路组合逻辑电路的门级描述使用内置的基本门级元件描述组合逻辑电路的数据流描述使用连续赋值 assign 语句描述组合逻辑电路的行为级描述使用 always 结构描述 2015/10/24 模拟与数字电路 Verilog HDL(1) 13

14 基本门级元件元件符号功能说明元件符号功能说明 and 多输入端与门 nand 多输入端与非门 or 多输入端或门 nor 多输入端或非门 xor 多输入端异或门 xnor 多输入端异或非门 buf 多输出端缓冲器 not 多输出端反相器 bufif1 高电平有效三态缓冲器 notif1 高电平有效的三态反相器 bufif0 低电平有效三态缓冲器 notif0 低电平有效的三态反相器 2015/10/24 模拟与数字电路 Verilog HDL(1) 14

15 多输入门和多输出门多输入门 : 允许多个输入, 但只有一个输出 and,or,xor,nand,nor,xnor in1 in2 in3 out 实例名可忽略 and A1(out, in1, in2, in3); 多输出门 : 允许有多个输出, 但只有一个输入 not,buf out1 实例名可忽略 in out2 not B1(out1, out2,, in); outn 2015/10/24 模拟与数字电路 Verilog HDL(1) 15

16 三态门一个输出一个数据输入和一个控制输入 notif0,notif1,bufif0,bufif1 in out in out ctrl bufif1 B1(out, in, ctrl); ctrl notif0 N1(out, in, ctrl); 2015/10/24 模拟与数字电路 Verilog HDL(1) 16

17 示例 Mux with Primitives module mux2_1(f, a, b, sel); output f; input a, b, sel; a b 0 1 M UX f and g1(f1, a, nsel), g2(f2, b, sel); or g3(f, f1, f2); not g4(nsel, sel); endmodule a b sel g4 sel nsel g1 g2 f1 f2 g3 f 2015/10/24 模拟与数字电路 Verilog HDL(1) 17

18 赋值语句连续赋值语句 assign 变量名 = 赋值表达式只能对线网型变量进行赋值, 不能对寄存器型变量进行赋值仅用于描述组合逻辑过程赋值语句变量名 = 赋值表达式只能对寄存器数据类型的变量赋值在 always 和 initial 语句内的赋值可用于描述组合和时序逻辑 2015/10/24 模拟与数字电路 Verilog HDL(1) 18

19 Verilog HDL 运算符类型符号功能说明类型符号功能说明算术运算符 + - * / % 二进制加二进制减二进制乘二进制除求模关系运算符 > < >= <= ==!= 大于小于大于或等于小于或等于等于不等于位运算符 ~ & ^ ^~ 或 ~^ 按位取反按位与按位或按位异或按位同或缩位运算符 & ~& ~ ^ ^~ 或 ~^ 缩位与缩位与非缩位或缩位或非缩位异或缩位同或逻辑运算符! && 逻辑非逻辑与逻辑或移位运算符 2015/10/24 模拟与数字电路 Verilog HDL(1) 19 >> << 右移左移

20 示例 Mux with Assign module mux2_1(f, a, b, sel); output f; input a, b, sel; a b 0 1 M UX f assign f = (a & ~sel) (b & sel); sel endmodule a b sel f 2015/10/24 模拟与数字电路 Verilog HDL(1) 20

21 if 条件语句表达式一般为逻辑表达式或关系表达式对表达式的值进行判断, 若为 0,x,z, 按假处理 ; 若为 1, 则按真处理, 执行指定语句 if 和 else 后可包含单个或多个语句, 多句时用 begin-end 块语句括起来 if 语句嵌套使用时, 注意 if 与 else 的配对关系 if( 表达式 ) 语句 1; if( 表达式 ) 语句 1; else 语句 2; if( 表达式 1) 语句 1; else if( 表达式 2) 语句 2; else if( 表达式 3) 语句 3; else if( 表达式 n) 语句 n; else 语句 n+1; 2015/10/24 模拟与数字电路 Verilog HDL(1) 21

22 Case 条件语句 case ( 敏感表达式 ) 值 1: 语句 1; 值 2: 语句 2; 值 n: 语句 n; default: 语句 n+1; endcase 2015/10/24 模拟与数字电路 Verilog HDL(1) 22

23 条件语句使用要点描述组合电路时, 应注意列出所有条件分支, 否则编译器认为条件不满足时, 会引进一个记忆单元 ( 锁存器 ) 来保持原值, 从而产生时序电路而非组合电路由于每个变量有 4 种取值, 为包含所有分支, 可在 if 语句后加上 else; 在 case 语句后加上 default 2015/10/24 模拟与数字电路 Verilog HDL(1) 23

24 示例 Mux with Always(If ) module mux2_1(f, a, b, sel); output f; input a, b, sel; a b 0 1 M UX f reg f; sel or b or sel) if (sel) f = b; else f = a; endmodule 2015/10/24 模拟与数字电路 Verilog HDL(1) 24

25 示例 Mux with Always(Case) module mux2_1(f, a, b, sel); output f; input a, b, sel; reg f; or b or sel) a b 0 1 sel M UX f case (sel) 1'b1: f = b; default: f = a; endcase endmodule 2015/10/24 模拟与数字电路 Verilog HDL(1) 25

26 The End 2015/10/24 模拟与数字电路 Verilog HDL(1) 26

z x / +/- < >< >< >< >< > 3 b10x b10x 0~9,a~f,A~F, 0~9,a~f,A~F, x,x,z,z,?,_ x,x,z,z,?,_ h H 0~9,_ 0~9,_ d D 0~7,x,X,z,Z

z x / +/- < >< >< >< >< > 3 b10x b10x 0~9,a~f,A~F, 0~9,a~f,A~F, x,x,z,z,?,_ x,x,z,z,?,_ h H 0~9,_ 0~9,_ d D 0~7,x,X,z,Z Verilog Verilog HDL HDL Verilog Verilog 1. 1. 1.1 1.1 TAB TAB VerilogHDL VerilogHDL C 1.2 1.2 C // // /* /* /* /* SYNOPSY SYNOPSY Design Compiler Design Compiler // //synopsys synopsys /* /*synopsys synopsys

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