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- 八 崔
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1 93 年度 路 Altera FPGA 類 CAM. 參 CIC FPGA Development Kit( 參 錄 A) 來 類 CAM 令 狀 來 行 料 參 錄 B 例 來 參 CIC 參 I/O Response 來 參 錄 C 了 利 FPGA 參 參 錄 D CIC 路 錄 行 IC 9: : IC CIC 行 了 便 參 參 錄 E 列.. CLK RST_ OP Test Bench DIN 6 HIT BANKNO ENTRYNO 3 CAM-like Storage System --
2 不論 參 Verilog VHDL module SS 若參 Verilog module SS(HIT, BANKNO, ENTRYNO, OP, DIN, RST_, CLK); input RST_, CLK; input [:] OP; input [5:] DIN; output HIT; output BANKNO; output [:] ENTRYNO; endmodule 若參 VHDL LIBRARY ieee; USE ieee.std_logic_64.all; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; ENTITY SS IS PORT( HIT :OUT STD_LOGIC; BANKNO :OUT STD_LOGIC; ENTRYNO :OUT STD_LOGIC_VECTOR( DOWNTO ); OP :IN STD_LOGIC_VECTOR( DOWNTO ); DIN :IN STD_LOGIC_VECTOR(5 DOWNTO ); RST :IN STD_LOGIC; CLK :IN STD_LOGIC); END SS; ARCHITECTURE A OF SS IS BEGIN END A; --
3 . / Table I - / Signal Name I/O Width Simple Description CLK I It is the clock of the storage system. RST_ I It resets the storage system when de-asserting (=). DIN I 6 It is the data input of the storage system. OP I The desired operation of the storage system. HIT O It asserts (=) if DIN match any stored data. BANKNO O It outputs the bank index according to the operation and system status. ENTRYNO O 3 It outputs the entry index according to the operation and system status..3 料 錄 類 CAM (memory bank) 7 8 (memory entry) 6 (bit) 料 類 CAM -3-
4 類 CAM 狀 (status) OP (input) 來 狀 狀 兩 狀 數 (state variable) 來 狀 數 wentry 錄 (weight) 5 狀 數 lock 錄 錄 狀 (overwrite) 料 狀 wbank 狀 數 wbank 狀 數 料 wentry 例 wbank ( ) = 5 類 CAM MATCH WRITE TEST CLEAR 令 ( OP ) 來 行 行 狀 狀 來 落 行 (initialization) 說 OP 狀 更 不 更 狀 更 Table II Table III 參 參 Table II Table III 念 料 Table II Input Combinations Expected Outputs OP DIN data HIT BANKNO & ENTRYNO MATC HIT case Matched Bank/Entry H MISS case LRU Bank/Entry WRITE Any LRU Bank/Entry TEST HIT case Matched Bank/Entry MISS case UC CLEA HIT case Matched Bank/Entry R MISS case UC. HIT case, MISS case, Matched entry and LRU Entry will be defined later.. UC means the value will be held (the same as the previous value). Table III Input Combinations System Status Stored Data OP DIN wentry lock Stored Data MATC HIT case C C UC H MISS case C UC C WRITE Any C UC C TEST HIT case UC UC UC MISS case UC UC UC CLEA HIT case C C UC R MISS case UC UC UC i. C means the value will be updated according to the specification defined in the following paragraphs while UC means the value will be held (the same as the previous value). -4-
5 料 狀 數 (wentry lock wbank) 都 MATCH OP: 行 DIN 來 料 了 便說 說 : HIT case MISS case : DIN 料 錄 料 若 料 HIT case MISS case : Matched Entry Matched Bank : HIT case Matched Entry Matched Bank 若 兩 料 DIN Matched Entry 若 兩 Matched Entry Matched Entry HIT case HIT (assert) ENTRYNO BANKNO Matched Entry Matched Bank MISS case HIT (de-assert) 狀 ENTRYNO BANKNO LRU Entry LRU Bank LRU Entry LRU Bank : LRU Entry LRU Bank : MISS case wbank 狀 數 wbank 狀 數 LRU Bank 若 兩 wbank 狀 數 LRU Bank LRU Bank lock 狀 數 wentry 狀 數 LRU Entry 若 兩 wentry 狀 數 -5-
6 LRU Entry 狀 更 : HIT case wentry 更 更 Matched Entry wentry 狀 數 更 5 更 Matched Bank Matched Entry wentry 狀 數 更 Matched Bank wentry 狀 數 不 HIT case lock 更 更 Matched Entry lock 狀 數 更 Matched Entry lock 狀 數 例 ( 例 ) 7 6 ( 例 )) 更 Matched Bank Matched Entry Matched Entry lock 狀 數 更 Matched Bank lock 狀 數 不 MISS case wentry 更 更 LRU Entry wentry 狀 數 更 5 更 LRU Bank LRU Entry wentry 狀 數 更 LRU Bank wentry 狀 數 不 MISS case lock 更 lock 狀 數 不 料 更 HIT case 料 不 MISS case 更 DIN LRU Entry HIT case 例 參 錄 B 例 MISS case 例 -6-
7 參 錄 B 例. WRITE OP: 行 DIN LRU Entry HIT (de-assert) ENTRYNO BANKNO LRU Entry LRU Bank 狀 更 WRITE wentry 更 更 LRU Entry wentry 狀 數 更 5 更 LRU Bank LRU Entry wentry 狀 數 更 LRU Bank wentry 狀 數 不 WRITE lock 更 lock 狀 數 不 料 更 更 DIN LRU Entry 例 參 錄 B 例 3 TEST OP: 行 TEST MATCH 了 料 說 TEST 狀 料都不 更 HIT case HIT 狀 ENTRYNO BANKNO Matched Entry Matched Bank ( HIT case MISS case Matched Bank Matched Entry LRU Bank LRU Entry MATCH ) MISS case HIT 狀 ENTRYNO BANKNO 不 狀 更 TEST wentry 更 -7-
8 wentry 狀 數 不 TEST lock 更 lock 狀 數 不 料 更 料 不 例 參 錄 B 例 4 5 CLEAR OP: 行 CLEAR MATCH CLEAR 行 狀 更 不 行 料 CLEAR 狀 更 MATCH 更 不 CLEAR (reset) Matched Entry 狀 數 MATCH 不 HIT case HIT 狀 ENTRYNO BANKNO Matched Entry Matched Bank MISS case HIT 狀 ENTRYNO BANKNO 不 狀 更 HIT case wentry 更 更 Matched Entry wentry 狀 數 更 更 Matched Entry wentry 狀 數 不 HIT case lock 更 更 Matched Entry lock 狀 數 更 更 Matched Entry lock 狀 數 不 MISS case wentry 更 更 wentry 狀 數 不 MISS case lock 更 更 lock 狀 數 不 料 更 料 不 例 參 錄 B 例
9 .4 CLK T cycle RST_ OP DIN OP OP Test Sequence # Test Sequence # DIN DIN HIT BANKNO ENTRYNO T os T oh 3 / Table IV Symbol Description Value T cycle clock period user defined T os T oh setup time (from the time at which output is valid to.5ns the clock rising edge) for all outputs hold time (from the clock rising edge to the time at.5ns which output is invalid) for all outputs / 3 料來 參 路 料 了連 令 料 料 參 路 RST_ 令 料 OP DIN 兩 更 令 料 令 料 CLK (positive edge) HIT BANKNO ENTRYNO 狀 料 更 3 例來 說 令 OP 料 DIN 料 了 HIT case 狀 Matched Entry -9-
10 Matched Bank 3 CLK 狀 料.3 行更.5 FPGA 參 參 路 路 了 便 參 錄 D ( 路 ) CIC 路 Synthesis Implementation FPGA 路 說 Verilog RTL Code 參 錄 D 錄 F 說 --
11 3. 兩 參 行 參 錄 E 行 參 兩 行 參 錄 E 錄 行 參 路 FPGA 來 參 FPGA 錄 C (Pass) 不 (Fail) 兩 參 路 路 行 RTL code Timing simulation 若 參 Pass 參 離 若 參 Fail 行 行 參 Fail Pass 若 參 利 行 離 不論 律 9: 了 離 錄 離 行 RTL simulation timing simulation 率 來 行 --
12 錄 錄 A 說 錄 B 錄 例 錄 C 錄 CIC 料 錄 D 路 說 錄 E 錄參 錄 F 路 Verilog Code --
13 錄 A (Table V) 列 Functionality Design Entry Logic Simulator Logic Synthesizer FPGA Implementation Table V Corresponding EDA tools VHDL / Verilog Mentor Graphic ModelSim v5.8e Synplicity Synplify Pro v7.x Altera Quartus II v4.x ModelSim Synplify Pro 不 參 利 ModelSim Synplify Pro 來 FPGA Altera Quartus II 來 不 行 ( 參 3 說 ) -3-
14 錄 B 例 例 MATCH operation HIT case DIN 狀 料 4 了 料 了 料 HIT case.3 Matched Entry Matched Bank 例 Matched Bank Matched Entry 7 狀 料 更 5 ( 綠 更 )
15 例 MATCH operation MISS case DIN 狀 料 6 兩 不 5566 料 MISS case.3 例 LRU Bank LRU Entry 3 ( 都 lock 狀 ) 狀 料 更 7 ( 綠 更 )
16 例 3 WRITE operation DIN 狀 料 8.3 例 LRU Bank LRU Entry 狀 料 更 9 ( 綠 更 )
17 例 4 TEST operation HIT case DIN 狀 料 了 料 了 料 HIT case.3 Matched Entry Matched Bank 例 Matched Bank Matched Entry 7 TEST 狀 料 不 Memory Banks Input ABCD 3456 FFFF DCBA FFF EEFF 5 9 Output ENTRYNO=7 BANKNO= bank index = bank index = entry index wentry lock -7-
18 例 5 TEST operation MISS case DIN 狀 料 兩 不 5566 料 MISS case 狀 料 不 ( 3) Memory Banks Input ABCD 3456 FFFF DCBA FFF Output ENTRYNO= the previous value BANKNO= the previous value EEFF bank index = bank index = entry index wentry lock
19 例 6 CLEAR operation HIT case DIN 狀 料 4 了 料 了 料 HIT case.3 Matched Entry Matched Bank 例 Matched Bank Matched Entry 7 CLEAR 狀 更 5 ( 綠 更 ) Memory Banks Input ABCD 3456 FFFF DCBA FFF EEFF 5 9 Output ENTRYNO=7 BANKNO= bank index = bank index = entry index wentry lock
20 例 7 CLEAR operation MISS case DIN 狀 料 6 兩 不 5566 料 MISS case 狀 料 不 ( 7) Memory Banks Input ABCD 3456 FFFF DCBA FFF EEFF 5 9 Output ENTRYNO= the previous value BANKNO= the previous value bank index = bank index = entry index wentry lock
21 錄 C I/O 參 參 FPGA 參 利 FPGA 路 FPGA 行 OP DIN HIT BankNo EntryNo Table VI 欄 了 FPGA HIT BankNo EntryNo 欄 欄 FPGA 來 數 3 列 Table VI Input Output OP DIN HIT BankNo EntryNo Seven segment Display AAAA BBBB 列 5 6 AAAA BBBB a CCCC 8888 列 AAAA --
22 BBBB 4444 CCCC 列 AAAA 3333 BBBB AAAA 4444 列 a AAAA 3333 BBBB 4444 CCCC 列 a 列
23 a -3-
24 錄 D 路 說 RTL 了 路 路 路 Verilog RTL Code 錄 F 路 路 行 Synthesis Implementation FPGA 路說 : 8 兩 兩 兩 Altera MAX II LED scan 行 連 LED 路 了 數 路 數 讀 料 數 Button 數 Button 便 數 讀 料 讀 料 路 test pattern Button 料 Button 路 LED 9 路 RTL FPGA 若 Reset Button 8 路 9 FPGA 路 Rest Button 兩 SW SW4 兩 Entry[6:] Table VIII Pin Assignment -4-
25 decoderxx A[3..] A[3..] Y[6..] OUTPUT entry [6..] Button inst cnto mem button cnt_out[6..] A[6..] Y[7..] y[7..] VCC reset Button OUTPUT dig inst3 inst OUTPUT dig OUTPUT dig3 OUTPUT dig4 inst NOT Param eter Value MATCH 'b WRITE 'b TEST 'b CLEAR 'b PROCEEDING STATE_UPDATE VCC q[] AND A[] SS rest INPUT VCC y [7..6] y [5..] CLK RST_ OP[..] DIN[5..] HIT BANKNO ENTRYNO[..] XOR inst3 A[3] VCC q[] inst4 AND inst5 A[] inst8 q[..] VCC q[] AND A[] inst6 Button INPUT VCC 9 FPGA 路 參 FPGA FPGA 參 FPGA (device) I/O 料 (Table VII VIII) Table VII- Target Device Setting Altera Target Family Max-II Target Device EPM7 Target Package TQFP Pin Count 44 Target Speed grade 5 Table VIII FPGA Signal Location I/O Standard dig PIN_9 LVTTL dig PIN_3 LVTTL dig3 PIN_3 LVTTL dig4 PIN_3 LVTTL entry[6] PIN_37 LVTTL entry[5] PIN_38 LVTTL entry[4] PIN_39 LVTTL entry[3] PIN_4 LVTTL entry[] PIN_4 LVTTL -5-
26 entry[] PIN_4 LVTTL entry[] PIN_43 LVTTL button PIN_3 LVTTL rest PIN_8 LVTTL -6-
27 錄 E 參 c:\icc5\score 錄 參 行 參 c:\icc5\score 錄 行 漏 參 益 律 行 ()RTL design 參 RTL code 若 module 來 行 ()Post-layout gate-level design FPGA Post-layout gate-level netlist *.vo *.vho SDF (3)Programming file FPGA 行 錄 *.sof (4)report file 參 report.txt 便 行 report.txt 8 了 Programming file 路 () () 兩 路 理 (Table IX) File *.v or *.vhd File *.vo or *.vho *.sdo File *.sof Table IX RTL category Description Verilog (or VHDL) synthesizable RTL code Gate-Level category Description Verilog/VHDL gate-level netlist generated by FPGA Development Tool, and SDF file Programming category Description The programming file gerenated by FPGA Development Tool Report category File Description report.txt design report 例來說 參 Verilog 切 SS.v Sub.v Sub.v FPGA post-layout gate-level netlist SS.vo SDF SS_v.sdo 路 錄 Top.sof 參 SS.v Sub.v Sub.v SS.vo SS_v.sdo Top.sof report.txt c:\icc5\score 錄 report.txt -7-
28 (Team number): HDL : Verilog RTL : SS.v, Sub.v, Sub.v Post-layout gate-level: SS.vo, SS_v.sdo Programming: Top.sof Report: report.txt RTL Top module SS.v ( 參 ) timing simulation clock=mhz (Altera waveform) timing simulation clock=mhz (ModelSim). report.txt -8-
29 錄 F 路 Verilog Code `timescale ns / ps //////////////////////////////////////////////////////////////////////////////// // Team number: // Project Name: // Target Device: // Tool versions: // Description: // // Dependencies: // // Revision: // Additional Comments: // //////////////////////////////////////////////////////////////////////////////// module top(rest,button,entry,dig); input Button; input Rest; output [6:]Entry; output [3:]Dig; wire Button; wire Rest; wire [6:]Entry; wire [3:]Dig=4'b; wire [6:]Cnt_out; wire [7:]Mem_out; wire [:]Entryno; wire [3:]A; wire Hit; wire Bankno; assign A[3]=(Hit^Bankno); assign A[]=((Entryno[])&('b)); assign A[]=((Entryno[])&('b)); -9-
30 assign A[]=((Entryno[])&('b)); SS SS(.CLK(Button),.RST_(Rest),.OP(Mem_out[7:6]),.DIN(Mem_out[5:]),.HIT(Hit),.BANKNO(Bankno),.ENTRYNO(Entryno) ); decoderxx decoder(.a(a),.y(entry),.button(~button) ); mem memory(.a(cnt_out),.y(mem_out),.button(~button) ); cnto Counter(.reset(Rest),.button(~Button),.cnt_out(Cnt_out) ); endmodule //=======7 segment decoder=======// module decoderxx(a,y,button); //input En; input [3:]A; input Button; output [6:]Y; -3-
31 reg [6:]Y; or A) Button) begin // Y[6]=a; // Y[5]=b; // Y[4]=c; // Y[3]=d; // Y[]=e; // Y[]=f; // Y[]=g; case (A) :Y=7'b_; :Y=7'b_; :Y=7'b_; 3:Y=7'b_; 4:Y=7'b_; 5:Y=7'b_; 6:Y=7'b_; 7:Y=7'b_; 8:Y=7'b_; 9:Y=7'b_; :Y=7'b_; :Y=7'b_; :Y=7'b_; 3:Y=7'b_; 4:Y=7'b_; 5:Y=7'b_; default:y=7'b_; endcase end endmodule //======= memory =======// module mem(a,y,button); -3-
32 //input En; input [4:]A; input Button; output [7:]Y; reg [7:]Y; or A) Button) begin case (A) :Y=8'h_; :Y=8'h_; :Y=8'h_; 3:Y=8'h_; 4:Y=8'h_3; 5:Y=8'h_3; 6:Y=8'h_; 7:Y=8'h_; 8:Y=8'h_5; 9:Y=8'h_5; :Y=8'h_3; :Y=8'h_3; :Y=8'h_6; 3:Y=8'h_6; 4:Y=8'h_7; 5:Y=8'h_7; 6:Y=8'h_8; 7:Y=8'h_8; 8:Y=8'h_9; 9:Y=8'h_9; default:y=8'hx; endcase end endmodule -3-
33 //======= counter =======// module cnto(reset,button,cnt_out); input button; input reset; output [4:]cnt_out; reg [4:]cnt_out; button or negedge reset) begin if (!reset) cnt_out<=; else if (cnt_out==5'b) cnt_out<=; else cnt_out<=cnt_out+; end endmodule -33-
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