2 时序电路的 VHDL 描述例 2.1 D 触发器的 VHDL 描述最简单最具有代表性的时序电路是 D 触发器对 D 触发器的描述包含了 VHDL 对时序电路的最基本和典型的表达方式, 也包含了 VHDL 中许多最具特色的语言现象 D DFF1 Q CLK ( 实体 -Entity)? 电路

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笛坑卫
5 years ago
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1 数字电路与系统设计 EDA 实验 VHDL 设计初步主讲 : 杨明磊 mlyang@xidian.edu.cn 雷达信号处理国防科技重点实验室

2 2 时序电路的 VHDL 描述例 2.1 D 触发器的 VHDL 描述最简单最具有代表性的时序电路是 D 触发器对 D 触发器的描述包含了 VHDL 对时序电路的最基本和典型的表达方式, 也包含了 VHDL 中许多最具特色的语言现象 D DFF1 Q CLK ( 实体 -Entity)? 电路功能描述 ( 结构体 - Architecture) - 2 -

3 例 2.1 D 触发器的 VHDL 描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS -- 端口声明 PORT (CLK, D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ENTITY DFF1; ARCHITECTURE bhv OF DFF1 IS -- 结构体描述 SIGNAL Q1 : STD_LOGIC ; -- 类似于在芯片内部定义一个数据的暂存节点 PROCESS (CLK) -- 进程 IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ; VHDL 电路描述与设计平台和硬件实现对象 ( 组合或时序逻辑 ) 无关 Q <= Q1 ; -- 将内部的暂存数据向端口输出 ( 双横线 -- 是注释符号 ) END ARCHITECTURE bhv; D DFF1 Q CLK

4 例 2.1 中 D 触发器的 VHDL 描述的语言现象说明 2.1 完整 VHDL 程序基本构成 VHDL 设计 VHDL 文件库和程序包声明在设计或实体中将用到的常数, 数据类型, 元件及子程序等实体 (Entities) 声明到其实体及其设计的接口, 即定义本设计的输入 / 出端口结构体 (Architectures) 定义了实体的实现即电路功能的具体描述

5 库 (Library) 和程序包 (Package) 库 : 是专门存放预先编译好的程序包的地方, 这样它们就可以在其它设计中被调用程序包 : 定义了一组数据类型说明常量说明元件说明和子程序说明以供其它多个设计实体引用库 / 程序包就是为了使一组类型说明, 常量说明和子程序说明对多个设计实体都成为可见的而提供的一种结构它们如同 C 语言中的 *.h 文件, 定义了一些类型说明, 函数一样 - 5 -

6 例如 : 库 (Library) 和程序包 (Package) 格式 : LIBRARY < 设计库名 >; USE < 设计库名 >.< 程序包名 >.ALL; LIBRARY IEEE; -- 打开库 USE IEEE.std_logic_1164.ALL;-- 允许使用库中的所有内容 USE IEEE.std_logic_unsigned.ALL; IEEE 是 IEEE 标准库的标志名, 两个 USE 语句使得以下设计可使用程序包 std_logic_1164, std_logic_unsigned 中所有预定义的内容, 如 std_logic,in,out 的定义等 - 6 -

7 库 (Library) 和程序包 (Package) 常用标准库 std 和 ieee 库中的程序包库名程序包名包中预定义内容 std standard VHDL 类型, 如 bit, bit_vector 默认 work work 打开工程 PROJECT 的文件所在的目录, 用户定义的相关的元件和程序包 ieee std_logic_1164 定义 std_logic, std_logic_vector 等 ieee numeric_std 定义了一组基于 std_logic_1164 中定义的类型的算术运算符, 如 +, -,SHL,SHR 等 ieee std_logic_arith 定义有符号与无符号类型, 及基于这些类型上的算术运算 ieee std_logic_signed 定义了基于 std_logic 与 std_logic_vector 类型上的有符号的算术运算 ieee std_logic_unsigned 定义了基于 std_logic 与 std_logic_vector 类型上的无符号的算术运算

8 2.2 标准逻辑位数据类型 STD_LOGIC ENTITY mux21 IS PORT (a, b, : IN BIT ; S : IN BIT ; y : OUT BIT ); END ENTITY mux21 ; ENTITY DFF1 IS -- 端口声明 PORT (CLK, D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ENTITY DFF1; BIT 数据类型定义 : TYPE BIT IS('0','1'); 即 BIT 数据类型仅可取值 0 或 1 ; STD_LOGIC 数据类型定义 : TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-'); 工业标准逻辑类型, 取值 U, X, 0, 1, Z, W, L, H 和 -

9 2.2 标准逻辑位数据类型 STD_LOGIC STD_LOGIC 所定义的 9 种数据的含义是 : U 表示未初始化的 ; X 表示强未知的 ; 0 表示强逻辑 0; 1 表示强逻辑 1; Z 表示高阻态 ; W 表示弱未知的 ; L 表示弱逻辑 0; H 表示弱逻辑 1; - 表示忽略将信号或其它数据对象定义为 STD_LOGIC 数据类型是非常重要的使设计者精确地模拟一些未知的和具有高阻态的线路情况对于大多数综合器, 高阻态 Z 和 - 忽略态 ( 有的综合器对 X ) 可用于三态的描述但就目前的综合器而言,STD_LOGIC 型数据能够在数字器件中实现的只有其中的四种值, 即 'X'( 或 '-') '0' '1' 和 'Z' - 9 -

10 2.3 信号定义和数据对象类似于一个容器 ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1:STD_LOGIC; 信号 (Signal): SIGNAL 信号名 : 数据类型 := 初始值 ; 信号的使用和定义范围是实体结构体和程序包, 在进程和子程序的顺序语句中不允许定义信号 ( 只有信号才能把进程外的信息带入进程内部, 或将进程内的信息带出进程 ) 信号赋值语句 : 目标信号名 <= 表达式 ;

11 2.3 信号定义和数据对象 PROCESS(CLK) VARIABLE Q1:STD_LOGIC; 变量 (Variable): VARIABLE 变量名 : 数据类型 := 初始值 ; 在 VHDL 中, 变量是一个局部量, 作为临时的数据存储单元, 只能在进程和子程序的顺序语句中使用变量定义中的初始值仅对仿真有效, 实际的综合器并不支持设置初始值变量赋值语句 : 目标变量名 := 表达式 ;

12 2.3 信号定义和数据对象变量赋值 : VARIABLE 变量名 : 数据类型 := 初始值 ; VARIABLE a, b : STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE x, y : INTEGER RANGE 15 DOWNTO 0; -- 分别定义变量 x 和 y 为整数类型 x := 11; y := 2 + x; a := b; a (0 TO 5) := b(2 TO 7);

13 2.3 信号定义和数据对象 ARCHITECTURE bhv OF DFF1 IS CONSTANT A:STD_LOGIC := 1 ; 常量 (Constant): 常量的定义主要是为了程序更容易阅读和修改在所有的 VHDL 结构中都可以定义常量, 如实体结构体程序包进程和子程序等常量是一个恒定不变的值 CONSTANT 常量名 : 数据类型 := 表达式 ;

14 2.4 上升沿检测表式和信号属性函数 EVENT PROCESS (CLK) -- 进程 IF CLK EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ; < 信号名 > EVENT 边沿检测语句用信号属性函数 EVENT 来测定某信号的跳变边沿, 即

15 2.5 不完整条件语句与时序电路 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS -- DFF 端口声明 PORT (CLK, D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ENTITY DFF1; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; PROCESS (CLK) -- 进程 IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ; Q <= Q1 ; END ARCHITECTURE bhv; IF 语句表示 : CLK'EVENT AND CLK = '1' Yes? Q1 <= D ; IF 语句中没有利用 ELSE 明确指出当 IF 语句不满足条件时如何操作, 即不完整条件语句 No 保持 Q1 的原值不变

16 2.5 不完整条件语句与时序电路 ARCHITECTURE one OF mux21 IS PROCESS (a,b,s) --a,b,s 为敏感信号表 IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ; IF 语句表示 : No S= 0 Yes y <= b; y <= a; 完整的条件语句只能构成组合逻辑电路

17 2.5 不完整条件语句与时序电路 EDA 软件综合结果例 a: ENTITY COMP_BAD IS PORT( a1,b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS PROCESS (a1,b1) IF a1 > b1 THEN q1 <= '1' ; ELSIF a1 < b1 THEN q1 <= '0' ; END IF; -- 未提及当 a1=b1 时,q1 作何操作 END PROCESS ; END ;

18 2.5 不完整条件语句与时序电路 EDA 软件综合结果例 b: ENTITY COMP_BAD IS PORT( a1,b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS PROCESS (a1,b1) IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; END PROCESS ; END ;

19 实现时序电路的 VHDL 不同表述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS -- DFF 端口声明 PORT (CLK, D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ENTITY DFF1; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; PROCESS (CLK) -- 进程 IF CLK EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ; Q <= Q1 ; END ARCHITECTURE bhv; CLK 信号定义为 STD_LOGIC 数据类型, 有 9 种取值, 该描述并不能保证 CLK 是从 0 到 1 的上升沿跳变

20 2.6 实现时序电路的 VHDL 不同表述... PROCESS (CLK) IF CLK EVENT AND (CLK='1') AND (CLK LAST_VALUE='0') THEN Q <= D ; -- 确保 CLK 的变化是一次上升沿的跳变 END IF; END PROCESS ;... PROCESS (CLK) -- 同上 IF CLK='1' AND CLK'LAST_VALUE='0' THEN Q <= D ; END IF; END PROCESS ; CLK LAST_VALUE= 0 为真, 表示 CLK 在变化之前时刻为 0

21 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK,D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC; Rising_edge( ) 是 IEEE PROCESS (CLK) 库中 STD_LOGIC_1164 标准程序包内预定义的函数, 该 IF rising_edge(clk) THEN 函数只能用于标准逻辑位数 Q1 <= D ; 据类型 STD_LOGIC 的信号 END IF; 因此, 在实体前必须打开 END PROCESS ; Q <= Q1 ; STD_LOGIC_1164 程序包 END ;

22 2.6 实现时序电路的 VHDL 不同表述... PROCESS wait until CLK = '1' ; Q <= D ; END PROCESS; 当进程中使用 wait 语句后, 就不必列出敏感信号表

23 2.6 实现时序电路的 VHDL 不同表述... PROCESS (CLK) IF CLK = '1' THEN Q <= D ; END IF; END PROCESS ; 上升沿触发 DFF 的仿真波形 : 将 CLK 放入敏感信号表中, CLK 边沿的检测由 PROCESS 和 IF 语句结合实现注 :D 信号并没有在敏感表中以上几种描述方法的结果都一样

24 2.6 实现时序电路的 VHDL 不同表述... PROCESS (CLK,D) IF CLK = '1' THEN Q <= D ; END IF; END PROCESS ; 电平触发 DFF, 即在 CLK 为高电平 1 时, 输出 Q 随 D 的变化而变化, 而 CLK 为 0 时输出保持不变注 :D 信号在敏感表中电平触发 DFF 的仿真波形 :

25 2.6 实现时序电路的 VHDL 不同表述由以上几个例子可见, 时序电路的建立只能利用进程中的顺序语句来实现 ; 考虑到多数综合器并不理会边沿检测语句中信号的 STD_LOGIC 数据类型, 因此最常用和最通用的边沿检测表达式仍是熟悉的 : clk event and clk = 1 ;

26 2.7 异步时序电路设计设计如下电路的 VHDL 程序 :. Q1 Q2. DFF1 DFF2-26 -

27 2.7 异步时序电路设计 ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; PRO1: PROCESS (CLK) IF CLK'EVENT AND CLK='1' THEN Q1 <= NOT (Q2 OR A); END IF; END PROCESS ; PRO2:PROCESS (Q1) IF Q1'EVENT AND Q1='1' THEN Q2 <= D; END IF; QQ <= Q2 ; END PROCESS ; END ARCHITECTURE bhv; DFF1 DFF2

28 2 小结 VHDL 库 :Library 语句, 包括 IEEE 库标准库 STD 工作库 Work 等 ; 程序包 :USE 语句, 如 Std_logic_1164 程序包 Standard 程序包等 ; 数据类型 :Std_logic, 定义值中包括 0 1 Z 和 X ; 数据对象 : 信号 Signal 变量 Variable 常量 Constant; 信号属性 : 信号属性函数 EVENT LAST_VALUE; 时钟检测 : 上升沿检测 Clk event AND Clk= 1 Rising_edge( ) 时序电路 : 不完整条件语句产生时序电路

29 习题 (Ex-3) 图中所示的是双 2 选 1 多路选择器构成的电路 MUXK, 对于其中 MUX21A, 当 s='0' 和 '1' 时, 分别有 y<='a' 和 y<='b' 试在一个结构体中用两个进程来表达此电路, 每个进程中描述一个 2 选 1 多路选择器 MUX21A

30 习题 (Ex-4) 图中是一个含有上升沿触发的 D 触发器的时序电路, 试写出此电路的 VHDL 设计文件

(Microsoft Word - \245\274\244\300\246\250\301Z\260\252\247C13.doc)

$(Microsoft Word - \245\274\244\300\246\250\301Z\260\252\247C13.doc)$ VHDL 實習報告四資工二指導教授 : 徐演政學生 : 廖雅竹 B9515010 陳緯琪 B9515044 敗 LED 史上無敵超級賭骰子模擬機以廖雅竹陳緯琪 Project Title: 骰硬件啟動後, 可以明顯的觀察到實驗板上方的兩個骰子器高速地跳動 Participants: