数字电路仿真实现

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黄邢
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1 数字电路仿真实现何宾

2 学习内容和目标数字逻辑仿真库的构建时序逻辑电路的仿真基于 HDL 语言的数字系统仿真及验证 2

3 数字逻辑仿真库的构建 -- 导入与数字逻辑仿真相关的原理图库在 IE 浏览器中输入 : 网址, 打开 wiki 界面在下图所示界面的右上角, 输入 download, 就会弹出提示界面, 选择 Download 3

4 数字逻辑仿真库的构建 -- 导入与数字逻辑仿真相关的原理图库 4

5 数字逻辑仿真库的构建 -- 导入与数字逻辑仿真相关的原理图库在该界面下选择 Download all Libraries,in single ZIP file 将其下载到本地的一个路径下, 并解压 5

6 数字逻辑仿真库的构建 -- 导入与数字逻辑仿真相关的原理图库将解压后 \library 下面的所有库, 复制到 E:\Users\Public\Documents\Altium\AD15\Library 这样就将所用的元件添加到指定的库的路径下注 : 下面的设计, 将安装和调用这些库元件 6

7 数字逻辑仿真库的构建 -- 构建相关的 mdl 文件对于数字模型, 通过中间模型文件 (intermediate model file,mdl) 将原理图文件和 SimCode 模型连接在一起模型文件可以使用任何 ASCII 文本编辑器可以将模型文件名字命名成与目标 SimCode 模型一样的名字中间模型文件的名字是.mdl * 开始表示注释行 7

8 数字逻辑仿真库的构建 -- 构建相关的 mdl 文件文件的.MODEL 格式是 :.MODEL ModelName xsimcode(file="{model_path}simcodemodelfile" func=simcodefunctionname [data="datafile"] {mntymx}) 8

9 数字逻辑仿真库的构建 -- 构建相关的 mdl 文件注 : (1) 这里的设计, 使用 Altium Designer 给出的数字仿真模型, 如果想自己通过 SimCode 来定制仿真模型, 可以参考 Altium 给出的 SimCode 来实现定制器件的仿真功能 (2) 单个的.scb 文件, 包含了所编译的多个模块的信息典型的,.scb 的文件名字反映了所包含期间的目录或者类型 (3) 在 \Library\Sim 路径下, 保留着所有 SimCode 源文件 (.txt) 和编译的 (.scb) 模型文件这些主要包含用于 TTL(LS.scb) 和 CMOS(CMOS.scb) 器件的编译过的模型文件此外, 子文件夹下包含着 Simcode 的源文件例子用于下面可用的器件 :Fairchild National Semiconductor ST Microelectronics 和 Texas Instruments 9

10 时序逻辑电路的门级仿真 -- 有限自动状态机的实现原理有限自动状态机 (Finite State Machine, FSM) 在数字系统中, 有着非常重要的应用只有掌握了 FSM 的原理和实现方法, 才能说真正的掌握了数字电路下面给出了有限自动状态机的模型 10

11 时序逻辑电路的门级仿真 -- 有限自动状态机的实现原理 11

12 时序逻辑电路的门级仿真 -- 有限自动状态机的实现原理从构成要素上, 有限自动状态机包含 : 输入逻辑变量的集合, 比如 :{I0,I1}; 状态集合, 其状态的编码可以表示为 : {000,001,010,011,100,101,110,111}; APS BPS CPS {000,001,010,011,100,101,110,111},, A NS B NS C NS A NS, A PS {0,1} B NS, A PS {0,1}, {0,1} C NS C PS {000,001,010,011,100,101,110,111}

13 时序逻辑电路的门级仿真 -- 有限自动状态机的实现原理状态转移函数, 用来控制下状态转移逻辑状态转移可以表示为输入为当前的状态和当前的输入逻辑变量的函数, 比如 : A B NS NS f f ( APS BPSCPS, I 0, 1) 1 I ( APS BPS CPS, I 0, 1) 2 I C NS f3( APS B PSC PS, I 0, I1)

14 时序逻辑电路的门级仿真 -- 有限自动状态机的实现原理输出变量集合, 比如 : {Y0,Y1,Y2,Y3}; 输出函数, 用来控制当前状态下, 各个输出逻辑变量, 输出可以表示为当前状态和当前输入逻辑变量的函数当输出与当前输入有关时, 称为 Mealy 状态机否则称为 Moore 状态机

15 时序逻辑电路的门级仿真 -- 有限自动状态机的实现原理状态转移函数, 用来控有限自动状态机从宏观上来说制下状态转移逻辑, 是由组合逻辑电路和时序电路共同组成的组合逻辑电路构成下状态转移逻辑和输出逻辑电路, 时序电路构成状态寄输出函数存器状态寄存器是状态机中的记忆电路, 下状态转移逻辑控制数据流的方向下标 PS 表示当前的状态 (Previous State,PS) 下标 NS 表示下一个状态 (Next State,NS)

16 时序逻辑电路的门级仿真 --3 位 8 进制计数器实现原理 3 位计数器可以从 000 计数到最大 111 每个状态用圆圈表示在每个上升沿到来时, 计数器从一个状态转移到另一个状态, 计数器的输出从 000 到 111, 然后返回 000

17 时序逻辑电路的门级仿真 --3 位 8 进制计数器实现原理

18 时序逻辑电路的门级仿真 --3 位 8 进制计数器实现原理通过化简卡诺图, 得到下面的逻辑表达式 :

19 时序逻辑电路的门级仿真 -- 建立新的三位计数器电路仿真工程 1. 在 Windows7 操作系统主界面的左下角下, 选择开始 >Altium Designer, 打开 Altium Designer 15.0 软件 2. 在 Altium Designer 主界面主菜单下选择 New->Project- >PCB Project, 创建一个名字为 PCB_Project1.PrjPCB 的新工程 3. 按照前面所介绍的添加原理图的方法, 添加名字为 Sheet1.SchDoc 的原理图文件

20 时序逻辑电路的门级仿真 -- 构建三位计数器仿真电路从 TI Logic Flip-Flop.IntLib 库中找到下图所示的元件并将其按照图所示的位置进行放置从 Simulation Sources.IntLib 库中, 找到名字为 VPULSE 的脉冲信号源并展开, 分别将 PART A 和 PARTB 放入下图所示的中间位置

21 时序逻辑电路的门级仿真 -- 构建三位计数器仿真电路

22 时序逻辑电路的门级仿真 -- 构建三位计数器仿真电路单击 Altium Designer 主界面下的工具栏内的连线按钮, 将这些元器件和信号源按照下图所示的方式进行连接

23 时序逻辑电路的门级仿真 -- 构建三位计数器仿真电路在 SN74LS173 三个 D 输入端分别给出 Q0 Q1 和 Q2 网络标号, 在其三个 Q 输出端分别给出 D0,D1 和 D2 网络标号, 在时钟输入端添加 clk 网络标号

24 时序逻辑电路的门级仿真 -- 构建三位计数器仿真电路单击 V1 VPULSE 图标, 打开其配置界面配置该信号源参数保存该设计文件, 将其保存到 counter_analysis 目录下

25 时序逻辑电路的门级仿真 -- 设置三位计数器电路的仿真参数在 Altium Designer 主界面主菜单下, 选择 Design- >Simulate->Mixed Sim 打开 Analyses Setup( 分析设置 ) 界面按下面参数设置 :

26 时序逻辑电路的门级仿真 -- 设置三位计数器电路的仿真参数选择 Transient Analysis 选项, 出现 Transient Analysis Setup( 瞬态分析设置 ) 界面按下面参数设置 :

27 时序逻辑电路的门级仿真 -- 分析三位计数器电路的仿真结果运行 SPICE 仿真后, 弹出消息对话框关闭该对话框界面自动打开 PCB_Project1.sdf 文件在该文件下, 单击 Transient Analysis 标签在该界面中, 分别添加 clk d0 d1 d2 q0 q1 和 q2 波形

28 时序逻辑电路的门级仿真 -- 分析三位计数器电路的仿真结果

29 --HDL 功能及特点硬件描述语言 (Hardware Description Language) 是硬件设计人员和电子设计自动化 (EDA) 工具之间的界面其主要目的是用来编写设计文件, 建立电子系统行为级的仿真模型

30 --HDL 功能及特点利用计算机的巨大能力对 Verilog HDL 或 VHDL 建模的复杂数字逻辑进行仿真, 然后自动综合, 生成符合要求且在电路结构上可以实现的数字逻辑网表 (Netlist) 根据网表和某种工艺的器件自动生成具体电路最后生成该工艺条件下这种具体电路的时延模型仿真验证无误后, 该模型可用于制造 ASIC 芯片或写入 CPLD 和 FPGA 器件中

31 --HDL 语言类型和特点 Verilog HDL 和 VHDL 是两种最常用的硬件描述语言, 它们都是标准的 HDL 语言它们有以下几点不同 : 从推出的过程来看,VHDL 偏重于标准化的考虑, 而 Verilog HDL 则和 EDA 工具结合得更为紧密 Verilog HDL 至今已有 20 多年的历史了, 因此 Verilog HDL 拥有广泛的设计群体, 成熟的资源远比 VHDL 丰富 Verilog HDL 是从高级设计语言 C 语言发展而来的, 相比 VHDL 而言更容易上手, 其编码风格也更为简洁明了, 是一种非常容易掌握的硬件描述语言

32 --HDL 语言类型和特点目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖范围方面也有所不同一般认为 Verilog HDL 在系统抽象方面比 VHDL 要强一些,Verilog HDL 比较适合算法级 (Algorithm) 寄存器传输级(RTL) 逻辑级 (Logic) 以及门级 (Gate) 的设计 VHDL 更适合特大型系统级 (System) 的设计注 : 对于 HDL 语言的详细的学习, 可以参考 Xilinx FPGA 设计权威指南一书 ( 清华大学出版社出版 )

33 -- 设计目标将基于 Xilinx 的 Spartan-6 的 FPGA, 设计一个分频器和一个 4 位 13 进制的计数器在顶层使用 verilog 语言例化这两个元件, 并进行软件仿真然后, 生成 IP 核符号

34 -- 建立新的 IP 核设计工程在 Windows7 操作系统主界面的左下角下, 选择开始 >Altium Designer, 打开 Altium Designer15.0 软件在 Altium Designer 主界面主菜单下选择 New->Project 在 New Project 对话框界面中, 选择 Core Project 选项, 创建一个名字为 Core_Project1.PrjCor 的新工程将工程名字保存为 FPGA_Project.PrjCor 添加名字为 Sheet1.SchDoc 的原理图文件

35 -- 四位 13 进制计数器的 Verilog 设计输入本节将添加四位 13 进制计数器的 Verilog 设计代码添加四位 13 进制计数器 Verilog 设计代码的步骤主要包括 : 添加名字为 verilog1.v 的 Verilog 源文件在该文件中输入下面的 Verilog 代码

36 -- 四位 13 进制计数器的 Verilog 设计输入 `timescale 1ns / 1ps module counter4b(input clr,input clk,output reg[3:0] q); clk or posedge clr) begin if(clr==1) q<=0; else begin if(q==12) q<=0; else q<=q+1; end end endmodule 保存该文件, 该文件的名字为 counter4b.v

37 -- 四位 13 进制计数器的 Verilog 设计输入在 Altium Designer 主界面左侧的 Projects 窗口内, 右键单击 Core_Project1.PrjCor 工程名字, 出现浮动菜单在浮动菜单内, 选择 Project Options 选项出现 Options for Core Project Core_Project1.PrjCor 窗口, 在该窗口下选择 Options 标签在 Options 窗口下的 Schematic Netlister 栏下, 选 Verilog

38 -- 四位计数器设计仿真环境参数的设置选择 counter4b.v 文件, 同时在 Altium Designer 主界面主菜单下, 选择 Simulator->Create Verilog Testbench 出现 Test_counter4b.VERTST 文件, 该文件包含了用于对设计文件 counter4b.v 进行测试的模板

39 -- 四位计数器设计仿真环境参数的设置

40 -- 四位计数器设计仿真环境参数的设置按下图, 添加 Verilog 测试向量保存文件, 其文件名字为 Test_counter4b.VERTST

41 -- 四位计数器设计仿真环境参数的设置如下图所示, 在 Altium Designer 主界面主菜单下, 选择 Simulator->Simulate with Aldec OEM Simulator- >Manage Testbenches

42 -- 四位计数器设计仿真环境参数的设置出现 Options for FPGA Project FPGA_Project1.PrjFpg 窗口, 在该窗口下选择 Simulation 标签如下图所示的 Simulation 标签界面下的 Configured Testbenches 栏下, 单击 Add 按钮

43 -- 四位计数器设计仿真环境参数的设置出现 Choose Testbench Configuration 界面, 在 Testbench File 右侧下拉框中选择 Test_counter4b.VERTST 文件单击 OK 按钮退回到上图所示的界面, 在该界面单击 OK 按钮, 退出仿真环境配置界面

44 -- 四位计数器设计的行为仿真如下图所示, 在 Altium Designer 主界面主菜单下, 选择 Simulator->Simulate with Aldec OEM Simulator-> Testcounter4b in Test_counter4b.VERTST

45 -- 四位计数器设计的行为仿真出现 Edit Simulation Signals( 编辑仿真信号 ) 对话框界面. 单击 Done 按钮

46 -- 四位计数器设计的行为仿真在 Altium Designer 主界面主菜单下, 选择 Simulator->Run To Time 出现 Enter time to run to ( 输入运行时间 ) 对话框界面将运行时间设置为 100us

47 -- 四位计数器设计的行为仿真为了观察仿真波形, 在 Altium Designer 主界面的工具栏窗口下, 单击按钮若干次, 将仿真波形置于设计者的视线中

48 -- 四位计数器设计的行为仿真观察完波形后, 关闭仿真窗口在 Altium Designer 主界面主菜单下, 选择 Simulator->End, 停止执行仿真过程

49 -- 分频器的 Verilog 设计输入添加名字为 verilog1.v 的 Verilog 源文件在该文件中输入下面的 Verilog 代码保存该文件, 文件名字为 div_clk.v

50 -- 分频器的 Verilog 设计输入 `timescale 1ns / 1ps module div_clk( input clk, input clr, output divclk ); reg[24:0] q; //25-bit counter always@(posedge clk or posedge clr) begin if(clr==1) q<=0; else q<=q+1; end assign divclk=q[24]; end module

51 -- 顶层 Verilog 设计输入添加名字为 verilog1.v 的 Verilog 源文件 `timescale 1ns / 1ps module FPGA_Project1( input clk, input clr, output [3:0] counter); wire divclk; div_clk u1(.clk(clk),.clr(clr),.divclk(divclk) ); counter4b u2(.clk(divclk),.clr(clr),.q(counter) ); endmodule

52 -- 顶层 Verilog 设计输入保存该文件, 文件名字为 FPGA_Project1.v 注 :module 后的名字和文件名应该和工程的名字保持一致, 在综合的时候对设计进行处理

53 -- 顶层 Verilog 设计输入添加完 Verilog 文件后的界面, 可以看出设计的层次

54 -- 添加 IP 核约束文件和约束条件注 : 该约束文件和后面的实现流程都是针对 Xilinx Spartan-6 器件和 Xilinx 提供的大学开发板 Nexys3 右键单击 Projects 窗口内的 FPGA_Project.PrjCor, 出现浮动菜单在浮动菜单中, 选择 Add New to Project- >Constraint File 自动打开约束文件, 该文件给出了 Altium Designer 约束文件的模板

55 -- 添加 IP 核约束文件和约束条件

56 -- 在约束文件中添加器件约束条件在 Altium Designer 主界面主菜单下, 选择 Design- >Add/Modify Constraint ->Part 出现下图所示的器件选择界面按如下参数设置 : Vendors( 供应商 ):Xilinx Families( 器件系列 ):Spartan6 Temperature Grades( 温度等级 ):Commercial Grade Speed Grades( 速度等级 ):High Performance 在下图的右侧, 选择 XC6SLX16 一列和 CS324 所对的 232( 可用的用户引脚的个数 ) 单击 OK 按钮

57 -- 在约束文件中添加器件约束条件 4. 可以看到约束文件中增加了一行器件约束 : Record=Constraint TargetKind=Part TargetId=XC6SLX16-3CSG324C 5. 保存约束文件, 名字为 FPGA_PROJECT.CONSTRAINT 器件选择界面

58 -- 修改综合属性右键单击 FPGA_Project.PrjCor, 出现浮动菜单, 选择 Project Options 出现 Options for Core Project FPGA_Project.PrjCor 对话框界面在该界面中选择 Options 标签, 出现如下图所示的界面

59 -- 修改综合属性 Output Path: 是指对该设计进行综合后, 生成网表文件.edif 的存放位置注 : 可根据情况选择路径, 但是必须和后面要查找的网表的路径一致 ECO Log Path:ECO 日志文件存放的位置注 : 可根据情况选择路径 Schematic Template Location: 原理图模板位置注 : 可根据情况选择路径单击 OK 按钮, 关闭该工程配置界面

60 -- 对 IP 进行综合在下图内, 选中 FPGA_Project.v 文件然后, 在 Altium Designer 主界面主菜单下, 选择 Design->Synthesis, 对文件进行综合

61 -- 生成 IP 核原理图符号在上图内, 选中 FPGA_Project.v 文件然后, 在 Altium Designer 主界面主菜单下, 选择 Design->Generate Symbol 如下图所示, 出现 Confirm-Create a new schematic library? ( 是否创建一个新的原理图库?) 单击 Yes 按钮, 表示将创建一个新的原理图库

62 -- 生成 IP 核原理图符号出现 Symbol Options( 符号选项 ) 对话框界面单击 OK 按钮

63 -- 生成 IP 核原理图符号生成下图所示的原理图符号

64 -- 生成 IP 核原理图符号在 Project 窗口下, 如下图所示, 出现了 Schematic Library Documents 文件夹, 下面出现一个 Schlib1.SchLib 的库将 Schlib1.SchLib 保存在当前工程路径下

65 -- 生成 IP 核原理图符号将 Schlib1.SchLib 库添加到系统库中下图给出了添加 Schlib1.SchLib 库后的库管理器的界面

66 -- 建立新的 FPGA 设计工程在 Altium Designer 主界面主菜单下选择 New->Project- >FPGA Project, 创建一个名字为 FPGA_Project1.PrjFpg 的新工程将工程保存为 FPGA_Project1.PrjFpg 添加原理图文件将其保存为 FPGA_Project1.SchDoc 文件注 : 因为在该工程中, 会使用到前面生成的综合模型 edif 文件, 所以需要指向该工程

67 -- 建立新的 FPGA 设计工程在 Altium Designer 主界面主菜单下, 选择 DXP- >Preferences 出现 Preferences 界面展开左侧的 FPGA, 选中 Synthesis 在右侧的 User Presynthesized model folder 下面的路径选择前面指向的 ipcore 下的 Default-All Constraints

68 -- 构建 IP 调用电路从 Schlib1.SchLib 库中找到名字为 FPGA_Project 的元件, 将该符号放置在原理图 FPGA_Project1.SchDoc 中单击 Altium Designer 主界面工具栏内的按钮, 在 clk clr 和 counter[3..0] 放置三个端口, 并且和相应的端口进行连接将 clk 连接的端口名字改为 clk, 方向设置为 input 将 clr 连接的端口名字改为 clr, 方向设置为 input

69 -- 添加引脚等约束条件右键单击 Projects 窗口内的 FPGA_Project1.PrjFpg, 出现浮动菜单在浮动菜单中, 选择 Add New to Project- >Constraint File 自动打开约束文件, 该文件提供 Altium Designer 约束文件的模板

70 -- 添加器件约束条件在 Altium Designer 主界面主菜单下, 选择 Design- >Add/Modify Constraint ->Part 添加器件约束条件为 : Record=Constraint TargetKind=Part TargetId=XC6SLX16-3CSG324C

71 -- 添加引脚约束条件在 Altium Designer 主界面主菜单下, 选择 Design- >Add/Modify Constraint ->Port 出现 Add/Modify Port Constraint 对话框界面按下面参数设置 :

72 -- 添加引脚约束条件在 Altium Designer 主界面主菜单下, 选择 Design- >Add/Modify Constraint ->Port 出现 Add/Modify Port Constraint 对话框界面按下面参数设置 : Constraint Kind:FPGA_PINNUM Constraint Value:T10 Target:clr

73 -- 添加引脚约束条件在 Altium Designer 主界面主菜单下, 选择 Design- >Add/Modify Constraint ->Port 出现 Add/Modify Port Constraint 对话框界面按下面参数设置 : Constraint Kind:FPGA_PINNUM Constraint Value:V15,U15,V16,U16 Target:counter[3..0]

74 -- 添加时钟约束条件在 Altium Designer 主界面主菜单下, 选择 Design- >Add/Modify Constraint ->Port 出现 Add/Modify Port Constraint 对话框界面按下面参数设置 : Constraint Kind:FPGA_CLOCK_PIN Constraint Value:True Target:clk

75 -- 设置工程配置选择 Altium Designer 主界面 Project 窗口内的 FPGA_Project1.PrjFpg, 并单击右键, 出现浮动菜单, 选择 Configuration Manager 出现 Configuration Manager for FPGA_Project1.PrjFpg 对话框界面在下图所示的界面内, 在 Configuration 右侧输入 nexys3

76 -- 设置工程配置

77 -- 设置工程配置单击上图内的 No Constraints Selected 弹出下图的界面, 在该界面内 nexys3 下选中复选框, 表示使用 FPGA_PROJECT1.CONSTRAINT 约束文件

78 -- 设置工程配置单击 OK 按钮在上图界面内, 单击 OK 按钮, 退出工程配置管理器界面

79 -- 硬件验证平台准备准备 Xilinx 大学计划提供的 Nexys3 开发平台一块准备 Altium 提供的 USB-JTAG 下载电缆一根 ( 在 Altium 可以看到该下载电缆的相关信息 ) 将该电缆一侧适配线插入 PC 机的 USB 接口, 将下载线标识为 HARD 一侧的 TDI TDO TMS 和 TCK 信号线分别连接到 Nexys3 的 J7 接口上的 JTAG 连接器的四个插针上将下载线的 GND 信号线连接到 Nexys3 的 J7 接口上的 JTAG 连接器上的 GND 插针上使用外部 5V 电源, 将插头连接到 Nexys3 的电源插座上

80 -- 硬件验证平台准备将 Nexys3 板子上的 JP1 设置到 WAL, 表示使用外部电源给 Nexys3 供电给 Nexys3 开发板上电

81 -- 配置 FPGA 处理流程在 Altium Designer 主界面工具栏下, 单击按钮打开器件查看界面在如下图所示的器件查看页面内, 单击右键出现浮动菜单, 选择 Add->XC6SLX163CSG324C(FPGA_Project1/nexys3)

82 -- 配置 FPGA 处理流程处理主流程包括 : 编辑 (Compile) 综合 (Synthesize) 建立 (Build)

83 -- 执行 FPGA 处理流程双击如下图所示的 Compile( 编译 ) 图标对设计编译注 : 如果出错, 则对设计进行修改双击如下图所示的 Synthesize( 综合 ) 图标对设计综合注 : 如果出错, 则按照错误提示, 对设计进行修改双击如图所示的 Build( 建立 ) 图标对设计建立注 : 如果出错, 则按照错误提示, 对设计进行修改

84 -- 执行 FPGA 处理流程当 Build 过程结束后, 出现 Results Summary( 结果总结 ) 对话框, 给出了所消耗 Spartan-6 内逻辑资源 I/O 资源的情况单击 Close 按钮, 关闭该界面

85 -- 设计下载和验证双击下图所示 Program FPGA 图标注 : (1) 事先必须建立 Nexys3 和 PC 机 USB 的正确连接, 以及 Nexys3 平台正确的上电 (2) 当满足硬件条件时, 该图标是绿色, 表示可以执行这个设计下载过程下载完成后, 观察验证结果是否符合预期要求最后保存设计空间

86 何宾老师出版的 Altium Designer 15.0 电路仿真设计验证与工艺实现权威指南一书中所有设计案例源代码书中所用半导体器件相关参考手册书中所用 PCB 制板工艺设计资料 Altium 提供的元件库封装等设计资源请通过如下地址进行下载如将本书做为教材需 ppt 源代码请访问如下地址 :

图片展示 : 资源简介 : FPGA Altera CycloneII EP2C5T144C8 (4608 个 LE) 2 路有源晶振 (50M,25M) AS & JTAG 标准接口 VGA 接口 UART 接口蜂鸣器 8bit 并行 DAC 8 路按键

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