数字电子技术与微处理器基础

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奏拦农
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1 数字电子技术与微处理器基础 ( 第 7 讲 ) 主讲 : 张国钢副教授西安交通大学电气工程学院 2017 年春

2 6 Verilog 硬件描述语言 6.1 硬件描述语言简介 6.2 Verilog HDL 与 C 语言 6.3 Verilog 的数据类型 6.4 Verilog 运算符及优先级 6.5 Verilog 模块的结构 6.6 Verilog 设计的层次与风格 6.7 Verilog 行为语句 6.8 Verilog 有限状态机设计

3 6.1 硬件描述语言简介 Hardware Description Language,HDL 是对硬件电路及其执行过程的描述用软件方法对硬件的结构和运行进行建模 HDL 有上百种, 成为 IEEE 的 HDL 共有 2 种 : VHDL,1987 成为 IEEE 标准, 美国军方组织开发 VHSIC HDL VHSIC Very High Speed Integrated Circuit Verilog HDL,1983 年 GDA 公司开发, 后由 OVI 组织控制所有权, 1995 年起正式成为 IEEE 标准 (Verilog HDL 1364) HDL 为适应新的情况, 迅速发展, 出现了很多新的硬件描述语言, 像 Superlog System C Cynlib C++ 等等

4 共同的特点能抽象地表示电路的结构和行为支持逻辑设计中层次与模块的描述可借用高级语言的结构来简化电路的描述具有电路仿真与验证机制以保证设计的正确性支持电路描述由高层到低层的综合转换硬件描述与实现工艺无关便于文档管理易于理解和设计重用

5 VHDL 与 Verilog 比较 VHDL 是超高速集成电路 (Very High Speed Integerated Circuit) 硬件描述语言 (HDL,Hardware Description Language),1987 年成为 IEEE 标准 VHDL 的主要优点是 :1 是一种高层次的硬件描述语言, 与器件的具体特性无关,2 可移植性好 Verilog 语法类似于 C 语言可以灵活简洁地进行各种级别的逻辑设计, 方便快速地进行数字逻辑系统的仿真验证时序分析和逻辑综合 Verilog HDL 的主要优点是 : 书写简洁, 结构清晰, 容易掌握 2001 年发布的 Verilog HDL 标准中加入了 Verilog HDL-A 标准, 使 Verilog 有了模拟设计描述的能力

6 6.2 Verilog HDL 与 C 语言 Verilog 基于 C 发展而来, 分号 ; 注释符 /* */ // 和等号 == ; Verilog 语言和 C 语言一样都不能用关键字作为变量名 C 语言 function if-then-else for while case break define printf int { } Verilog HDL module,function,task if-then-else for while case break define printf int begin end

7 6.2 Verilog HDL 与 C 语言 C 程序是一行接一行依次执行的, 属于顺序结构串行执行指令, 任一时间点只能有一条指令在执行 Verilog 描述的硬件是可以在同一时间同时运行的, 属于并行结构一旦设备电源开启, 硬件的每个单元就会一直处于运行状态 Verilog 语言是并发执行的 Verilog 语言中没有 C 语言中的一些较抽象的语法, 例如迭代指针不确定次数的循环等

8 6.3 Verilog 的数据类型数据类型是用来表示数字电路中的数据存储和传送单元的, Verilog 有 19 种数据类型其中 4 种基本的数据类型 : reg 型 ( 寄存器 ) wire 型 ( 连线 ) integer 型 ( 整数 ) parameter 型 ( 参数 )

9 6.3.1 常量数字格式 :< 位宽 >'< 进制 > < 数字 > 8'b // 位宽为 8 位的二进制数 'hc5 // 位宽为 8 位的十六进制数 c5 197 // 代表十进制数 197, 十进制数可缺省 8'b1001xxxx // 位宽为 8 位的二进制数, 低四位不确定, 等价于 8'h9x 8'b1010zzzz // 等价于 8 haz,z 或者? 表示高阻,x z 不区分大小写参数格式 :parameter 参数名 1= 表达式, 参数名 2= 表达式 ; 参数用于模块中定义常量 parameter sel=8,code=8 ha3;

10 6.3.2 变量变量是在程序运行过程中其值可以改变的量一种为网络型 (nets type), 另一种为寄存器型 (register type) nets 型变量指输出始终根据输入的变化而更新其值的变量, 它一般指的是硬件电路中的各种物理连接 register 型变量对应的是具有状态保持作用的电路元件, 如触发器寄存器等

11 nets 型变量 wire a,b; // 定义了两个宽度为 1 位 wire 型变量 a,b wire[7:0] out; wire[3:0] in; assign out[5:2]=in; //in 赋值给 out 向量的第 2 位 ~5 位类型功能说明 wire,tri 标准连线类型 ( 缺省为 wire 类型 ) 其取值为 0,1,x,z wor,trior 多重驱动时, 具有线或特性的连线 wand,triand 多重驱动时, 具有线与特性的连线 tri1,tri0 分别为上拉电阻和下拉电阻 supply1,supply0 分别为电源 ( 逻辑 1) 和地 ( 逻辑 0)

12 register 型变量 register 型数据保持最后一次赋值, 默认初始值为不定值 x, 位宽为 1, 通过过程赋值语句赋值 reg 数据名 1, 数据名 2, 数据名 n; // 定义 n 个一位的 reg 变量 ; reg a,b; // 定义了两个宽度为 1 位的 reg 型变量 a,b reg[n-l:0] 数据名 1, 数据名 2, 数据名 n;// 定义 n 位宽度的向量 ; reg[7:0] data; // 定义 data 为 8 位宽的 reg 型向量类型 reg integer real time 功能说明常用的寄存器型变量 32 位带符号整数型变量 64 位带符号整数型变量无符号时间变量

13 wire 和 reg 的区别寄存器型数据保持最后一次的赋值, 而线型数据需要持续的驱动 ; wire 只能被 assign 连续赋值,wire 表示直通, 即只要输入有变化, 输出马上无条件地反映,wire 型的变量综合出来一般是一根导线 reg 只能在 initial 和 always 中赋值 reg 表示一定要有触发, 输出才会反映输入 ; 在过程赋值语句中, 表达式右侧的计算结果在某种条件的触发下放到左侧的一个变量当中上下沿或高低电平

14 数组若干个相同宽度的向量构成数组,reg 型数组变量即为 memory 型变量, 存储器采用如下方式定义 : parameter wordwidth=8,memsize = l024; reg[wordwidth-l:0] mymem[memsize-l:0]; 定义了一个宽度为 8 位 1024 个存储单元的存储器 mymem mymem 变量的使用举例 : mymem[8]=1; //mymem 存储器中的第 8 个单元赋值为

15 6.4 Verilog 运算符及优先级 C 语言 Verilog HDL 语言功能 + + 加算 - - 减术 * * 运乘 / / 算除 % % 符取模!! 逻辑逻辑取反 && && 逻辑与运算逻辑或 > > 大于关 < < 小于系 >= >= 大于等于 <= <= 运小于等于 == == 算等于!=!= 符不等于 ~ ~ 位反相 & & 按位逻辑与按位按位逻辑或 ^ ^ 逻辑按位逻辑异或 ~^ ~^ 按位逻辑同或运算 >> >> 右移 << << 左移?:?: 同等于 if-else 叙述

16 6.4 Verilog 运算符及优先级条件运算符 ( 三目运算符 ):?: 格式 : 信号 = 条件? 表达式 1: 表达式 2; 例如 : assign out=(sel==0)?a:b; // 如果 sel 为 0, 则 out=a; 否则 out=b 位拼接运算符 :{ } 将两个或多个信号的某些位拼接起来格式 : { 信号 1 的某几位, 信号 2 的某几位,, 信号 n 的某几位 }; 例如, 在进行运算时, 可将输出与和拼接在一起使用 output[3:0] sum; //sum 代表和 output cout; //cout 为进位输出 input[3:0] ina,inb; input cin; assign {cout,sum} = ina+inb+cin; // 进位和拼接在一起

17 6.4 Verilog 运算符及优先级运算类型运算符优先级单目运算 +,-,!,~ 乘除取模 *,/,% 双目运算 ( 加减 ) +,- 移位 <<,>> 关系 <,<=,>,>= 等价 ==,!=,===,!== 按位与单目运算 ( 与与非 ) &,~& 单目或双目运算 ( 异或同或 ) ^,^~ 按位或单目运算 ( 或或非 ),~ 高优先级加 () 避免错误低优先级逻辑与 && 逻辑或条件? :

18 6.5 Verilog 模块的结构 module 模块名 ( 端口列表 ); 端口定义 input 输入端口 output 输出端口 inout 输入 / 输出端口是 Verilog 程序的基本设计单元包含 : 模块声明端口定义信号类型声明和逻辑功能描述四部分组成数据类型说明 : wire 连线型 reg 寄存器型 parameter 参数型逻辑功能描述 : assign always function task net/reg input module( 模块 ) 驱动 net 型变量 net/reg net output inout 驱动 net 型变量 net endmodule Verilog 模块的端口示意图

19 模块的特点 : 模块是 Verilog 设计中的基本单元, 每个 Verilog 设计由若干模块组成模块在语言形式上以关键词 module 开始,endmodule 结束模块的实际意义是代表硬件电路上的逻辑实体每个模块都实现特定的功能模块的描述方式有行为建模和结构建模之分模块之间是并行运行的模块是分层的, 高层模块通过调用低层模块实例实现复杂功能各模块连接完成整个系统, 因此, 需要一个顶层模块

20 组合逻辑电路和时序逻辑电路特点 : 任意时刻的输出仅仅取决于该时刻的输入, 与电路原来 74LS153 双 4 选 1 数据选择器的状态无关 19

21 组合逻辑电路和时序逻辑电路特点 : 具有记忆功能, 输出取决于当时的输入值, 以及电路过去的状态 74HC595 八位移位寄存器 20

22 6.5 Verilog 模块的结构例与非逻辑功能 module not2_inst(a,b,c); input a,b; output c; wire a,b,c; assign c=~(a&b); endmodule // 模块名为 not2_inst, 端口列表 a,b,c // 模块的输入端口为 a,b // 模块的输出端口为 c // 定义信号的数据类型 // 逻辑功能描述

23 例带有置位和清零端的边沿 D 触发器 module D_Flip_Flop( input clk, // 时钟信号输入端口, 信号类型默认为 wire 型 input set, // 置位输入端口, 信号类型默认为 wire 型 input D, // 触发信号输入端口, 信号类型默认为 wire 型 input clr, // 清零信号输入端口, 信号类型默认为 wire 型 output reg q // 输出端口,always 过程块中的输出必须是 reg 型变量 ); clk or posedge clr or negedge set)// 敏感信号列表 begin // 如果 clk 或 clr 有上升沿, 或 set 的下降沿, 将执行下列程序段 if(clr) q<=0; // 如果 clr 为高电平, 则 q 输出 0 else if(!set) q<=1; // 如果 set 为低电平, 则 q 输出 1 else q<=d; // 否则 q 输出 D end //always 过程块结束 endmodule // 模块结束

24 6.6 Verilog 设计的层次和风格 Verilog 设计的描述风格 : 结构 (Structural) 描述数据流 (Data Flow) 描述行为 (Behavioural) 描述混合描述

25 结构 (Structural) 描述知道具体电路结构 module mux2_1 ( input a, b, sl, output out ); wire nsl, sela, selb; not u1 (nsl, sl ); and u2 (sela, a, nsl); and u3 (selb, b, sl); or u4 (out, sela, selb); endmodule 特点 : 描述的是门级电路结构, 侧重于描述电路由那些基本元件组成以及元件的相互连接关系适合开发小规模的组合电路很难看出其描述的逻辑功能是什么

26 数据流 (Data Flow) 描述知道逻辑关系表达式 module mux2_1 ( input a, b, sl, output out ); assign out=(a & ~sl) (b & s1); endmodule // 组合逻辑特点 : 侧重于逻辑表达式以及 HDL 运算符的灵活运用

27 行为 (Behavioural) 描述当电路规模较大或时序关系较复杂时, 通常采用行为描述进行设计 module muxtwo ( input a, b, sl, output reg out ); sel or a or b) if (!sel) out=a; else out=b; endmodule 特点 : 类似于高级语言, 对设计对象的数学模型进行抽象描述侧重于电路输入输出的因果关系, 自动将行为转换成电路结构

28 混合描述在一个.v 程序中, 用 assign 语句描述简单的组合逻辑, 用 always 语句描述较为复杂的逻辑过程 ( 可综合为组合 / 时序逻辑电路 ) 一个.v 程序所表达的逻辑电路可由多个 assign 语句和多个 always 过程块来描述多个 assign 语句和多个 always 过程块是同时并发执行的

29 6.6.2 自顶向下的设计方法顶层文件多数用原理图设计系统级的顶层模块模块 A 模块 B 模块 C 模块 A1 模块 A2 模块 B1 模块 B2 模块 C1 模块 C

30 6.7 Verilog 语句类别语句可综合性赋值语句持续赋值语句 assign 过程赋值语句 = <= 条件语句 if-else 语句 case 语句 for 语句循环语句 repeat 语句 while 语句 forever 语句 initial 语句过程语句 always 语句 function 语句 task 语句 `define 语句编译预处理语句 `include 语句 `timescale 语句 `ifdef `else `endif

31 6.7.1 赋值语句 1. 持续赋值语句 assign assign 为持续赋值语句, 它用来对 wire 型变量进行赋值格式 :assign 变量 = 表达式 ; assign c =~(a b); 在上面的赋值中,a 和 b 信号的任何变化, 都将随时反映到 c 上来, 因此称为持续赋值方式

32 6.7.1 赋值语句 2. 过程赋值语句过程赋值语句用于对寄存器类型 (reg) 的变量进行赋值 1) 非阻塞 (non_blocking) 赋值方式 ( 块结束并行赋值 ) 非阻塞赋值使用 <= 语句, 如 : b<=a; 块结束时才完成赋值操作, 即 b 的值并非立刻就改变的 2) 阻塞 (blocking) 赋值方式 ( 类似串行的指令 ) 阻塞赋值使用 = 语句, 如 : b=a; 如何区别使用阻塞赋值在该语句结束时就完成赋值操作, 即 b 的值立刻改变

33 例移位寄存器 module shiftreg ( // 使用非阻塞赋值的实例 input clk, input serin, outout reg [3:0]q ); clk) begin q[0] <= serin; // 非阻塞赋值 :<= 若改用 = 赋值结果如何 q[1]<= q[0]; q[2]<= q[1] q[3]<= q[2]; // 可以简写为 q<= {q[2:0],serin}; end endmodule // 实现移位寄存器功能

34 6.7.2 条件语句条件语句是顺序语句, 应放在 always 块内 1. if-else 语句 (1) if( 表达式 ) 语句 1; (2) if( 表达式 ) 语句 1; else 语句 2; (3) if( 表达式 1) 语句 1; else if( 表达式 2) 语句 2; else if( 表达式 n) 语句 n; else 语句 n+1;

35 例用 if-else 语句描述一个三态门 module tristate( input in,en,out, output reg out ); or en) begin if(en) out<=in; else out<=1'bz; end endmodule in en out

36 6.7.2 条件语句 2. case 语句 case( 敏感表达式 ) 值 1: 语句 1; 值 2: 语句 2; 值 n: 语句 n; default: 语句 n+1; endcase 该语句多用于多条件译码电路, 如 : 译码器数据选择器状态机

37 例用 case 语句描述的 4 选 1 MUX module mux4_1b( input in1,in2,in3,in4,s0,s1, output reg out ); always@(*) // 使用通配符, 任何一个输入变量发生变化, 都会执行 always case({s0,s1}) 2'b00:out=in1; 2'b01:out=in2; 2'b10:out=in3; 2'b11:out=in4; default:out=2'bx; endcase endmodule in1 in2 in3 in4 s0 s1 out

38 6.7.3 循环语句 Verilog HDL 中存在四种类型的循环语句,forever, repeat, while, for; 其中只有 for 语句是可以综合的格式 : for( 循环变量初值 ; 循环结束条件 ; 循环变量增值 ) 执行语句 ; 例如 : integer i; for(i=0;i<=7;i=i+1) begin if(data_in[i]) data_out[i]<=1; else data_out[i]<=1 bz; end

39 6.8 Verilog 有限状态机设计如果一个对象 ( 系统 ), 其构成为若干个状态, 触发这些状态会发生状态相互转移, 那么此对象称之为状态机设定一个初始状态输入给这台机器, 机器就会自动运转, 最后处于终止状态或进入某一个循环状态描述对象的状态往往是有限的, 所以状态机又称为有限状态机 (Finite-state machine,fsm) 有限状态机是一个非常有用的模型, 可以模拟世界上大部分事物请同学们想一下, 日常生活中可用有限状态机描述的事物?

40 有限状态机有三个特征 : 状态总数 (state) 是有限的有记忆的能力, 能够记住当前的状态任一时刻只处在一种状态之中某种条件下, 会从一种状态转变到另一种状态状态机分为 :Moore 型 Mealy 型 Moore 型 : 输出仅依赖于内部状态, 跟输入无关 Mealy 型 : 输出不仅决定于内部状态, 还跟外部输入有关

41 如何描述状态机 ( 语句表述 ) 当系统处于某状态 (S1) 时, 如果发生了某事情 (E), 就执行某功能 (F), 然后系统变成新状态 (S2), 只要能用上面这句话描述的系统, 都可以用一种状态跳转机制很方便地实现, 使用 if(...) 语句即可无论有多么复杂的功能, 都可以通过状态机编程实现

42 例采用有限状态机设计跑马灯 module RunningLED( input clk50mhz, input reset, output[7:0] LED); reg[8:0] state; reg[23:0] counter; wire clk4hz; parameter s0=9 b , s1=9 b , s2=9 b , s3=9 b , s4=9 b , s5=9 b , s6=9 b , s7=9 b , s8=9 b , s9=9 b ; // 输入信号 :50MHz 时钟信号 // 输入信号 : 复位开关, 置 1 时全灭 // 输出信号 : 8 个 LED 的控制信号 // 跑马灯状态寄存器,9 位位宽 // 计数寄存器, 用于分频产生 4Hz 时钟信号 //4Hz 时钟信号用于跑马灯显示状态切换 //LED 显示编码 ;0 代表灭,1 代表亮

43 (posedge clk50mhz) // 从 50MHz 时钟信号分频得到 4Hz 时钟信号 begin if(counter< ) counter<=counter+1; else counter<=0; end; assign clk4hz=counter[23]; // 每个 4Hz 信号的上升沿显示状态切换一次 (posedge clk4hz) begin if(reset) state<=s0; else case(state) s0: state<=s1; s1: state<=s2; s9: state<=s0; default: state<=s0; endcase end assign LED[7:0]=state[8:1]; // 显示状态的 1 到 8 位送 LED 显示控制 endmodule

44 Verilog HDL 的编程经验总结 : assign 语句用于描述简单的组合逻辑 always 过程块语句用于描述时序逻辑或组合逻辑多个 assign 语句和多个 always 过程块是同时并发执行的 wire 变量的综合结果为连线, 只能被 assign 连续赋值 reg 变量的综合结果为寄存器或触发器, 只能在 initial 和 always 中赋值 always 块建立组合逻辑模型时, 用阻塞赋值 always 块建立时序逻辑模型时, 用非阻塞赋值在同一个 always 块中建立时序和组合逻辑电路时, 用非阻塞赋值在同一个 always 块中不要既用非阻塞赋值又用阻塞赋值不要在一个以上的 always 块中为同一个变量赋值

z x / +/- < >< >< >< >< > 3 b10x b10x 0~9,a~f,A~F, 0~9,a~f,A~F, x,x,z,z,?,_ x,x,z,z,?,_ h H 0~9,_ 0~9,_ d D 0~7,x,X,z,Z

z x / +/- < >< >< >< >< > 3 b10x b10x 0~9,a~f,A~F, 0~9,a~f,A~F, x,x,z,z,?,_ x,x,z,z,?,_ h H 0~9,_ 0~9,_ d D 0~7,x,X,z,Z Verilog Verilog HDL HDL Verilog Verilog 1. 1. 1.1 1.1 TAB TAB VerilogHDL VerilogHDL C 1.2 1.2 C // // /* /* /* /* SYNOPSY SYNOPSY Design Compiler Design Compiler // //synopsys synopsys /* /*synopsys synopsys