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- 方抄 叶
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1 (3-21) To Luo 207 Xilinx FPGA/CPLD ISE Xilinx Integrated Software Environment 6.1i FPGA VHDL VerilogHDL EDIF ModelSim FPGA FPGA ISE HDL FPGA ISE ISE6.1i ISE6.1i ISE ModelSim ISE ModelSim ModelSim Xilinx ModelSimXE XilinxEdition ModelSim Xilinx ISE6.1i ModelSim 5.7 ISE ModelSim ISE6.2 ModelSim5.8 ModelSim License ModelSim ModelSim setup.exe setup.exe Windows ISE ModelSim ModelSimXE Xilinx Xilinx License License ModelSim License ModelSim ModelSim
2 (3-21) To Luo 208 ModelSim UltraEdit Code Wright Synplify Synplify Pro LeonardoSpectrum ChipScope ISE6.1i ISE ModelSim -> ->Xilinx ISE6->Project Navigator ISE ModelSim Edit->Preferences, Partner Tools 7-1 ModelSim.exe ISE ISE4.2 ISE5.1 ISE5.2 ModelSim.exe ISE6.1 ISE4.2 ISE ISE ModelSim ISE ModelSim 7-1 reset ce load dir 7-2 CLK
3 (3-21) To Luo 209 RESET CE 1 0 LOAD 1 DIN0 DIN3 COUT0 COUT3 DIR VHDL ISE6.1 VHDL ISE Step1. -> ->Xilinx ISE6->Project Navigator ISE Step2. File->New Project 7-3 ISE6.1 HDL Schematic PCB HDL EDIF
4 (3-21) To Luo 210 EDIF Electronic Data Interchange Format ISE NGC FPGA NGC NGC/NGO EDIF ISE ISE ISE Schematic HDL ABEL Verilog VHDL HDL Schematic HDL 7-3 Step FPGA PCB FPGA FPGA PCB PCB FPGA FPGA DeviceFamily Device Package SpeedGrade Spartan2E xc2s100 tq144-6 xc2s tq
5 (3-21) To Luo Step4. VHDL Step Warnings Errors
6 (3-21) To Luo ISE VHDL Step1. Project->New Source Sources in Project New Source 7-6 Step2. VHDL Module VHDL Step3. FourBitsCounter Step4. Step5. Step6. FourBitsCounter.vhd HDL Library Use Entity Architecture
7 (3-21) To Luo HDL ISE ISE Language Template HDL Step1. Edit->Language Templates 7-7
8 (3-21) To Luo Step2. Language Templates VHDL Synthesis Templates Step3. VHDL Counter Template counter.vhd begin end Counter Template Use in counter.vhd Step4. Language Templates Step5. -- entity Step6. Step7. Step8. -- CLK: in STD_LOGIC; -- RESET: in STD_LOGIC; -- CE, LOAD, DIR: in STD_LOGIC; -- DIN: in STD_LOGIC_VECTOR(3 downto 0); -- COUNT: inout STD_LOGIC_VECTOR(3 downto 0); 7-8 File->Save counter.vhd
9 (3-21) To Luo VHDL testbench ModelSim ModelSim ModelSim
10 (3-21) To Luo Testbench Testbench HDL Bencher ISE ISE ISE6.1 Step1. Step2. Project->New Source, Sources in Project New Source Step3. Test Bench Waveform Step4. TestWave 7-9 Step5. VHDL Step6. Step7. Step8. HDL Bencher 7-10 OK
11 (3-21) To Luo 217 Step
12 (3-21) To Luo Step HDL Bencher Step Step Assign Toggle 7-13
13 (3-21) To Luo Step Sources in Project TestWave.tbw 7-14 Sources in Project Step Processes for Current Source ModelSim Simulator 7-15 Processes for Current Source Step3. Generate Expected Simulation Results 7-16
14 (3-21) To Luo 220 Step ModelSim ModelSim ISE ModelSim ModelSim 7-15 ModelSim Simulate Behavioral Model Simulate Pose-Translate VHDL Model( ) Simulate Post-Map VHDL Model( ) Simulate Post-Place&Route VHDL Model( ) Translate Map Place&Route FPGA CPLD Translate HDL RTL RTL RTL Xilinx Map FPGA FPGA PCB 0.35 PCB
15 (3-21) To Luo 221 EDA RTL HDL RTL ModelSim ModelSim5.7SE Xilinx unisim simprim xilinxcorelib aim pls cpld Xilinx XE XE Xilinx SE modelsim.ini XE modelsim.ini SE modelsim.ini [vcom] ; VHDL Section unisim = $MODEL_TECH/../xilinx/vhdl/unisim simprim = $MODEL_TECH/../xilinx/vhdl/simprim xilinxcorelib = $MODEL_TECH/../xilinx/vhdl/xilinxcorelib aim = $MODEL_TECH/../xilinx/vhdl/aim pls = $MODEL_TECH/../xilinx/vhdl/pls cpld = $MODEL_TECH/../xilinx/vhdl/cpld Verilog Verilog Section xilinx ModelSim5.7SE modelsim.ini ISE ModelSim ModelSim ModelSim Simulate Behavioral Model Step Sources in Project TestWave Step Processes for Source : TestWave Step3. Simulate Behavioral VHDL Model ModelSim ModelSim Wave Windows 7-17 ISE.fdo counter_tbw.fdo ModelSim ## NOTE: Do not edit this file. ## Autogenerated by ProjNav (creatfdo.tcl) on Wed Dec 03 10:11: ## vlib work
16 (3-21) To Luo 222 vcom -93 -explicit FourBitsCounter.vhd vcom -93 -explicit TestWave.vhw vsim -t 1ps -lib work TestWave do TestWave.udo view wave add wave * view structure view signals run -all Step Step5. ModelSim ModelSim 7-17 ModelSim Simulate Pose-Translate VHDL Model RTL Simulate Pose-Translate VHDL Model 7-18
17 (3-21) To Luo ModelSim ModelSim Simulate Post-Map VHDL Model Simulate Post-Map VHDL Model ps 6794ps
18 (3-21) To Luo ModelSim Simulate Post-Place&Route VHDL Model Simulate Post-Place&Route VHDL Model ps 6794ps
19 (3-21) To Luo ModelSim ModelSim5.7SE ModelSim ISE ModelSim ModelSimSE PE Xilinx Xilinx ModelSim 5.7dSE Step1. ISE6.1 ModelSim5.7SE ISE Edit->Preferences Integrated Tools Model Tech Simulator: ModelSim5.7SE modelsim.exe C:\Modeltech_5.7d\win32\modelsim.exe Step2. Sources in Project TestWave(TestWave.tbw) Processes for Source: TestWave Simulate Post-Translate VHDL Model ModelSimSE # ** Error: (vcom-19) Failed to access library 'simprim' at "simprim". Step3. simprim Step4. ModelSim ISE Sources in Project xc2s50e-6tq144 Processes for Source: xc2s50e-6tq144 Design Entry Utilities Compile HDL Simulation Libraries Properties 7-21 Target Simulator ModelSim SE Language VHDL Output Directory
20 (3-21) To Luo 226 D:\YuProj\ISE\FourBitsCounter Simulator Path ModelSimSE C:\Modeltech_5.7d\win Step5. Compile HDL Simulation Libraries ISE ModelSim ISE Completed process "Compile HDL Simulation Libraries". Step6. Sources in Project TestWave Processes for Source : TestWave 7.4 / VHDL Step1. Step2. Sources in Project fourbirscounter-behaviorial
21 (3-21) To Luo 227 Step3. Processes for Source fourbirscounter-behaviorial Design Entry Utilities Create Schematic Symbol Step4. fourbirscounter-behaviorial Top-Level Schematic VHDL Step1. Project->New Source Step2. Schematic Step3. top 7-22 Step4. Step5. Step6. Xilinx ECS top.sch VHDL Instantiating VHDL Module VHDL VHDL
22 (3-21) To Luo VHDL Xinlinx ECS Step1. Add->Symbol Step categories <d:/yuproj/ise/fourbitscounter> Symbols fourbitscounter 7-23 Step Xilinx ECS Wiring the Schematic
23 (3-21) To Luo 229 Step1. Add->Wire Step Net Name FPGA Step1. Add->Net Name Step Step3. 2 Step4. Step
24 (3-21) To Luo Step1. Add->Net Name Step Step3. 2 Step4. Step
25 (3-21) To Luo / I/O Markers HDL / Step1. Add->I/O Markers Step / Step3. / Step Step5. File->Save Step6. ECS
26 (3-21) To Luo / VHDL Sources In Project Processes for Source: top View VHDL Functional Model VHDL VHDL -- VHDL model created from top.sch - Wed Dec 03 17:23: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; -- synopsys translate_off library UNISIM; use UNISIM.Vcomponents.ALL; -- synopsys translate_on entity top is port ( ce : in std_logic; clock : in std_logic; DIN1 : in std_logic_vector (3 downto 0); DIN2 : in std_logic_vector (3 downto 0); dir1 : in std_logic;
27 (3-21) To Luo 233 dir2 : in std_logic; load : in std_logic; reset : in std_logic; COUNT1 : inout std_logic_vector (3 downto 0); COUNT2 : inout std_logic_vector (3 downto 0)); end top; architecture BEHAVIORAL of top is component fourbitscounter port ( CLK : in std_logic; RESET : in std_logic; CE : in std_logic; LOAD : in std_logic; DIR : in std_logic; DIN : in std_logic_vector (3 downto 0); COUNT : inout std_logic_vector (3 downto 0)); end component; begin XLXI_3 : fourbitscounter port map (CE=>ce, CLK=>clock, DIN(3 downto 0)=>DIN1(3 downto 0), DIR=>dir1, LOAD=>load, RESET=>reset, COUNT(3 downto 0)=>COUNT1(3 downto 0)); XLXI_4 : fourbitscounter port map (CE=>ce, CLK=>clock, DIN(3 downto 0)=>DIN2(3 downto 0), DIR=>dir2, LOAD=>load, RESET=>reset, COUNT(3 downto 0)=>COUNT2(3 downto 0)); end BEHAVIORAL; RTL Synplify Synplify Pro LeonardoSpectru RTL RTL ISE XST RTL Step1. Sources in Project top top.sch Step2. Processes for Source: top Synthesize-XST View RTL Schematic Step3. ISE Xilinx ECS RTL Design
28 (3-21) To Luo 234 Instance Contents 7-28 Xilinx ECS
29 (3-21) To Luo RTL 7.5 ModelSim Step1. Testbench 7.3 TopWaveTest 7-30 top
30 (3-21) To Luo Step
31 (3-21) To Luo ModelSim
32 (3-21) To Luo ModelSim ps
33 (3-21) To Luo ModelSim ps
34 (3-21) To Luo ModelSim 7.6 Implement Design Floorplanner Step1. ISE FourBitsCounter Step2. Sources in Project top top.sch Step3. Processes for Source: top Implement Design
35 (3-21) To Luo Floorplanner Floorplanner PCB ISE Step1. Sources in Project top top.sch Step2. Processes for Source: top Implement Design Place & Route Step3. View/Edit Placed Design (Floorplanner) Xilinx Floorplanner Step4. / 1) View->Hierarchy Floorplanner
36 (3-21) To Luo 242 2) View->Zoom->To Selected 3) 4) Step5. File->Save / FPGA Step1. Project->New Source Sources in Project New Source Step2. Implementation Constraints File top_ucf Step3. top Step4. Step5. Sources in Project top_ucf.ucf 7-39 Xilinx PACE
37 (3-21) To Luo Xilinx PACE Step DesignObject List-I/O Pins Loc FPGA p p3 FPGA 3 Tools->Check Pin Assignment Close Xilinx PACE Step7. File->Save Processes for Source : top_ucf.ucf Edit Constraints(Text) NET " " LOC = "p ";
38 (3-21) To Luo EDIF EDIF PCB EDIF EDIF Electronic Data Interchange Format SystemGenerator DK VHDL EDIF Step1. -> ->Xilinx ISE6->Project Navigator ISE Step2. File->New Project EDIF Step3. Project Name Step4. Project Step
39 (3-21) To Luo EDIF Step6. EDIF ISE /ISEexamples/edif_flow/ Step7. EDIF V300 BG432 6 XCV300 BG VHDL EDIF Step1. Sources in Project mf.edn Step2. Processes for Current Source Implement Design, Translate Place & Route Step3. Processes for Current Source Implement Design View/Edit Routed Design(FPGA Editor) Step4. FPGA Editor mf.nce 7-42 ISE
40 (3-21) To Luo Step5. Floorplanner 7.8 Verilog HDL Verilog HDL VHDL Step1. Xilinx ISE6.1i Step2. File->New Project Step VHDL OK
41 (3-21) To Luo Verilog HDL Step Verilog 7-44 Verilog Step5. Verilog, Project->New Source Verilog Module full_adder
42 (3-21) To Luo 248 Step6. Verilog module full_adder(a,b,cin,s,cout); output s,cout; input a,b,cin; assign {cout,s}=a+b+cin; endmodule VHDL 7.9 FPGA PCB FPGA FPGA SpartanIIXC2S30TQ SpartanIIXC2S100TQ144-6 FATAL_ERROR:DeviceResourceModel:basnpdevice.c:620: bad nph file Process will terminate. To resolve this error, please consult the Answers Database and other online resources at If you need further assistance, please open a Webcase by clicking on the "WebCase" link at v100.nph ISE6.1 \virtex\data FPGA M0 M1 M Clk 50MHz Reset Stop UpDown LockSignal FPGA Counter<4:0> Reset Stop UpDown 50MHz FPGA 1Hz
43 (3-21) To Luo Step1. Step2. HDL SpartanIIXC2S30TQ144-6 Step3. VHDL library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity top is Port ( Clk: in std_logic; Reset:in std_logic; Stop:in std_logic; UpDown:in std_logic; Counter:out std_logic_vector(4 downto 0); LockSignal:out std_logic ); end top; architecture Behavioral of top is signal TempCounter: std_logic_vector(4 downto 0); signal ClkCounter: std_logic_vector(27 downto 0); signal DivClk:std_logic; begin process(clk)
44 (3-21) To Luo 250 begin if(clk'event and Clk='1') then if(clkcounter<=x"17d7840")then ClkCounter<=ClkCounter+'1'; else ClkCounter<=X" "; DivClk<=not DivClk; end if; end if; end process; process(divclk) begin if(divclk'event and DivClk='1') then if(reset='0')then TempCounter<="00000"; else if(stop='1')then -- if(updown='1')then TempCounter<=TempCounter+'1'; else TempCounter<=TempCounter-'1'; end if; end if; end if; end if; end process; Counter<=not TempCounter; LockSignal<=Clk; end Behavioral; Step4. NET "clk" LOC = "p88"; NET "counter<0>" LOC = "p94"; NET "counter<1>" LOC = "p93"; NET "counter<2>" LOC = "p87"; NET "counter<3>" LOC = "p86"; NET "counter<4>" LOC = "p85"; NET "locksignal" LOC = "p60"; NET "reset" LOC = "p42"; NET "stop" LOC = "p43"; NEt "updown" LOC="p44"; Step Processes for Source : top-behavioral Configure Device(iMPACT)
45 (3-21) To Luo Configure Device(iMPACT) Step
46 (3-21) To Luo Step2. Step3. bit Step JtagClk ISE ISE4.X Processes for Source : top-behavioral Generate Programming File Properties 7-49 bit FPGA JTAG Clock bit PROM CCLK ISE 7-48
47 (3-21) To Luo Step5. JTAG XC2S30 top.bit Proram Step Verify FPGA PROM OK
48 (3-21) To Luo Step FPGA 7-52
49 (3-21) To Luo Xilinx ISE6.1i VHDL EDIF Verilog HDL
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B 6 A A N A S A +V B B B +V 2 V A A B B 3 C Vcc FT7 B B 1 C 1 V cc C 2 B 2 G G B 3 C 3V cc C B ND ND GND V A A B B C 1 C 3 C 2 C V cc V cc V 220Ωx B 1 B 2 B 3 B GND GND A B A B 1 1 0 0 0 2 0 1 0 0 3 0
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