Microsoft PowerPoint - EDA-理论3 [兼容模式]

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宛亶蔡
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1 3 更复杂电路的 VHDL 描述 3.1 计数器的 VHDL 描述时序电路中, 一般计数器的输入 / 输出信号包括 : n Q CLK Entity 电路设计? Architecture -1- 西安电子科技大学国家级精品课程数字电路与系统设计

2 例 1 : 4 位二进制加法计数器 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER range 15 downto 0 ) ; END ENTITY CNT4 ; ARCHITECTURE bhv OF CNT4 IS PROCESS (CLK) IF CLK'EVENT AND CLK = '1' THEN Q <= Q +? 1 ; END PROCESS ; END bhv; CLK 注意注意 :(1) Q 的端口模式为 BUFFER; (2) Q 的数据类型为 INTEGER Q n

3 例 1 : 4 位二进制加法计数器注意表面上,BUFFER 具有双向端口 INOUT 的功能, 但实际上其输入功能是不完整的, 它只能将自己输出的信号再反馈回来, 并不含有 IN 的功能表达式 Q <= Q + 1 的右项与左项并非处于相同的时刻内, 对于时序电路, 除了传输延时外, 前者的结果出现于当前时钟周期 ; 后者, 即左项要获得当前的 Q + 1, 需等待下一个时钟周期 -3- 西安电子科技大学国家级精品课程数字电路与系统设计

4 例 1 : 4 位二进制加法计数器 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER range 15 downto 0 ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS PROCESS (CLK) IF CLK'EVENT AND CLK = '1' THEN Q <= Q + 1 ; -- 如何理解? END PROCESS ; END ARCHITECTURE bhv; 注意注意 : 在使用整数时,VHDL 综合器要求必须使用 Range 限定范围, 否则无法综合

5 整数 (Integer) 类型 VHDL 中规定, 算术操作符 + - 的数据类型 ( 除特殊说明, 如重载函数 ) 只能是整形 INTEGER VHDL 中整数常量的书写方式 : 1 十进制整数 35 十进制整数 10E3 十进制整数 16#D9# 十六进制整数 8#562# 八进制整数 2# # 二进制整数整数的表达不加引号, 而逻辑位的数据必须加引号, 如西安电子科技大学国家级精品课程数字电路与系统设计

6 计数器设计的其他表述方法 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; -- 运算符重载 ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); PROCESS (CLK) IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ; END PROCESS ; Q <= Q1 ; END ARCHITECTURE bhv; -- + 运算符重载西安电子科技大学国家级精品课程数字电路与系统设计注意, 信号端口模式和数据类型的改变!

7 -7- LIBRARY IEEE ; 3.2 计数器设计的其他表述方法 USE IEEE.STD_LOGIC_1164.ALL EDA 软件综合结果 ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; -- 运算符重载 ENTITY CNT4 IS 锁存 PORT ( CLK : IN 时钟 STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); PROCESS (CLK) IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ; END PROCESS ; Q <= Q1 ; END ARCHITECTURE bhv; 组合电路加 1 逻辑 -- + 运算符重载 4 位二进制锁存器输出反馈西安电子科技大学国家级精品课程数字电路与系统设计 1 2 3

-8-3.2 计数器设计的其他表述方法 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.

8 计数器设计的其他表述方法 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; -- 运算符重载 ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ENTITY CNT4; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); PROCESS (CLK) IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ; END PROCESS ; Q <= Q1 ; END ARCHITECTURE bhv; -- + 运算符重载西安电子科技大学国家级精品课程数字电路与系统设计位二进制计数器时序波形仿真结果 3

9 3.3 不同工作方式的时序电路设计例 3.3.1: 设计一个异步清零有使能输入的十进制计数器 clk rst en qcnt[3..0] co library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY cntm10 IS -- 实体声明 PORT( clk, rst, en : IN std_logic; -- 时钟清零使能信号 co : OUT std_logic; -- 进位输出 qcnt : buffer std_logic_vector(3 downto 0)); END ENTITY cntm10; -9- 西安电子科技大学国家级精品课程数字电路与系统设计

4 位二进制 ARCHITECTURE behave OF cntm10 组合电路 IS 锁存器加 1 逻辑 PROCESS (clk,rst) VARIABLE cqi :STD_LOGIC_VECTOR(3 DOWNTO 0); 4 位比数据选较器择器 IF(rst= 1 ) THEN cqi :=(others=> 0 ); -- 计数器复位 ( 高有效 ) ELSIF (clk

10 4 位二进制 ARCHITECTURE behave OF cntm10 组合电路 IS 锁存器加 1 逻辑 PROCESS (clk,rst) VARIABLE cqi :STD_LOGIC_VECTOR(3 DOWNTO 0); 4 位比数据选较器择器 IF(rst= 1 ) THEN cqi :=(others=> 0 ); -- 计数器复位 ( 高有效 ) ELSIF (clk EVENT AND clk = 1 ) THEN -- 检测时钟上升沿 IF (en= 1 ) THEN -- 检测是否允许计数 ( 不完全条件语句 ) IF cqi < 9 THEN cqi :=cqi+1; -- 允许计数, 且计数 <9 ELSE cqi := (others=> 0 ); -- 计数状态 =9, 下一状态清零 EDA 软件综合结果 IF cqi = 9 THEN co <= 1 ; -- 计数状态 =9, 输出进位信号 ELSE co <= 0 ; qcnt <= cqi; -- 将计数值输出到端口 END PROCESS; END behave; -- 结构体描述

ARCHITECTURE behave OF cntm10 IS PROCESS (clk,rst) VARIABLE cqi :STD_LOGIC_VECTOR(3 DOWNTO 0); IF(rst= 1 ) THEN cqi :=(others=> 0 ); -- 计数器复位 ( 高有效 ) ELSIF (clk EVENT AND clk = 1 ) THEN -- 检测时钟上升沿 IF

11 ARCHITECTURE behave OF cntm10 IS PROCESS (clk,rst) VARIABLE cqi :STD_LOGIC_VECTOR(3 DOWNTO 0); IF(rst= 1 ) THEN cqi :=(others=> 0 ); -- 计数器复位 ( 高有效 ) ELSIF (clk EVENT AND clk = 1 ) THEN -- 检测时钟上升沿 IF (en= 1 ) THEN -- 检测是否允许计数 ( 不完全条件语句 ) IF cqi < 9 THEN cqi :=cqi+1; -- 允许计数, 且计数 <9 ELSE cqi := (others=> 0 ); 10 进制计数器时序波形仿真结果 -- 计数状态 =9, 下一状态清零 IF cqi = 9 THEN co <= 1 ; -- 计数状态 =9, 输出进位信号 ELSE co <= 0 ; qcnt <= cqi; -- 将计数值输出到端口 END PROCESS; END behave; -- 结构体描述

12 相关语法说明 (1) 变量 VARIABLE cqi : STD_LOGIC_VECTOR(3 DOWNTO 0) ; (2) 省略赋值操作符 (OTHERS=>X) SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0);... d1 <= (OTHERS=> 0 ); a1 := (OTHERS=> 0 ) ; --( 所有位均赋值为 0 ) 在集合体中, 只能放到最后, 如 d1 <= (2=> 1, OTHERS=> 0 ); -12- 西安电子科技大学国家级精品课程数字电路与系统设计

13 3.3 不同工作方式的时序电路设计例 3.3.2: 设计一个带有并行输入置数, 串行输出的移位寄存器 -13- library ieee; use ieee.std_logic_1164.all; ENTITY shifter IS -- 实体声明 PORT( clk, load : IN std_logic; din : IN std_logic_vector(7 downto 0); qb : OUT std_logic); END ENTITY shifter; 西安电子科技大学国家级精品课程数字电路与系统设计

14 ARCHITECTURE behave OF shifter IS -- 结构体描述 PROCESS (clk,load) VARIABLE reg8 : std_logic_vector(7 downto 0); IF clk'event AND clk = '1' THEN IF load= 1 THEN reg8 :=din; 移位寄存器时序波形仿真结果 -- 由 (LOAD='1') 装载新数据 ELSE -- load= 0, 移位操作 reg8(6 downto 0) :=reg8 (7 downto 1); qb <= reg8(0) ; -- 串行输出最低位 END PROCESS; END ARCHITECTURE behave;

15 3.4 1 位二进制全加器的 VHDL 描述 1 位二进制半加器 1 位二进制全加器引脚图位二进制全加器实现原理图西安电子科技大学国家级精品课程数字电路与系统设计

16 3.4 1 位二进制全加器的 VHDL 描述半加器的 VHDL 描述半加器其真值表 a b so co a b 半加器电路图 co~0 so~0 co so so=? co=? -16- 西安电子科技大学国家级精品课程数字电路与系统设计

17 3.4.1 半加器的 VHDL 描述 -- 半加器描述 (1): 布尔方程描述方法 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS -- 实体声明 PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is so <= a XOR b ; co <= a AND b ; END ARCHITECTURE fh1; a b co~0 so~0 co so

18 -- 半加器描述 (2): 真值表描述方法 (1) -- 这里省略库和实体声明部分 ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; abc <= a & b ; --a 相并 b, 即 a 与 b 并置操作 PROCESS (abc) CASE abc IS -- 类似于真值表的 CASE 语句 WHEN "00" => so<='0'; co<='0' ; WHEN "01" => so<='1'; co<='0' ; WHEN "10" => so<='1'; co<='0' ; WHEN "11" => so<='0'; co<='1' ; WHEN OTHERS => NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; a b co~0 so~0 co so

19 VHDL 描述中的基本结构与语法 : VHDL 运算符 &: 连接运算符 & 连接, 将两个对象或矢量连接成维数更大的矢量, 它可给代码书写带来方便例如, 为表达 a= 1 and b= 0 and c= 1 概念, 可定义一个变量 : vabc=a&b&c; 则可用 vabc= 101 表达上述内容

20 -- 半加器描述 (3): 真值表描述方法 (2) -- 这里省略库和实体声明部分 ARCHITECTURE fh1 OF h_adder IS SIGNAL abc, cso : std_logic_vector(1 downto 0) ; abc <= a & b; co <= cso(1) ; so <= cso(0); PROCESS (abc) CASE abc IS WHEN 00 => cso <= 00 ; WHEN 01 => cso <= 01 ; WHEN 10 => cso <= 01 ; WHEN 11 => cso <= 10 ; WHEN OTHERS => null ; -- 或 00 END CASE; END PROCESS; END fh1; a b co~0 so~0 co so

21 3.4.2 或门逻辑的 VHDL 描述 -- 或门逻辑描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b : IN STD_LOGIC; c:out STD_LOGIC ); END ENTITY or2a; ARCHITECTURE one OF or2a IS c<=aorb; END ARCHITECTURE one ; -- 库函数包调用 -- 实体声明 -- 结构体描述 -21- 西安电子科技大学国家级精品课程数字电路与系统设计

22 位二进制全加器的 VHDL 描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS -- 实体 f_adder 描述 PORT (ain,bin,cin: IN STD_LOGIC; cout,sum:out STD_LOGIC); END f_adder; ARCHITECTURE fd1 OF f_adder IS -- 结构体描述 COMPONENT h_adder IS -- 半加器元件调用声明 PORT (a,b: IN STD_LOGIC; co,so: OUT_LOGIC); END COMPONENT;

23 COMPONENT or2a IS PORT (a,b: IN STD_LOGIC; c: OUT_LOGIC); END COMPONENT; SIGNAL d,e,f: STD_LOGIC; -- 定义 3 个信号作为内部的连接线 U1:h_adder PORT MAP(a=>ain, b=>bin, co=>d, so=>e); U2:h_adder PORT MAP(a=>e, b=>cin, co=>f, so=>sum); U3:or2a PORT MAP(a=>d, b=>f, c=>cout); -- 元件例化 END ARCHITECTURE fd1;

24 VHDL 描述中的基本结构与语法 : (1) CASE 语句 CASE < 表达式 >IS When < 选择值或标识符 >=>< 顺序语句 >;... ; < 顺序语句 > ; When < 选择值或标识符 >=>< 顺序语句 >;... ; < 顺序语句 > ;... WHEN OTHERS => < 顺序语句 >; END CASE ;

25 (2) 标准逻辑矢量数据类型 STD_LOGIC_VECTOR STD_LOGIC 在使用 STD_LOGIC_VECTOR 中, 必须注明其数组宽度, 即位宽, 如 : B : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ; SIGNAL A :STD_LOGIC_VECTOR (1 TO 4) ; B<=" " ; -- B(7) 为 '0' B(4 DOWNTO 1) <= 0001" ; -- B(4) 为 0' B(7 DOWNTO 4) <= A ; -- B(6) 等于 A(2)

26 (3) 并置 ( 连接 ) 操作符 SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;... a <= '1' '0' d(1) '1' ; -- 元素与元素并置, 并置后的数组长度为 4... IF a d = "101011" THEN 在 IF 条件句中可以使用并置符

27 (4) 元件声明及例化语句 COMPONENT 元件名 IS PORT ( 端口名表 ) ; END COMPONENT 元件名 ; COMPONENT h_adder IS PORT ( c,d : IN STD_LOGIC; e,f : OUT STD_LOGIC); END COMPONENT; 例化名 : 元件名 PORT MAP( [ 端口名 =>] 连接端口名,...); U1:h_adder PORT MAP(a=>ain, b=>bin, co=>d, so=>e);

28 习题 (Ex-5) 给出 1 位全减器的 VHDL 描述要求 : (1) 首先设计 1 位半减器, 然后用例化语句将它们连接起来, 图中 h_suber 是半减器,diff 是输出差,s_out 是借位输出, sub_in 是借位输入 (2) 以 1 位全减器为基本硬件, 构成串行借位的 4 位减法器, 要求用例化语句来完成此项设计 ( 减法运算是 x y-sun_in = diffr) -28- 西安电子科技大学国家级精品课程数字电路与系统设计

29 习题 (Ex-6) 设计含有异步清零和计数使能的 4 位二进制加减可控计数器要求 :(1) 写出设计框图流程和方法 ; (2) 利用 VHDL 设计实现程序 ; (3) 进行波形仿真验证 ; (4) 完成设计实验报告 -29- 西安电子科技大学国家级精品课程数字电路与系统设计

IC芯片自主创新设计实验

IC芯片自主创新设计实验 IC 芯片自主创新设计实验设计报告设计题目 : 格雷码计数器芯片设计设计学生 : 吴东生 ( 集成电路 ) 景国新 ( 固体电子 ) 林道明 ( 集成电路 ) 连维重 ( 集成电路 ) 施望 ( 集成电路 ) 刘锦秀 ( 集成电路 ) 刘中伟 ( 集成电路 ) 李梦宁 ( 集成电路 ) 指导教师 : 阮爱武杜涛指导单位 : 电子设计自动化技术课程组一格雷码计数器芯片设计概述功能描述