第一章.doc
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- 庚峨陨 洪
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5 EDA
6 C Pascal Fortran C Reed-Solomen / Reed-Solomen / C C C C C Verilog HDL VHDL HDL C HDL 1) 2) 3) 4) 5) 6) 7) C Verilog HDL C Verilog HDL C Verilog HDL C C Verilog C PLI Verilog-XL C C Verilog HDL C 5
7 Verilog Verilog C C Verilog C Verilog C Verilog C C Verilog C C C C Verilog Verilog C Verilog C Verilog C Verilog C C Verilog C Verilog C Verilog Verilog Verilog C C Verilog C Verilog Verilog C Verilog RTL Verilog C 6
8 C Verilog C Verilog sub-function module, function, task if-then-else if-then-else Case Case {,} begin, end For For While While Break Disable Define Define Int Int Printf monitor, display,strobe C Verilog C Verilog * * / / % %!! && && > > < < >= >= <= <= == ==!=!= ~ ~ & & ^ ^ ~^ ~^ >> >> << <<?:?: if-else C Verilog C Verilog C Verilog 7
9
10 Verilog HDL
11 Verilog HDL s
12 Verilog HDL
13 Verilog HDL VHDL Verilog VITAL
14 Verilog HDL
15 Verilog HDL
16 Verilog HDL
17 Verilog HDL
18
19
20 module block (a,b,c,d); input a,b; output c,d; assign c= a b ; assign d= a & b; endmodule a b c d 19
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24 Module Test; wire W; Top T ( ); emdmodule module Top; wire W Block B1 ( ); Block B2 ( ); endmodule Annote Test T module Block; Parameter P = 0; endmodule module Annotate; defparam Test.T.B1.P = 2, Test.T.B2.P = 3; B1 Block endmodule Top B2 Block 23
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32 ! ~ * / % + - << >> < <= > >= = =!= = = =!= = & ^ ^~ &&? 31
33 b D Q CLK D CLK Q a clk c
34 D CLK Q a b c clk
35
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37 If (a>b) out1 <=int1; else out1 <=int2;
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40 case 0 1 x z x casez 0 1 x z x casex 0 1 x z x z z z
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60 File1.v File2.v File1.v `include File2.v A B B A (a) (b) (c)
61
62 file1.v file2.v file3.v `include file2.v... `include file3.v.. `include file3.v `include file2.v
63
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65
66 assign module ; ~ & input output inputs outputs endmodule A, B, C, D AOI ( A, B, C, D, F ) F F =((A B) (C D)) 65
67 W4 A Sum W1 W5 B FullAdder W3 Cin W2 Count MUX2 M (SEL, A, B, F) reg A, B, SEL; wire F; $monitor (SEL, A,B,,F) ; SEL=0; A=0; B=0; #10 A=1; #10 SEL=1; #10 B=1; 66
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72 input FF1 FF2 FF3 output Clock
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77 75
78 76
79 77 1) 2) clr d q clk clr d q clk clr d q clk q0 d0 clr d q clk d3 d2 q2 q3 q1 d1 clrb clk f4 f3 f2 f1
80 78
81 79
82 80
83 81
84 82 DATA[7:0] RST ENA CLK R[7:0] REGISTER ALU_OUT[7:0] LOAD_ACC CLOCK RESET ACCUM[7:0]
85 83 DATA ACCUM CLOCK OPCODE ZERO ALU_OUT RISC_ALU DATA[7:0] ACCUM[7:0] ZERO ALU_OUT[7:0] ALU_CLOCK OPCODE[2:0]
86 84 DATACTRL ALU_OUT[7:0] FETCH MEM_RD CLK2 DATA[7:0] ALU_OUT[7:0] FETCH MEM_RD CLK2 ADDR[4:0] ADDR[4:0] READ MEM_RD WRITE MEM_WR DATA[7:0] DATA[7:0] MEM RAM
87 85 DATA[7:0] RST ENA CLK R[7:0] REGISTER DATA[7:0] LOAD_IR CLOCK RESET OPCODE[2:0] IR_ADDR[4:0]
88 86 ZERO OPCODE[2:0] CLK CLK2 FETCH RESET CONTROL MEM_RD MEM_WR HALT LOAD_IR LOAD_ACC LOAD_PC INC_PC MEM_RD MEM_WR HALT LOAD_IR LOAD_ACC LOAD_PC INC_PC ZERO OPCODE[2:0] CLK CLK2 FETCH RESET
89 87
90 88 COUNTER DATA[4:0] LOAD CLK RST CNT[4:0] PC_ADDR[4:0] IR_ADDR[4:0] LOAD_PC INC_PC RESET
91 89 ADDRMUX PC_ADDR[4:0] IR_ADDR[4:0] FETCH ADDR[4:0] PC_ADDR[4:0] IR_ADDR[4:0] FETCH ADDR[4:0] ALU_CLK CLK CLK2 FETCH CLKGEN ALU_CLOCK CLOCK CLK2 FETCH
92 90 clk clk2 fetch alu_clk
93 91
94 92
95 93
96 Xi Yi Ci-1 Si Ci Xi Yi Si Ci-1 Ci Ci = Xi Yi + Yi Ci-1 + Xi Ci-1 Si = Xi Ci + Yi Ci + Ci-1 Ci + Xi Yi Ci-1 Si Ci XiYi Ci Ci-1 + Gi Gi XiYi Carry-Look-Ahead-Adder 94
97 Y 0 X 0 Y 1 X 1 Y 2 X 2 Y 3 X 3 S0 S1 S2 S3 AP 02 G 0 CB 02 A 1 BP 1 G 1 AC 10 B 0 P 2 G 2 C 2 P 3 CG 23 C -1 C -1 S 2 S 1 0 S 0 P* G* 5.1 P* G* Y 0~3 X 0~3 Y4~7 X4~7 Y 8~11 X 8~11 Y 12~15 X 12~15 S0~3 S4~7 S8~11 S12~15 P* 0 G* 0 C* 0 P* 1 G* 1 C* 1 P* 2 G* 2 C* 2 P* 3 G* 3 C -1 0 P** G** pipe line module add_4( X, Y, sum, C); input [3 : 0] X, Y; output [3: 0] sum; output C; assign {C, Sum } = X + Y; 95
98 endmodule 16 module add_16( X, Y, sum, C); input [15 : 0] X, Y; output [15 : 0] sum; output C; assign {C, Sum } = X + Y; endmodule X : X n-1 X 1 X 0 Y : Y n-1y 1 Y 0 X Y Z 2n Y i X P i : 0 YiXj P i.j = Y i X j X Y 96
99 : X 3 X 2 X 1 X 0 ) : Y 3 Y 2 Y 1 Y 0 Y 0 X 3 Y 0 X 2 Y 0 X 1 Y 0 X 0 Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 0 Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 0 Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 X 0 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 Z MU 5.4 MU 5.3 MU MU =33 Y 0 X 3 0 Y 0 X 2 0 Y 0 X 1 0 Y 0 X 0 0 M U M U M U M U 0 Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 0 M U M U M U M U 0 Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 0 M U M U M U M U 0 Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 X 0 M U M U M U M U 0 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 Z
100 Yi Xj Sk Pij C 0 A C0 B Ci C I S Sk MU Y 0 X 3 Y 0 X 2 Y 0 X 1 Y 0 X 0 Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 0 M U M U M U 0 Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 0 M U M U M U Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 X 0 M U M U M U A 2 B 2 A 1 B 1 A 0 B 0 C 2 C -1 0 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 Z Carry-Save Multiplier =
101 module mult_4( X, Y, Product); input [3 : 0] X, Y; output [7 : 0] Product; assign Product = X * Y; endmodule 8 module mult_8( X, Y, Product); input [7 : 0] X, Y; output [15 : 0] Product; assign Product = X * Y; endmodule 99
102 Verilog HDL module compare_n ( X, Y, XGY, XSY, XEY); input [width-1:0] X, Y; output XGY, XSY, XEY; reg XGY, XSY, XEY; parameter width = 8; ( X or Y ) begin if ( X = = Y ) XEY = 1; else XEY = 0; if (X > Y) XGY = 1; else XGY = 0; // X Y // X Y 1 // X Y 1 if (X < Y) XSY = 1; // X Y 1 else XSY = 0; end endmodule 100
103 101
104 102
105 103
106 104 Sn+1 Cn+1 C-1 Pn+1 Gn+1 an+1 bn+1 Cout (a) n
107 an+1 bn+1 c-1 Pn+1 Gn+1 C -1 Cn+2 Cn+2 C -1 Cn+2 Cn+2 Sn
108 106
109
110 ` 6.1
111 63 109
112
113
114 112
115 113 CLOCK
116 114 Idle Start Stop Clear A/G=0!A A/F=1!Reset /F=0 G=0!Reset /F=0 G=0!Reset!A/F=0 G=1!Reset /F=0 G=0
117 115
118 116
119 117
120 118
121 119
122 120
123 121
124 122
125 123
126 124
127 125
128 126
129 127
130 128
131 129
132 130
133 131
134 132
135 133 1) 2)
136 1) 2) 3) 4) 5) 6) 7) 8) PLI 134
137 135
138 136 q1 q2 q3 d clk
139 137 q3 d clk
140 138
141 139
142 140
143 141
144 142
145 143
146 144
147 145
148 146
149 147
150 148
151 149
152 150
153 151 1.
154 152
155 153
156 154
157 155
158 156
159 157
160 158
161 159
162 160
163 161
164 162
165 163
166 164
167 165
168 166
169 167
170 168
171 169
172 170
173 171
174 172 CLK CLK1 CLKGE N ALU_CLK FETCH CLK CLK1 ALU_CLK FETCH RESET RESET
175 173 clk clk1 clk2 clk4 fetch alu_clk
176 174
177 175 clk_gen clk1clk2clk4fetchalu_clk DATA[7:0] RST ENA CLK1 opc_iraddrs[15:0] REGISTER DATA[7:0] LOAD_IR CLK1 RESET OPCODE[2:0] IR_ADDR[12:0]
178 176 DATA[7:0] RST ENA CLK1 ACCUM[7:0] ALU_OUT[7:0] LOAD_ACC CLK1 RST ACCUM[7:0]
179 177 DATA[7:0] ACCUM[7:0] ALU_CLOCK OPCODE[2:0] ZERO ALU_OUT[7:0] ALU DATA[7:0] ACCUM[7:0] ZERO ALU_OUT[7:0] ALU_CLOCK OPCODE[2:0]
180 ALU_OUT[7:0] DATACTL_ENA IN[7:0] DATA_ENA DATACTL DATA[7:0] DATA[7:0] PC_ADDR[12 : 0] PC_ADDR[12 : 0] ADDR ADDR[12 : 0] ADDR[12 : 0] IR_ADDR[12 : 0] IR_ADDR[12 : 0] FETCH FETCH 178
181 179 COUNTER IR_ADDR[12 : 0] LOAD CLOCK RST PC_ADDR[12 : 0] PC_ADDR[12 : 0] IR_ADDR[12 : 0] LOAD_PC INC_PC RESET
182 180
183 181 CLK1 OPCODE[2:0] INT_FLAG ENA ENA FETCH RST machinectl CLK1 ZERO ZERO FETCH RST OPCODE[2:0] INT_FLAG INC_PC LOAD_ACC LOAD_PC RD WR LOAD_IR HALT DATACTL_ENA INC_PC LOAD_ACC LOAD_PC MEM_RD MEM_WR LOAD_IR HALT DATACTL_ENA MACHINE
184 182
185 183
186 184
187 185
188 186
189 187
190
191 189 RISC_CPU CLK DATA<7..0> RST HALT RSC RD WR ADDR<12..0> addr<9..0> data<7..0> read ram ena addr<12..0> read rom ena addr<12..0> HALT RD WR ADDR<12..0> ram_sel rom_sel addr_decode write data<7..0> RST DATA<7..0> ADDR<9..0> CLK
192 190
193 191
194 192
195 193
196 194
197 // //address statement 111_00000 // 00 BEGIN: JMP TST_JMP 0011_ _00000 // 02 HLT //JMP did not work at all 0000_ _00000 // 04 HLT //JMP did not load PC, it skipped 0000_ _11000 // 06 JMP_OK: LDA DATA_1 0000_ _00000 // 08 SKZ 0000_ _00000 // 0a HLT //SKZ or LDA did not work 0000_ _11000 // 0c LDA DATA_2 0000_ _00000 // 0e SKZ 0000_ _00000 // 10 JMP SKZ_OK 0001_ _00000 // 12 HLT //SKZ or LDA did not work 0000_ _11000 // 14 SKZ_OK: STO TEMP //store non-zero value in TEMP 0000_ _11000 // 16 LDA DATA_1 0000_ _11000 // 18 STO TEMP //store zero value in TEMP 0000_ _11000 // 1a LDA TEMP 0000_ _00000 // 1c SKZ //check to see if STO worked 0000_ _00000 // 1e HLT //STO did not work 0000_ _11000 // 20 XOR DATA_2 0000_ _00000 // 22 SKZ //check to see if XOR worked 0000_ _00000 // 24 JMP XOR_OK 0010_ _00000 // 26 HLT //XOR did not work at all 0000_ _11000 // 28 XOR_OK: XOR DATA_2 0000_ _00000 // 2a SKZ 0000_ _00000 // 2c HLT //XOR did not switch all bits 0000_ _00000 // 2e END: HLT //CONGRATULATIONS - TEST1 PASSED! 0000_ _00000 // 30 JMP BEGIN //run test again 195
198 111_00000 // 3c TST_JMP: JMP JMP_OK 0000_ _00000 // 3e HLT //JMP is broken // /***************************************************************************************** ** test1.pro ****************************************************************************************** ***/ // //address statement at RAM // 1800 DATA_1: //constant 00(hex) // 1801 DATA_2: //constant FF(hex) // 1802 TEMP: //variable - starts with AA(hex) // /****************************************************************************** *****************************************************************************/ // _11000 // 00 BEGIN: LDA DATA_2 0000_ _11000 // 02 AND DATA_3 0000_ _11000 // 04 XOR DATA_2 0000_ _00000 // 06 SKZ 0000_ _00000 // 08 HLT //AND doesn't work 0000_ _11000 // 0a ADD DATA_1 0000_ _00000 // 0c SKZ 0000_ _00000 // 0e JMP ADD_OK 0001_ _00000 // 10 HLT //ADD doesn't work 0000_ _11000 // 12 ADD_OK: XOR DATA_3 0000_ _11000 // 14 ADD DATA_1 //FF plus 1 makes _ _11000 // 16 STO TEMP 0000_ _11000 // 18 LDA DATA_1 0000_
199 010_11000 // 1a ADD TEMP //-1 plus 1 should make zero 0000_ _00000 // 1c SKZ 0000_ _00000 // 1e HLT //ADD Doesn't work 0000_ _00000 // 20 END: HLT //CONGRATULATIONS - TEST2 PASSED! 0000_ _00000 // 22 JMP BEGIN //run test again 0000_0000 // /***************************************************************************************** ** test2.pro ****************************************************************************************** ***/ // // 1800 DATA_1: //constant 1(hex) // 1801 DATA_2: //constant AA(hex) // 1802 DATA_3: //constant FF(hex) // 1803 TEMP: // // _11000 // 00 LOOP: LDA FN2 //load value in FN2 into accum 0000_ _11000 // 02 STO TEMP //store accumulator in TEMP 0000_ _11000 // 04 ADD FN1 //add value in FN1 to accumulator 0000_ _11000 // 06 STO FN2 //store result in FN2 0000_ _11000 // 08 LDA TEMP //load TEMP into the accumulator 0000_ _11000 // 0a STO FN1 //store accumulator in FN1 0000_ _11000 // 0c XOR LIMIT //compare accumulator to LIMIT 0000_ _00000 // 0e SKZ //if accum = 0, skip to DONE 0000_ _00000 // 10 JMP LOOP //jump to address of LOOP 0000_ _00000 // 12 DONE: HLT //end of program 197
200 0000_0000 // /***************************************************************************************** ** test3.pro ****************************************************************************************** ***/ // // 1800 FN1: //data storage for 1st Fib. No // 1801 FN2: //data storage for 2nd Fib. No // 1802 TEMP: //temproray data storage // 1803 LIMIT: //max value to calculate 144(dec) //
201 199
202 200 1P 5P 6P 7P 8P DATA<7..0> CLK RST 12P 11P RD WR HALT ADDR<12..0> DATA<7..0>\I RD\I WR\I HALT\I ADDR<12..0>\I RSC RISC_CPU RSC
203 201
204 202
205 203
206 204
207 205
208 206
209 207
210 208
211 209
212 210
213 211
214 212 DATA<7..0> ALU_OUT<7..0> ACCUM<7..0> zero alu_clk alu opcode<2..0> data<7..0> opc_iraddr<15..0> ena rst register clk1 data<7..0> accum<7..0> ena accum rst clk1 CLK1 INC_PC ZERO LOAD_ACC FETCH LOAD_PC RST CONTROL RD WR OPCODE<2..0> LOAD_IR HALT DATACTL_ENA In<7..0> data<7..0> datactl data_ena fetch addr<12..0> ir_addr<12..0> adr pc_addr<12..0> ir_addr<12..0> pc_addr<12..0> load clock counter rst clk1fetch clk alu_clk clk_gen DATA<7..0>\I RST\I CLK\I OPCODE<2..> IR_ADDR<12..0> ALU_OUT<7..0> ACCUM<7..0> ZERO OPCODE<2..0> DATA_ENA PC_ADDR<12..0> ADDR<12..0> DATA<7..0>\I HALT\I LOAD_IR IR_ADDR<2..0> WR\I RD\I LOAD_ACC INC_PC LOAD_PC 81 RISC CPU
215 213
216 213
217 214
218 215 S C D R CONVST S C D R S C D R S C D R
219 216
220 217
221 218
222 Verilog HDL
223 220
224 221 tdata_hold_cts;
225 222
226 223
227 224
228 225
229 226
230 227
231 228
232 229
233 230
234 231
235 232
236 233
237 234
238 235
239 236
240 237
241 238
242 *****************************************************************************/ 239
243 240
244 241
245 242
246 243
247 244
248 245
249 246
250 247
251 248
252 249
253 250
254 251
255 252
256 253
257 254
258 255
259 256
260 257
261 258
262 259
263 260
264 261
265 262
266 263
267 264
268 265
269 266
270
271
272
273
274
275
276
277
278
279
280
281
282
283
284
285
286
287
288
289
290
291
292
293
294
295
296 AD AD AD RAM Verilog HDL 8 RAM 8 RAM 11 A/D RAM 292
297 293
298 294
299 295
300 296
301 297
302 XXXXX XXXXXX Synplify Altera FLEX10K FPGA FPGA edf MAX+PLUS II ver. 9.3 edf vo alt_max2.vo. Altera FPGA con1.vo alt_max2.vo con1.v FPGA 298
303 299
304 300
305 301
306 302
307 303
308 304
309 305
310 306
311 307
312 308
313 309
314 310
315 311
316 312
317 313
318 314
319 SRAM SRAM SRAM FIFO FIFO FIFO SRAM FIFO SRAM FIFO SRAM FIFO fifo_rp fifo_wp fifo_rp fifo_rp fifo_wp fifo_wp fifo_rp fifo_wp FIFO fifo_rp fifo_wp FIFO fifo_rp fifo_wp nempty nfull FIFO 292
320 nfull nempty FIFO FIFO SRAM SRAM SRAM WR WR WR SRAM RD RD RD FIFO FIFO SRAM 3FIFO testbench FIFO FIFO FIFO FIFO task FIFO `define FIFO_SIZE 8 `include sram.v `timescale 1ns/1ns //, sram.v module t; reg [7:0] in_data; //FIFO reg fiford,fifowr; //FIFO wire[7:0] out_data; 293
321 wire nfull, nempty; //FIFO reg clk,rst; wire[7:0] sram_data; //SRAM wire[10:0] address; //SRAM wire rd,wr; //SRAM reg [7:0] integer index; data_buf[`fifo_size:0]; // // data_buf // initial clk=0; always #25 clk=~clk; // initial begin fiford=1; fifowr=1; rst=1; #40 rst=0; #42 rst=1; if (nempty) $display($time,"error: FIFO be empty, nempty should be low.\n"); // FIFO index = 0; repeat(`fifo_size) begin end data_buf[index]=$random; write_fifo(data_buf[index]); index = index + 1; if (nfull) $display($time,"error: FIFO full, nfull should be low.\n"); repeat(2) write_fifo($random); #200 // FIFO index=0; read_fifo_compare(data_buf[index]); if (~nfull) $display($time,"error: FIFO not full, nfull should be high.\n"); repeat(`fifo_size-1) begin 294
322 end index = index + 1; read_fifo_compare(data_buf[index]); if (nempty) $display($time,"error: FIFO be empty, nempty should be low.\n"); repeat(2) read_fifo_compare(8'bx); reset_fifo; // FIFO repeat(`fifo_size*2) begin data_buf[0] = $random; end write_fifo(data_buf[0]); read_fifo_compare(data_buf[0]); // reset_fifo; read_fifo_compare(8'bx); write_fifo(data_buf[0]); read_fifo_compare(data_buf[0]); end $stop; fifo_interface ); fifo_interface(.in_data(in_data),.out_data(out_data),.fiford(fiford),.fifowr(fifowr),.nfull(nfull),.nempty(nempty),.address(address),.sram_data(sram_data),.rd(rd),.wr(wr),.clk(clk),.rst(rst) sram m1(.address(address),.data(sram_data),.srg(rd),.sre(1'b0),.srw(wr)); //SRAM //SRAM, //SRAM task write_fifo; input [7:0] data; 295
323 begin end in_data=data; #50 fifowr=0; //SRAM #200 fifowr=1; #50; endtask task read_fifo_compare; input [7:0] data; begin #50 fiford=0; //SRAM #200 fiford=1; if (out_data!= data) $display($time,"error: Data retrieved (%h) not match the one stored (%h). \n", out_data, data); #50; end endtask task reset_fifo; begin #40 rst=0; end #40 rst=1; endtask endmodule 4) FIFO FIFO `define SRAM_SIZE 8 // FIFO,SRAM 8Byte `timescale 1ns/1ns module fifo_interface( in_data, out_data, fiford, fifowr, nfull, // //, //FIFO //FIFO 296
324 nempty, address, //SRAM sram_data, //SRAM rd, wr, //SRAM //SRAM clk, rst); // // // input fiford, fifowr, clk, rst; // input[7:0] output[7:0] in_data; out_data; reg[7:0] in_data_buf, // out_data_buf; // // output reg nfull, nempty; nfull, nempty; // SRAM output rd, wr; //SRAM inout[7:0] sram_data; // SRAM output[10:0] reg[10:0] address; address; //Internal Register reg[10:0] fifo_wp, //FIFO fifo_rp; //FIFO reg[10:0] fifo_wp_next, //fifo_wp fifo_rp_next; //fifo_rp reg near_full, near_empty; 297
325 reg[3:0] state; //SRAM parameter idle = 'b0000, read_ready = 'b0100, read read_over = 'b0101, = 'b0111, write_ready = 'b1000, write = 'b1001, write_over = 'b1011; //SRAM clk or negedge rst) if (~rst) state <= idle; else case(state) idle: if (fifowr==0 && nfull) // FIFO // FIFO,FIFO state<=write_ready; else if(fiford==0 && nempty)// FIFO,FIFO state<=read_ready; else state<=idle; // FIFO read_ready: state <= read; // SRAM read: if (fiford == 1) state <= read_over; else state <= read; // read_over: state <= idle; // SRAM write_ready: state <= write; // SRAM write: if (fifowr == 1) state <= write_over; else state <= write; // 298
326 write_over: state <= idle; // SRAM endcase default: state<=idle; // SRAM assign rd = ~state[2]; //state read_ready read read_over assign wr = (state == write)? fifowr : 1'b1; clk) if (~fifowr) in_data_buf <= in_data; assign sram_data = (state[3])? //state write_ready write write_over in_data_buf : 8'hzz; or fiford or fifowr or fifo_wp or fifo_rp) if (state[2] ~fiford) address = fifo_rp; else if (state[3] ~fifowr) address = fifo_wp; else address = 'bz; // FIFO assign out_data = (state[2])? sram_data : 8'bz; clk) if (state == read) out_data_buf <= sram_data; // FIFO clk or negedge rst) if (~rst) fifo_rp <= 0; else if (state == read_over) fifo_rp <= fifo_rp_next; 299
327 if (fifo_rp == `SRAM_SIZE-1) fifo_rp_next = 0; else fifo_rp_next = fifo_rp + 1; clk or negedge rst) if (~rst) fifo_wp <= 0; else if (state == write_over) fifo_wp <= fifo_wp_next; if (fifo_wp == `SRAM_SIZE-1) fifo_wp_next = 0; else fifo_wp_next = fifo_wp + 1; clk or negedge rst) if (~rst) near_empty <= 1'b0; else if (fifo_wp == fifo_rp_next) near_empty <= 1'b1; else near_empty <= 1'b0; clk or negedge rst) if (~rst) nempty <= 1'b0; else if (near_empty && state == read) nempty <= 1'b0; else if (state == write) nempty <= 1'b1; clk or negedge rst) if (~rst) near_full <= 1'b0; else if (fifo_rp == fifo_wp_next) near_full <= 1'b1; else near_full <= 1'b0; clk or negedge rst) if (~rst) 300
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动 态 计 算 机 核 心 PMC362 成 功 设 计 姜 咏 江 对 外 经 济 贸 易 大 学 信 息 学 院, 北 京 (100013) E-mail:accsys@126.com 摘 要 :PMC362 是 程 序 能 自 动 调 度 执 行 的 动 态 计 算 机 核 这 种 结 构 将 各 类 多 处 理 器 设 计 成 对 指 令 无 痕 的, 将 程 序 放 置 在 环 境 条 件
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學 生 須 知 網 頁 版 (14/15 年 度 ) 目 錄 校 徽 圖 解 1 校 訓 釋 義 2 中 華 人 民 共 和 國 國 歌 3 順 德 聯 誼 總 會 屬 校 校 歌 4 辦 學 宗 旨 及 目 標 5 校 規 8 獎 懲 制 度 14 其 他 規 定 23 注 意 事 項 29 附 錄 33 校 徽 圖 解 不 規 則 圖 形 是 順 德 市 的 輪 廓, 輪 廓 內 四 小 圖 代