<4D F736F F F696E74202D20D7BFD4BDB9A4B3CCCAA6D6AE454441BCBCCAF5BCB0D3A6D3C3B5DA34BDB22E BBCE6C8DDC4A3CABD5D>
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1 第 4 讲 EDA 技术的应用 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 1
2 EDA 技术的应用 本章概要 : 本章通过用硬件描述语言 Verilog 实现的设计实例, 进一步介绍 EDA 技术在组合逻辑 时序逻辑电路设计以及在测量仪器 通信系统和自动控制等技术领域的综合应用 本章列出的全部 HDL 源程序均通过 Quartus II 工具软件的编译 知识要点 : (1)Verilog 的组合逻辑 时序逻辑以及综合应用实例 (2)Verilog 实现系统设计的实例 卓越工程师 EDA 技术及应用 Tu Qiu 2
3 7.1 组合逻辑电路设计应用 物理与电子信息学院 组合逻辑是一种在任何时刻的输出仅决定于当时输入信号的逻辑 常用组合逻辑电路包括运算电路 编码器 译码器 数据选择器 数据比较器和奇偶校验器等 位乘法器的设计 8 位乘法器的元件符号如图 7.1 所示,a[7..0] 和 b[7..0] 是被乘数和乘数输入端,q[15..0] 是乘积输出端 8 位乘法器元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 3
4 用 Verilog HDL 描述的 8 位乘法器源程序如下 : module mul8v (a,b,q); input[7:0] a,b; output[15:0] q; assign q = a * b; endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 4
5 8 位乘法器设计电路仿真波形 a[7..0] 和 b[7..0] 是被乘数和乘数输入端,q[15..0] 是乘积输出端 卓越工程师 EDA 技术及应用 Tu Qiu 5
6 7.1.2 十六进制编码键盘设计 十六进制编码键盘的结构如图 7.3 所示, 它是一个 4 4 矩阵结构, 用 x3~x0 和 y3~y0 等 8 条信号线接收 16 个按键的信息, 相应的编码器元件符号如图 7.4 所示 y0 y1 y2 y3 x x x2 8 9 A B x3 C D E F 图 7.3 图 7.4 卓越工程师 EDA 技术及应用 Tu Qiu 6
7 Verilog HDL 描述如下 : module hcoder(x,y,s); input[3:0] x,y; output[3:0] s; reg[3:0] s; always begin case ({x,y}) 8'b : 8'b : 8'b : 8'b : 8'b : s=0; s=1; s=2; s=3; s=4; 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 7
8 end endmodule 8'b : s=5; 8'b : s=6; 8'b : s=7; 8'b : s=8; 8'b : s=9; 8'b : s=10; 8'b : s=11; 8'b : s=12; 8'b : s=13; 8'b : s=14; 8'b : s=15; default : s=0; endcase 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 8
9 十六进制编码键盘电路仿真波形 用 x3~x0 和 y3~y0 等 8 条信号线接收 16 个按键的信息 卓越工程师 EDA 技术及应用 Tu Qiu 9
10 7.1.3 译码器设计 3 线 -8 线译码器的元件符号如图 7.6 所示,ENA 是译码器的使能控制输入端, 当 ENA=1 时, 译码器不能工作,8 线输出 Y[7..0]= ( 译码器的输出有效电平为低电平 ); 当 ENA=0 时, 译码器工作 C B A 是 3 线数据输入端, 译码器处于工作状态时, 当 CBA=000 时,Y[7..0]= ( 即 Y[0]=0); 当 CBA=001 时,Y[7..0]= ( 即 Y[1]=0); 依此类推 3 线 -8 线译码器的元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 10
11 用 Verilog HDL 描述的 3 线 -8 线译码器源程序如下 : module decoder(a,b,c,ena,y); input a,b,c,ena; output[7:0] y; reg[7:0] y; always begin if (ena==1) y = 'b ; else case ({c,b,a}) 'b000: y= 'b ; 'b001: y= 'b ; 卓越工程师 EDA 技术及应用 Tu Qiu 11
12 end endmodule 'b010: y= 'b ; 'b011: y= 'b ; 'b100: y= 'b ; 'b101: y= 'b ; 'b110: y= 'b ; 'b111: y= 'b ; default : y= 'b ; endcase 卓越工程师 EDA 技术及应用 Tu Qiu 12
13 ENA 是译码器的使能控制输入端, 当 ENA=1 时, 译码器不能工作,8 线输出 Y[7..0]= ( 译码器的输出有效电平为低电平 ); 当 ENA=0 时, 译码器工作 C B A 是 3 线数据输入端, 译码器处于工作状态时, 当 CBA=000 时, Y[7..0]= ( 即 Y[0]=0); 当 CBA=001 时, Y[7..0]= ( 即 Y[1]=0); 依此类推 卓越工程师 EDA 技术及应用 Tu Qiu 13
14 选 1 数据选择器设计 16 选 1 数据选择器的元件符号如图 7.8 所示,ENA 是使能控制输入端, 当 ENA=1 时, 电路不能工作, 输出 Y=0 ; ENA=0 时, 电路处于工作状态 A[15..0] 是数据输入端,S3 S2,S1 和 S0 是数据选择控制端, 当电路处于工作状态时 (ENA=0), 若 S3S2S1S0=0000, 则输入 A[0] 被选中, 输出 Y=A[0] ; 若 S3S2S1S0=0001, 则输入 A[1] 被选中, 输出 Y=A[1]; 依此类推 16 选 1 数据选择器元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 14
15 用 Verilog HDL 描述 16 选 1 数据选择器的源程序如下 : module mux16_1(a,s3,s2,s1,s0,ena,y); input s3,s2,s1,s0,ena; input[15:0] a; output y; reg y; always begin if (ena==1) y = 0; else case ({s3,s2,s1,s0}) 'b0000: y= a[0]; 'b0001: y= a[1]; 卓越工程师 EDA 技术及应用 Tu Qiu 15
16 'b0010: y= a[2]; 'b0100: y= a[4]; 'b0110: y= a[6]; 'b1000: y= a[8]; 'b1010: y= a[10]; 'b1100: y= a[12]; 'b1110: y= a[14]; default : y= 0; endcase end endmodule 'b0011: y= a[3]; 'b0101: y= a[5]; 'b0111: y= a[7]; 'b1001: y= a[9]; 'b1011: y= a[11]; 'b1101: y= a[13]; 'b1111: y= a[15]; 卓越工程师 EDA 技术及应用 Tu Qiu 16
17 ENA 是使能控制输入端, 当 ENA=1 时, 电路不能工作, 输出 Y=0;ENA=0 时, 电路处于工作状态 A[15..0] 是数据输入端, S3 S2,S1 和 S0 是数据选择控制端, 当电路处于工作状态时 (ENA=0), 若 S3S2S1S0=0000, 则输入 A[0] 被选中, 输出 Y=A[0]; 若 S3S2S1S0=0001, 则输入 A[1] 被选中, 输出 Y=A[1]; 依此类推 卓越工程师 EDA 技术及应用 Tu Qiu 17
18 位二进制数据比较器设计 8 位二进制数据比较器电路的元件符号如图 7.8 所示, A[7..0] 和 B[7..0] 是两个数据输入端,FA 是 大于 输出端, FB 是 小于 输出端,FE 是 等于 输出端 当 A[7..0] 大于 B[7..0] 时,FA=1; 当 A[7..0] 小于 B[7..0] 时,FB=1; 当 A[7..0] 等于 B[7..0] 时,FE=1 8 位数据比较器元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 18
19 用 Verilog HDL 描述 8 位二进制数据比较器的源程序如下 : module comp8v(a,b,fa,fb,fe); input[7:0] a,b; output fa,fb,fe; reg[7:0] fa,fb,fe; always begin if (a > b) begin fa = 1; fb = 0; fe = 0; end else if (a < b) begin fa = 0; fb = 1; fe = 0; end else if (a == b) begin fa = 0; fb = 0; fe = 1; end end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 19
20 A[7..0] 和 B[7..0] 是两个数据输入端,FA 是 大于 输出端, FB 是 小于 输出端,FE 是 等于 输出端 当 A[7..0] 大于 B[7..0] 时,FA=1; 当 A[7..0] 小于 B[7..0] 时,FB=1; 当 A[7..0] 等于 B[7..0] 时,FE=1 卓越工程师 EDA 技术及应用 Tu Qiu 20
21 7.1.6 ROM 的设计 用 Veilog HDL 实现 8 8 位 ROM 的源程序如下 : module from_rom(addr,ena,q); input [2:0] input addr; output [7:0] q; reg [7:0] q; or addr) begin if (ena) case (addr) ena; q = 'bzzzzzzzz;else 0: q = 'b ; 物理与电子信息学院 1: q = 'b ; 卓越工程师 EDA 技术及应用 Tu Qiu 21
22 2: q = 'b ; 3: q = 'b ; 4: q = 'b ; 5: q = 'b ; 6: q = 'b ; 7: q = 'b ; default : q = 'bzzzzzzzz; endcase end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 22
23 卓越工程师 EDA 技术及应用 Tu Qiu 23
24 7.2 时序逻辑电路设计应用时序逻辑电路由组合逻辑电路和存储电路组成, 存储电路由触发器构成 时序逻辑的特点是任一时刻的输出信号不仅取决于当时的输入信号, 而且还取决于电路的原来状态 时序逻辑电路的重要标志是具有时钟脉冲 clock, 在时钟脉冲的上升沿或下降沿的控制下, 时序逻辑电路状态才能发生变化 JK 触发器设计 JK 触发器的元件符号如图 7.14 所示, 其中 J K 是数据输入端, CLR 是复位控制输入端, 当 CLR=0 时, 触发器的状态被置为 0 态 ;CLK 是时钟输入端 ;Q 和 QN 是触发器的两个互补输出端 JK 触发器的元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 24
25 用 Verilog HDL 描述的 JK 触发器源程序如下 : module myjkff(j,k,clr,clk,q,qn); input j,k,clr,clk; output q,qn; reg q,qn; clr or negedge clk) begin if (~clr) begin q = 0; qn = 1; end else case ({j,k}) 'b00: begin q = q; qn = qn; end 'b01: begin q = 0; qn = 1; end 卓越工程师 EDA 技术及应用 Tu Qiu 25
26 'b10: begin q = 1; qn = 0; end 'b11:beginq=~q;qn=~qn;end default begin q = 0; qn = 1;end endcase end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 26
27 卓越工程师 EDA 技术及应用 Tu Qiu 27
28 D 锁存器设计 具有三态输出的 8D 锁存器元件符号如图所示 CLR 是复位控制输入端, 当 CLR=0 时,8 位数据输出 Q[7..0]= ENA 是使能控制输入端, 当 ENA=1 时, 锁存器处于工作状态, 输出 Q[7..0]=D[7..0];ENA=0 时, 锁存器的状态保持不变 OE 是三态输出控制端, 当 OE=1 时, 输出为高阻态 ;OE=0 时, 锁存器为正常输出状态 8D 锁存器元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 28
29 用 Verilog HDL 描述三态输出 8D 锁存器的源程序如下 : module latch8v(clk,clr,ena,oe,q,d); input [7:0] d; input clk,clr,ena,oe; output [7:0] q; reg [7:0] q,q_temp; clk) begin if (~clr) q_temp = 0; else if (ena) q_temp = d; else q_temp = q; if (oe) q = 8'bzzzzzzzz; else q = q_temp; end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 29
![CLR 是复位控制输入端, 当 CLR=0 时,8 位数据输出 Q[7..0]=00000000 ENA 是使能控制输入端, 当 ENA=1 时, 锁存器处于工作状态, 输出 Q[7..0]=D[7.](/docs-images/92/109580658/images/30-0.jpg ".0];ENA=0 时, 锁存器的状态保持不变 OE 是三态输出控制端, 当 OE=1 时, 输出为高阻态 ;OE=0 时, 锁存器为正常输出状态 卓越工程师 EDA 技术及应用 Tu Qiu 30")
30 CLR 是复位控制输入端, 当 CLR=0 时,8 位数据输出 Q[7..0]= ENA 是使能控制输入端, 当 ENA=1 时, 锁存器处于工作状态, 输出 Q[7..0]=D[7..0];ENA=0 时, 锁存器的状态保持不变 OE 是三态输出控制端, 当 OE=1 时, 输出为高阻态 ;OE=0 时, 锁存器为正常输出状态 卓越工程师 EDA 技术及应用 Tu Qiu 30
31 位双向移位寄存器设计 物理与电子信息学院 8 位双向移位寄存器电路的元件符号如图 7.18 所示, 其中 CLR 是复位控制输入端 ;LOD 是预置控制输入端 ;S 是移位方向控制输入端, 当 S=1 时, 是右移移位寄存器,S=0 时, 是左移移位寄存器 ;DIR 是右移串入输入信号 ;DIL 是左移串入输入信号 8 位双向移位寄存器元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 31
32 用 Verilog HDL 描述 8 位双向移位寄存器的源程序如下 : module rlshift8(q,d,lod,clk,clr,s,dir,dil); input [7:0] d; input lod,clk,clr,s,dir,dil; output [7:0] q; reg [7:0] q; clk) begin if (~clr) q = 'b ; else if (lod) q = d; else if (s) begin q=q>>1; -- 实现右移操作 q[7] = dir; end 卓越工程师 EDA 技术及应用 Tu Qiu 32
33 else begin q=q<<1; q[0] = dil; end end endmodule -- 实现左移操作 卓越工程师 EDA 技术及应用 Tu Qiu 33
34 CLR 是复位控制输入端 ;LOD 是预置控制输入端 ;S 是移位方向控制输入端, 当 S=1 时, 是右移移位寄存器,S=0 时, 是左移移位寄存器 ;DIR 是右移串入输入信号 ;DIL 是左移串入输入信号 卓越工程师 EDA 技术及应用 Tu Qiu 34
35 位二进制加减计数器设计 8 位二进制加减计数器的元件符号如图 7.20 所示,CLR 是复位控制输入端 ;ENA 是使能控制输入端 ;LOAD 是预置控制输入端 ;D[7..0] 是 8 位并行数据输入端 ;UPDOWN 是加减控制输入端, 当 UPDOWN=0 时, 计数器作加法操作,UPDOWN=1 时, 计数器作减法操作 ;COUT 是进 / 借位输出端 8 位二进制加减计数器元件符号 卓越工程师 EDA 技术及应用 Tu Qiu 35
36 用 Verilog HDL 描述 8 位二进制加减计数器的源程序如下 : module pdowncnt8(q,cout,d,load,ena,clk,clr,updown); input [7:0] d; input load,ena,clk,clr,updown; output [7:0] q; output cout; reg [7:0] q; clk or negedge clr) begin if (~clr) q = 'b ; else if (load) q = d; 卓越工程师 EDA 技术及应用 Tu Qiu 36
37 else if (ena) begin if (~updown) begin q = q+1; if (q==255) cout=1; else cout=0;end else begin q = q-1; if(q==0) cout =1; else cout=0;end end end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 37
38 CLR 是复位控制输入端 ;ENA 是使能控制输入端 ;LOAD 是预置控制输入端 ;D[7..0] 是 8 位并行数据输入端 ;UPDOWN 是加减控制输入端, 当 UPDOWN=0 时, 计数器作加法操作, UPDOWN=1 时, 计数器作减法操作 ;COUT 是进 / 借位输出端 卓越工程师 EDA 技术及应用 Tu Qiu 38
39 7.2.5 随机读写存储器 RAM 的设计在数字系统中, 按照结构特点分类, 随机读写存储器 RAM 属于时序逻辑电路 在使用时,RAM 中的数据能读出也能写入, 但掉电后数据会丢失 基于 Verilog HDL 的 RAM 的设计在 Verilog HDL 中, 若干个相同宽度的向量构成数组, 其中 reg 型数组变量即为 memory( 存储器 ) 型变量 Memory 型变量定义语句如下 : reg[7:0] mymemory[1023:0] 语句定义了一个 1024 个字的存储器变量 mymemory, 每个字的字长为 8 位 经定义后的 memory 型变量可以用下面的语句对存储器单元赋值 ( 即写入 ): mymemory[7]=75; // 存储器 mymemory 的第 7 个字被赋值 75. 存储器单元中的数据也可以读出, 因此 memory 型变量相当于一个 RAM 卓越工程师 EDA 技术及应用 Tu Qiu 39
40 基于 Verilog HDL 的 16x8RAM 设计的源程序 myram.v 如下 : module myram(addr,csn,wrn,data,q) input[3:0] addr; input csn,wrn; input[7:0] data; output[7:0] q; reg[7:0] q; reg[7:0] mymemory[15:0]; begin if(csn) q='bzzzzzzzz; else if wrn=0) mymemory[addr]= data; else if(wrn=1) q=mymemory[addr]; end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 40
41 在源程序中,addr 是 4 位地址线, 可以实现 16 个存储单元 ( 字 ) 的寻址 ;csn 是使能控制输入端, 低电平有效, 当 csn=0 时, 存储器处于工作状态 ( 可以读或写 ), 当 csn=1 时, 存储器处于禁止状态, 输出为高阻态 (z); wrn 是写控制输入端, 低电平有效, 当 wrn=0(csn = 0) 时, 存储器处于写操作工作状态, 当 wrn=1(csn=0) 时, 存储器处于读操作工作状态 ; data 是 8 位数据输入端, 在存储器处于写操作下作状态时, 根据地址线提供的地址把其数据写入相应的存储单元 ;q 是 8 位数据输出端, 当存储器处于读操作工作状态时, 根据地址线提供的地址把相应存储单元的数据送出输出端 q 卓越工程师 EDA 技术及应用 Tu Qiu 41
![在源程序中, 如果把定义地址宽度的语句 input[3:0] addr; 更改为 input[7:0] addr; ( 即定义地址为 8 位 ); 把定义存储器容量的语句 reg[7 : 0]](/docs-images/92/109580658/images/42-0.jpg "mymemory[15:0]; 更改为 reg[7 : 0] mymemory[1023:0];, 则是一个 1024*8 位的 RAM 电路设计的源程序 (16X8 位电路的仿真波形见图 7.")
42 在源程序中, 如果把定义地址宽度的语句 input[3:0] addr; 更改为 input[7:0] addr; ( 即定义地址为 8 位 ); 把定义存储器容量的语句 reg[7 : 0] mymemory[15:0]; 更改为 reg[7 : 0] mymemory[1023:0];, 则是一个 1024*8 位的 RAM 电路设计的源程序 (16X8 位电路的仿真波形见图 7.21) 卓越工程师 EDA 技术及应用 Tu Qiu 42
43 7.3 基于 EDA 的数字系统设计 基于 EDA 技术的数字系统的设计, 一般可以在单片 PLD 实现, 具有功能强 功耗低 体积小 可靠性高等特点, 成为当今数字系统设计的主流 本节将通过计时器 万年历 数字频率计等一些通俗易懂的数字系统为例, 介绍基于 EDA 技术的数字系统设计 计时器的设计 24 小时计时器的原理图如图 7.22 所示, 它由两片六十进制计数器和一片二十四进制计数器构成, 输入 CLK 为 1Hz( 秒 ) 的时钟, 经过 60 分频后产生 1 分钟时钟信号, 再经过 60 分频后产生 1 小时的时钟信号, 最后进行 24 分频, 得到 1 天的脉冲送 COUT 输出 将两个 60 分频和一个 24 分频的输出送七段数码管, 得到 24 小时的计时显示结果 卓越工程师 EDA 技术及应用 Tu Qiu 43
44 卓越工程师 EDA 技术及应用 Tu Qiu 44
45 图 7.22 中的 CLK 是 1Hz( 秒 ) 时钟输入端 ;RST 是复位输入端, 高电平有效 ;JM JF 和 JS 分别是校秒 校分和校时的输入端, 下降沿有效 ;QM[7..0] QF[7..0] 和 QS[7..0] 分别是秒 分和时的计时输出端 ;COUT 是 天 脉冲输出端 校秒 校分和校时信号分别与相关的秒 分和时等输入时钟异或, 允许从校时输入端添加脉冲, 达到校时目的 1. 基于 Verilog 的计时器设计基于 Verilog HDL 的计时器的原理图如图 7.25 所示, 图中的 clk 是秒时钟输入端,clrn 是清除输入端, 低电平有效 ;jm jf 和 js 分别是校秒 校分和校时的输入端, 下降沿有效 ; qm[7:0] qf[7..0] 和 qs[7..0] 分别是秒 分和时的输出端 ;cout 是 天 脉冲输出端 卓越工程师 EDA 技术及应用 Tu Qiu 45
46 电路设计需要用 Verilog HDL 编写六十进制计数器和二十四进制计数器, 基于 Verilog HDL 的六十进制计数器设计的源程序 cnt60.v 如下 : 卓越工程师 EDA 技术及应用 Tu Qiu 46
47 module cnt60(clk,clrn,j,q,cout); 物理与电子信息学院 input clk,clrn,j; output reg[7:0] q; output reg cout; clk^j or negedge clrn) begin if(~clrn) q=0; else begin if(q== h59) q=0; else q=q+1; if(q(3:0)== ha) begin q(3:0)=0;q[7:4]=q[7:4]+1;end if (q== h59) cout=1; else cout=0;end end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 47
48 在源程序中,j 是校时输入端, 它与时钟输入端 clk 异或就可以达到校时的作用, 所以在计时器的原理图中, 不再需要附加异或门电路 基于 Verilog HDL 的二十四进制计数器设计的源程序 cnt24.v 如下 : module cnt24(clk,clrn,j,q,cout); input clk,clrn,j; output reg[7:0] q; output reg cout; clk^j or negedge clrn) 卓越工程师 EDA 技术及应用 Tu Qiu 48
49 begin if (~clrn) q=0; else begin if (q== h23) q=0; else q=q+1; if (q[3:0]== ha) begin q(3:0)=0; q[7:4]=q[7:4]+1; end if (q== h23) cout=1; else cout=0;end end endmodule 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 49
50 完成基于 Verilog HDL 的六十进制计数器和二十四进制计数器的设计后, 分别为它们生成元件符号然后进入原理图编辑方式, 按照图 7.25 完成 24 小时计时器的设计 当计时器设计完成后, 也可以为它生产一个元件符号, 作为万年历设计的基本元件 计时器设计生成的元件符号如图 7.26 所示 卓越工程师 EDA 技术及应用 Tu Qiu 50
51 7.3.2 万年历的设计下面介绍基于 Verilog HDL 的万年历的设计, 原理图如图 7.27 所示, 包括计数器模块 (jsq24) 年月日模块 (nyr2009) 控制模块(contr) 校时选择模块 (mux_4) 和显示选择模块 (mux_16) 卓越工程师 EDA 技术及应用 Tu Qiu 51
52 本设计采用 3 个公用按钮 j1 j2 和 j3 完成时 分 秒或年 月 日的校时, 用 8 只七段数码管分时完成时 分 秒或年 月 日的显示, 设计电路的计时器模块 (jsq24) 用于完成一天中的 24 小时计时 ; 年月日模块 (nyr2009) 接收计时器模块送来的 天 脉冲进行计数, 得到日 月 年的显示结果 ; 控制模块 (contr) 产生控制信号 k, 控制数码显示器显示年 月 日, 还是显示时 分 秒或者自动轮流显示 ; 校时选择模块 (mux_4) 在 k 信号的控制下, 选择将 j1 j2 和 j3 这 3 个校时按钮产生的信号是送到计时器模块的校秒 校分和校时输入端, 还是送到年月日模块的校天 校月和校年输入端 ; 显示选择模块 (mux_16) 在 k 信号的控制下选择是将计时器模块的时 分 秒状态信号, 还是将年月日模块的年 月 日状态信号送到数码显示器显示 卓越工程师 EDA 技术及应用 Tu Qiu 52
53 万年历的计时器模块 (jsq24) 已 ( 见 节 ) 设计完成. 下面介绍基于 Verilog HDL 的年月日模块 ( nyr2009) 控制模块(contr) 校时选择模块( mux_4) 和显示选择模块 (mux 16) 的设计 1 年月日模块的设计基于 Verilog HDL 的年月日模块设计的源程序 nyr2009.v 如下 卓越工程师 EDA 技术及应用 Tu Qiu 53
54 module nyr2009(clrn,clk,jn,jy,jr,qn,qy,qr); input clrn,clk,jn,jy,jr; output [15:0] qn; output [7:0] qy,qr; reg [15:0] qn; reg [7:0] qy,qr; reg clkn,clky; reg [7:0] date; reg clkn1,clkn2,clkn3; 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 54
55 initial begin clkn1=1;clkn2=1;clkn3=1;end// 初始化年脉冲 initial begin qn= h2000;qy=1;qr=1; end// 初始化年月日时间 // 日计数模块 (clk^jr) or negedge c1rn) begin if(~clrn) qr=1; else begin if(qr==date) qr=1; else qr=qr+1; if (qr[3:0]== ha)begin qr[3:0]=0; qr[7:4]=qr[7:4]+1;end 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 55
56 if (qr=date) clky =1; else clky=0; end end // 月计数模块 (clky^jy or negedge clrn) begin if(~clrn) qy=1; else begin if (qy== h12) qy=1; else qy=qy+1; if (qy[3:0]== ha) begin qy[3:0]=0;qy[7:4]=qy[7:4]+1;end 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 56
57 if (qy=='h12) clkn=1; else clkn=0; end end // 产生每月的天数 always begin case (qy) 'h01:date='h31; 'h02:begin if ((qn/4==0)&(qn/100!=0) (qn/400==0)) date='h29; else date='h28; end 'h03: date='h31; 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 57
58 'h04: date='h30; 'h05: date='h31; 'h06: date='h30; 'h07: date='h31; 'h08: date='h31; 'h09: date='h30; 'h10: date='h31; 'h11: date='h30; 'h12: date='h31; default:date='h30; endcase end 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 58
59 // 年计数模块 or negedge clrn) begin if(~clrn) qn[3:0]=0; else begin if (gn[3:0]==9) qn[3:0]=0; else qn[3:0]=qn[3:0]+1; if(qn[3:0]==9 clkn1=0; else clkn1=1; end end 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 59
60 clkn1 or negedge clrn) begin if(~clrn) qn[7:4]=0; else begin if (qn[7:4]==9) qn[7:4]=0; else qn[7:4]=qn[7:4]+1; if (qn[7:4]==9) clkn2=0; else clkn2=1; end end clkn2 or negedge clrn) begin if (~clrn) qn[11:8]=0; 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 60
61 else begin if(qn[11:8]==9) qn[11:8]=0; else qn[11:8]=qn[11:8]+1; if qn[7:4]==9) clkn3=0; else clkn3=1; end end clkn3 or negedge clrn) begin if(~clrn) qn[15:12]=2; else if(qn[15:12]==9) qn[15:12]=0; else qn[15:12] = qn[15:12]+1; end endmodule 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 61
62 年月日模块的元件符号如图 7.28 所示, 其中,clrn 是异步清除输入端, 低电平有效 ;clk 是时钟输入端, 上升沿有效 ;jn jy 和 jr 分别是校年 校月和校日输入端 ;qn[15..0] qy[7..0] 和 qr[7..0] 分别是年 月和日的状态输出端 卓越工程师 EDA 技术及应用 Tu Qiu 62
63 2 控制模块的设计 contr.v module contr(clk,k1,k2,k) input cik,k1,k2; output reg k; reg [3:0] qc; reg rc; begin qc=qc+1; if(qc<8) rc=0; else rc=1; case({k1,k2}) 0: k=rc; 1: k=0; 2: k=1; 3: k=rc; endcase end endmodule 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 63
64 在控制模块中, 使用了一个 16 分频电路, 输出 rc 是周期为 16 秒的方波, 即 8 秒高电平 8 秒低电平, 用于万年历的自动倒换的显示模式 控制模块的元件符号如图 7.29 所示, 其中, clk 是 1 秒时钟输入端 ;k1 和 k2 是控制输入端, 当 k1k2=00 或 11 时是自动显示模式, 控制数码显示器用 8 秒钟时间显示年 月 日, 另外 8 秒钟时间显示时 分 秒 ; 当 k1k2=01 时, 仅控制显示时 分 秒, 同时用 j1 j2 和 j3 校秒 校分和校时 ; 当 k1k2=10 时, 仅显示年 月 日, 同时用 j1 j2 和 j3 校日 校月和校年 ;k 是控制输出端 卓越工程师 EDA 技术及应用 Tu Qiu 64
65 3 校时选择模块的设计 mux_4.v module mux_4(k,jm,jf,js,jr,jy,jn,j1,j2,j3) input k,jl,j2,j3; output reg jm,jf,js,jr,jy,jn; always begin if(k==0){jm,jf,js}={j1,j2,j3}; else {jr,jy,jn}={j1,j2,j3}; end endmodule 校时选择模块的元件符号如图所示, 其中 k 是控制输入端, 当 k=0 时, 控制将校时按钮 j1 j2 和 j3 的信号分别送到计时器模块的 jm( 校秒 ) jf( 校分 ) 和 js( 校时 ); 当 k=1 时, 将时按钮 j1 j2 和 j3 的信号分别送到年月日模块的 jr( 校日 ) jy( 校月 ) 和 jn( 校年 ) 卓越工程师 EDA 技术及应用 Tu Qiu 65
66 4 显示选择模块的设计 mux_16.v module mux_16(k,qm,qf,qs,qr,qy,qn,q); input k; input[7:0] qm,qf,qs, qr, qy; input[15:0] qn; output reg[31:0] q; always begin if (k==0)begin q[31: 24]=0; q[23:0] ={qs,qf,qm}; end else q={qn,qy,qr}; end endmodule 物理与电子信息学院 卓越工程师 EDA 技术及应用 Tu Qiu 66
67 显示选择模块的元件符号如图 7.31 所示, 其中 k 是控制输入端, 当 k=0 时, 控制将计时器模块送来的 qm[7..0]( 秒 ) qf[7..0] 和 qs[7..0] 状态信号送到数码显示器显示 ; 当 k=1 时, 将年月日模块送来的 qr[7..0]( 日 ) qy[7..0]( 月 ) 和 qn[15..0]( 年 ) 状态信号送到数码显示器显示 完成计时器模块 年月日模块 控制模块 校时选择模块和显示选择模块的设计后, 采用原理图编辑方式, 参照图 7.27 所示的电路, 完成万年历的设计 卓越工程师 EDA 技术及应用 Tu Qiu 67
68 位十进制频率计设计 1 设计原理 8 位十进制频率计设计原理如图 7.32 所示, 由 8 位十进制加法计数器 CNT10X8 8 位十进制锁存器 REG4X8 和 1 片测频控制信号发生器 TESTCTL 组成 根据频率的定义和频率测量的基本原理, 测定信号的频率必须有一个脉宽为 1 秒的对输入信号脉冲计数允许的信号 ;1 秒计数结束后, 计数值锁入锁存器的锁存信号和为下一测频计数周期做准备的计数器清零信号 这 3 个信号由测频控制信号发生器 TESTCTL 产生, 它的设计要求是 :TESTCTL 的计数使能信号输出 CNT_EN 能产生一个 1 秒脉宽的周期信号, 并对频率计的每一计数器 CNT10 的 ENA 使能端进行同步控制 当 CNT_EN 为高电平时, 允许计数 ; 低电平时停止计数, 并保持其所计的脉冲数 在停止计数期间, 首先需要一个锁存信号 LOAD 的上升沿将计数器在前 1 秒钟的计数值锁存进各锁存器 REG4B 中, 并由外部的七段译码器译出显示计数值 卓越工程师 EDA 技术及应用 Tu Qiu 68
69 卓越工程师 EDA 技术及应用 Tu Qiu 69
70 设置锁存器的好处是显示的数据稳定, 不会由于周期性的清零信号而不断闪烁 信号锁存之后, 还必须用清零信号 RST_CNT 对计数器进行清零, 为下 1 秒钟的计数操作做准备 其工作时序波形如图 7.33 所示 卓越工程师 EDA 技术及应用 Tu Qiu 70
71 2 设计步骤 (1) 编写 HDL 源程序基于 Verilog HDL 的测频控制器设计的源程序 testctl.v 如下 : module testctl (clkk,cnt_en,rst_cnt,load); input clkk; output cnt_en,rst_cnt,load; reg rst_cnt; reg div2clk; begin div2clk=~div2clk; end or div2clk) begin if((clkk== b0)&(div2clk=='b0)) rst_cnt='b1; else rst_cnt='b0; end assign load=~div2clk; assign cnt_en = div2clk; endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 71
72 基于 Verilog HDl 的 8 位十进制加法计数器设计的源程序 cnt10x8v.v 如下 : module cnt10x8v(clk, rst,ena,q0,ql,q2,q3,q4,q5,q6,q7,cout) input clk,rst,ena; output reg[3:0] q0, q1,a2,q3,q4,q5,q6,q7; output reg cout reg enl,en2,en3,en4,en5,en6,en7; clk or posedge rst) begin if(rst) q0=0; else if (ena) begin if(q0==9) q0=0; else q0=q0+1; if(q0==9) en1=1; else en1=0; end end 卓越工程师 EDA 技术及应用 Tu Qiu 72
73 clk or posedge rst) begin if(rst) q1=0; else if (en1) begin if (q1==9) q1=0; else q1=q1+1; if (q1==9) en2=1; else en2=0; end end clk or posedge rst) begin if(rst) q2=0; else if (en2&en1) begin if (q2==9) q2=0; else q2=q2+1; if (q2==9) en3=1; else en3=0;end end 卓越工程师 EDA 技术及应用 Tu Qiu 73
74 clk or posedge rst) begin if (rst) q3=0; else if (en3&en2&en1) begin if (q3==9) q3=0; else q3=q3+1; if (q3==9) en4=1; else en4=0; end end clk or posedge rst) begin if(rst) q4=0; else if (en4&en3&en2&en1) begin if (q4==9) q4=0; else q4=q4+1; if (q4==9) en5=1; else en5=0;end end 卓越工程师 EDA 技术及应用 Tu Qiu 74
75 clk or posedge rst) begin if (rst) q5=0; else if (en5&en4&en3&en2&en1) begin if (q5==9) q5=0; else q5=q5+1; if (q5==9) en6=1; else en6=0; end end clk or posedge rst) begin if(rst) q6=0; else if (en6&en5&en4&en3&en2&en1) begin if (q6==9) q6=0; else q6=q6+1; if (q6==9) en7=1; else en7=0;end end 卓越工程师 EDA 技术及应用 Tu Qiu 75
76 clk or posedge rst) begin if(rst) q7=0; else if (en7&en6&en5&en4&en3&en2&en1) begin if (q7==9) q7=0; else q7=q7+1; if (q7==9) cout=1; else cout=0;end end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 76
77 基于 Verilog HDL 的 8 位十进制锁存器设计得到源程序 reg4x8v.v 如下 : module reg4x8(load,d0,dl,d2,d3,d4,d5,d6,a7,q0,q1,q2,q3,q4,q5,q6,q7); input [3:0] d0, d1, d2, d3,d4,d5,d6,d7; input load; output reg[3:0] q0, q1, q2, q3,q4,q5,q6,q7; begin {q0, q1, q2 q3, q4, q5, q6,q7}={d0, d1, d2,d3,d4,d5,d6,d7}; end endmodule 卓越工程师 EDA 技术及应用 Tu Qiu 77
78 2 用图形编辑方法实现 8 位频率计的设计完成测频控制器 TESTCTL 8 位十进制加法计数器 CNT10X8 和 8 位十进制寄存器 REG4X8 的源程序设计后, 分别为它们生成一个元件符号, 然后新建一个工程, 按照图 7.32 所示的电路, 完成 8 位频率计的原理图设计 8 位频率计的仿真波形如图 7.34 所示, 在第 1 个 CLK_1HZ 周期内测出的频率为 42Hz, 在第 2 个周期内测出的频率为 74Hz. 仿真结果验证了设计的正确性 卓越工程师 EDA 技术及应用 Tu Qiu 78
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第 2 章 MOSFET 逻辑设计 本章目录 2.1 理想开关 2.2 MOSFET 开关 2.3 基本的 CMOS 逻辑门 2.4 CMOS 复合逻辑门 2.5 传输门电路 2.6 时钟控制和数据流控制 2017-9-7 第 2 章 MOSFET 逻辑设计 1 2.1 理想开关 1 高电平有效的控制开关 2 低电平有效的控制开关 y = x? 2017-9-7 第 2 章 MOSFET 逻辑设计
程式人雜誌
程 式 人 雜 誌 2014 年 8 月 號 本 期 焦 點 :FPGA 可 程 式 化 電 路 程 式 人 雜 誌 前 言 編 輯 小 語 授 權 聲 明 本 期 焦 點 FPGA 簡 介 FPGA 的 設 計 流 程 與 開 發 工 具 -- 使 用 Icarus + Altera Quartus II + 北 瀚 FPGA 板 子 程 式 人 文 集 開 放 電 腦 計 畫 (13) -- 將
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B 6 A A N A S A +V B B B +V 2 V A A B B 3 C Vcc FT7 B B 1 C 1 V cc C 2 B 2 G G B 3 C 3V cc C B ND ND GND V A A B B C 1 C 3 C 2 C V cc V cc V 220Ωx B 1 B 2 B 3 B GND GND A B A B 1 1 0 0 0 2 0 1 0 0 3 0
图 1-1 Multisin 2001 的界面组成 设计栏 设计栏部分是 Multisim 2001 的核心部分, 通过它可以直接访问到程序提供的各种复杂功能 Component( 元件 ) 按钮缺省时是被选中的 ( 呈显出按钮被按下去的状态 ), 用户界面 中显示出元件工具条 Component
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2001年年度报告正式.PDF
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东南大学硕士学位论文 LCD 显示中灰度控制机理的研究及电路实现姓名 : 曹志香申请学位级别 : 硕士专业 : 微电子学与固体电子学指导教师 : 孙大有 20040327 LCD 显示中灰度控制机理的研究及电路实现 作者 : 曹志香 学位授予单位 : 东南大学 相似文献 (1 条 ) 1.
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数字电子技术与微处理器基础
数字电子技术与微处理器基础 ( 第 8 讲 ) 主讲 : 张国钢副教授西安交通大学电气工程学院 27 年春 4 锁存器和触发器 4. 基本概念 4.2 锁存器 4.3 触发器 27-3-2 4. 基本概念 Astable region 锁存器 (latch) 触发器 (Flip-Flop, 简称为 FF) 作用 : 都具有保存一位二值信息的功能 ; 特点 : 2 是时序逻辑电路的基本单元电路 有两种能自行保持的稳定状态,
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福建师范大学协和学院 实验报告 课程名称 : 数字电子技术 系 别 : 信息技术系 专业 : 班级 : 学号 : 学生姓名 : 2014 年 9 月 1 日 实验项目列表 序号实验项目名称学时成绩指导教师 1 TTL 集成逻辑门的逻辑功能与参数 2 测试 2 组合逻辑电路的设计与测试 2 3 译码器和数据选择器 2 4 RS D JK 触发器 2 5 时序逻辑电路的测试及研究 2 6 计数器 MSI
计算机组成原理
Computer Orgaizatio Priciples 计算机组成原理 主讲教师 : 孙鑫 (suxi@ouc.edu.c) ( 信息学院南楼,B3 室 ) http://cvpr.ouc.edu.c/people/com/ For Studets of Computer 25 计算机硬件系统组成 ( 章节分配 ) 总线和I/O 接口第二部分 控制器 运算器 (5,6 章 ) 第三部分( 4 7
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FPGA 入门课程 3- 分频器 第三节分频器 8 分频器 ; 例 : 输入为 50Mhz 占空比为 ( 高低电平持续时间的比值 )50% 的时钟, 将其 8 分频后输出分析 : 将 50Mhz8 分频频率为 50/8=6.25Mhz 周期为 20ns*8=160ns, 高电平持续时间是 80ns, 低电平持续时间是 80ns, 因此可以用 50Mhz 作为计数器的触发时钟, 当从 0 计数到 3
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概述 电子信号 模拟信号 数字信号 模拟信号 : 在时间和数值上都连续变化的信号 数字信号 : 在时间和数值上都离散的信号
第 4 章数字集成电路 4. 逻辑代数运算规则 4.2 逻辑函数的表示与化简 4.3 集成门电路 4.4 组合逻辑电路 4.5 集成触发器 4.6 时序逻辑电路 4.7 存储器 *4.8 可编程逻辑器件 (PLD) *4.9 应用举例 概述 电子信号 模拟信号 数字信号 模拟信号 : 在时间和数值上都连续变化的信号 数字信号 : 在时间和数值上都离散的信号 概述 集成电路是 6 年代初期发展起来的一种新型半导体器件
6寸PDF生成工具
内容介绍 真实是建立在感官之上 同样虚假也是建立在感官之上 我们总以为自己所经历的就应该是真实的 可人 世间无数真真假假环绕着我们 而我们根本就很难分辨出来什么是真 什么是假 别说是我们的感官欺骗了我 们 事实上 是我们自己欺骗了感官 作品相关与公告 写到现在 这本 叛 已经上传了十六万字 初时数万字根本没有读者点击 最先在数位作者好友如撒冷 子非鱼 林海听涛 杀伐 勿用 最后的游骑兵 黯然销魂 独孤天寒
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上 海 建 工 二 建 集 团 有 限 公 司 2015 年 度 社 会 责 任 报 告 上 海 建 工 二 建 集 团 成 立 于 1954 年, 是 上 海 建 工 集 团 股 份 有 限 公 司 的 全 资 子 公 司 公 司 是 一 家 具 有 房 屋 建 筑 工 程 施 工 总 承 包 特 级 资 质, 市 政 公 用 工 程 施 工 总 承 包 一 级 资 质, 地 基 与 基 础 工
第一章
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成 都 诗 词 田 正 中 水 调 歌 头 感 丙 戌 金 秋 风 树 生 凉 意, 胸 次 觉 清 新 园 中 丹 桂 撑 月, 雏 菊 傲 霜 芬 情 系 南 飞 北 雁, 坐 爱 枫 林 醉 染, 秋 色 更 迷 人 歌 故 早 相 约, 览 胜 宝 宾 村 巨 龙 腾, 金 风 翥, 气 凌
九 峰 吟 草 一 一 一 一 一 一 一 一 一 ~- - - 一 一 -- ~ - ~ ~ ~ ~ ~.. ~ ~ ~ ~ ~ ~ ~ ~ ~ ~ ~. ~ ~. ~ ~ ~ ~ - ~ ~ ~ ~ ~ ~ 一 r 气 户 孜 犷 杯 只 匀 风 向 方 镇 忆 漾 阳 七 律 壕 江 两 岸 好 风 光, 古 史 连 篇 四 面 藏 典 语 南 桥 添 锦 绣, 泠 东 半 塔 裕 民 康 西
提 高 母 乳 质 量 的 生 活 对 策 孕 妈 咪 孕 期 妊 娠 贫 血 食 疗 方 孕 妈 咪 孕 期 中 服 药 注 意 事 项 孕 妈 咪 在 厨 房 里 的 注 意 事 项 怀 孕 期 间 准 爸 爸 可 以 做 的 事 孕 晚 期 腰 背 痛 和 泌 尿 系 统 感 染 准 妈 妈
本 资 料 由 经 络 养 生 网 ( ) 整 理 提 供, 仅 供 预 览, 如 果 喜 欢, 请 购 买 正 版 图 书, 支 持 作 者! 本 站 资 源 密 码 :www.jlyes.com 完 美 怀 孕 完 全 知 识 手 册 父 母 的 血 型 会 影 响 新 生 儿 的 健 康, 你 知 道 吗? 如 果 我 有 遗 传 性 的 疾 病, 可 以 做 父 母 吗? 准 备 孕 育 一
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2004-2-16 (3-21) To Luo 207 Xilinx FPGA/CPLD ISE Xilinx Integrated Software Environment 6.1i FPGA VHDL VerilogHDL EDIF ModelSim FPGA FPGA ISE HDL FPGA ISE 7.1 7.1.1 ISE6.1i ISE6.1i ISE ModelSim ISE ModelSim
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通信与电子系统综合实验
中国科学技术大学电子工程与信息科学系 通信与电子系统综合实验 课程报告 曹梦霏 2010-1-8 电子设计自动化实验室 摘要 本报告主要总结了一个月以来在电子设计自动化实验室里的所学 依据课程指导, 学习分为两大部分 : 第一部分是硬件实验台和软件编程环境的熟悉实验, 其中包括 FPGA 部分和 DSP 部分, 分别根据实验手册进行实践, 报告中将简要提到学习到的知识 ; 第二部分是自选实验, 本报告选择的是
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第三章 Q3 1 1. 省略了 I/O 操作的复杂逻辑, 易实现, 耗费低 ; 2. 可以利用丰富的内存寻址模式实现灵活的 I/O 操作 Q3 2 假设存储单元 ds1 处寄存器地址为 0x2000, 代码如下 #define ds1 0x2000 while ( *ds1 == 0 ) ; Q3 3 假设设备 (dev1) 中有两个寄存器 ds1 和 dd1,dev1 的地址为 0x1000,ds1
URISC 处理器设计一 URISC 处理器功能描述 URISC 处理器是只有一条指令的超级精简指令集计算机, 它是由 Mavaddat 和 Parham 提出的一种 RISC 结构 尽管 URISC 只有一条指令, 却也是一种通用计算机, 所有的复杂操作都可以由这条指令来完成 URISC 指令要完
URISC 处理器设计一 URISC 处理器功能描述 URISC 处理器是只有一条指令的超级精简指令集计算机, 它是由 Mavaddat 和 Parham 提出的一种 RISC 结构 尽管 URISC 只有一条指令, 却也是一种通用计算机, 所有的复杂操作都可以由这条指令来完成 URISC 指令要完成的操作是 做减运算, 且在结果为负值时转移 URISC 的指令形式如下 : 第一个操作数地址第二个操作数地址运算结果为负时的转移地址由于只有一条指令,
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第三章 Verilog HDL 语句与语法 3.1 Verilog 模块结构 Verilog 基本设计单元是 模块 (module) 一个模块是由两部分组成, 一部分描述接口, 另一部分描述功能 端口定义 : 内部信号说明 : 功能定义 : 各种语句完成逻辑功能 always 通常时序 assign 通常组合逻辑 全加器 module adder(cout,sum,a,b,cin);// 端口定义
数字逻辑设计2013
第十一讲锁存器和触发器 Latch and Flip-flop 佟冬 tongdong@mprc.pku.edu.cn http://mprc.pku.edu.cn/courses/digital/24spring 课程回顾 二进制及编码 布尔代数 ( 共设和定理 ) 开关函数和开关电路 开关函数和开关电路的对应关系 组合电路分析与综合 组合电路的刻画 : 输入 输出 函数公式 原理图 Verilog
我 握 着 手 机 看 着 陈 小 程, 然 后 我 古 怪 的 笑 着, 我 说, 陈 小 程, 天 气 有 点 热 哈, 现 在 已 经 流 行 这 样 新 型 的 极 端 方 式 来 考 验 伴 侣 对 婚 姻 的 忠 诚 度 了 吗? 那 你 跟 林 夏 秋 说, 我 经 得 起 考 验!
赵 弯 弯 再 婚 记 / 作 者 : 怜 心 依 然 楔 子 发 现 丈 夫 真 面 目 20XX 年 秋 深 圳 的 秋 天 象 波 西 米 亚 长 裙 一 样, 悠 长 而 浪 漫, 午 后 的 阳 光, 还 很 炙 热, 我 躺 在 阳 台 的 躺 椅 里, 眯 着 眼 看 隔 壁 家 阳 台 上 那 红 艳 艳 的 勒 杜 鹃, 花 养 得 还 不 错, 我 在 心 里 暗 自 叹 息,
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LED 显示屏驱动 IC2011V1.1 SM16125 概述 SM16125 是专为 LED 显示屏设计的驱动芯片, 内建 CMOS 位移寄存器与锁存功能, 可以将串行的输入数据转换成并行输出数据格式 SM16125 提供 16 个电流源, 可以在每个输出端口提供 3 45mA 的恒定电流, 大小
SM16125 概述 SM16125 是专为 LED 显示屏设计的驱动芯片, 内建 CMOS 位移寄存器与锁存功能, 可以将串行的输入数据转换成并行输出数据格式 SM16125 提供 16 个电流源, 可以在每个输出端口提供 3 45mA 的恒定电流, 大小由外接电阻来调整 封装图 SSOP24L-0.635-D1.40 (mm) ( SM16125ES ) 特点 16 通道恒流源输出 电流输出大小不因输出端负载电压变化而变化
地 理 志 鏡 止 煞, 來 達 到 安 宅 的 效 果 4. 門 神 符 紙 : 於 門 板 繪 製 門 神, 作 為 宅 第 的 守 護, 民 宅 所 使 用 的 門 神 題 材, 多 為 天 官 賜 福 或 文 武 官 員 符 紙 是 以 畫 了 符 咒 的 紙 懸 掛 室 內, 或 加 框
第 二 篇 - 人 文 地 理 ( 五 ) 民 宅 的 祈 福 辟 邪 物 臺 灣 早 期 移 民, 因 為 離 鄉 背 井, 對 於 新 環 境 的 陌 生, 以 及 生 存 的 不 容 易, 再 加 上 承 襲 閩 粵 地 區 的 習 慣, 所 以 住 屋 講 究 的 是 祈 福 辟 邪 除 了 建 屋 之 前 要 看 地 理 風 水, 在 建 屋 時 更 有 許 多 禁 忌 要 遵 守 另 外,
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第四章 Verilog HDL 电路设计 4.1 组合逻辑设计 e.g. 1 全加器 (1 位 )( 通过此简单例子理解思想 ) 1 由真值表门级设计 门数多,Verilog 成为纯输入工具 2 由逻辑组构设计 全加器 = 半加器 + 进位电路 稍简, 体现了对电路的理解, 位操作, 仍是门级设计思想 module full_adder(a,b,cin,sum,cout); input a,b,cin;
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组合逻辑电路 第四章组合逻辑电路 梁华国电子科学与技术系 http://dwxy.hfut.edu.cn/ 概述 组合逻辑电路分析 组合逻辑电路设计 考虑特殊问题的逻辑设计 若干常用的组合逻辑电路 组合逻辑电路中的竟争 - 冒险 概述 组合逻辑电路 组合逻辑电路的定义 : 是指电路在任何时刻产生的稳定输出信号, 仅取决于该时刻电路的输入信号 a a a n 组合逻辑电路 y y y f a a a
标题
共 青 团 中 央 文 件 中 青 发 也 2010 页 8 号 茵 绎 关 于 表 彰 2009 年 度 全 国 优 秀 共 青 团 员 冶 全 国 优 秀 共 青 团 干 部 冶 全 国 五 四 红 旗 团 委 ( 团 支 部 ) 冶 的 决 定 (2010 年 4 月 28 日 ) 2009 年 以 来, 全 国 各 级 团 组 织 按 照 力 争 使 团 的 基 层 组 织 网 络 覆 盖
Basic Virtex-II Architecture
Virtex-II 基本架构 目标 完成此模块的学习后 你将会 了解 Virtex-II FPGA 的基本架构资源 Virtex-II 基本架构 - 2-3 概览 综述 CLB 资源 I/O 资源 Virtex-II 的其它特性 Virtex-II Pro 的特性 总结 附录 Virtex-II 基本架构 - 2-4 FPGA 架构的综述 Xilinx 所有的 FPGA 都包含有相同的基本资源 可配置逻辑块
壹、摘 要
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了 波 涛 和 号 声 袁 读 者 很 容 易 就 进 入 广 州 城 的 水 上 旅 途 袁 进 入 一 座 野 水 上 名 城 冶 的 传 说 中 去 遥 于 是 袁 一 座 名 城 往 事 充 满 了 漂 流 感 袁 旋 律 自 水 上 而 来 袁 我 们 就 这 样 来 到 了 往 事 的
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東 野 圭 吾 短 篇 集 3 一 徹 老 爹 得 知 母 親 生 下 的 是 男 寶 寶 時, 我 打 從 心 底 感 到 開 心, 因 為 這 代 表 我 終 於 能 夠 逃 離 那 悲 慘 的 生 活 了 而 父 親 的 喜 悅 肯 定 是 遠 勝 於 我 的 母 親 在 產 房 時, 父 親 和 我 在 家 中 等 候 當 我 轉 告 他 醫 院 來 電 報 喜, 他 立 刻 如 健 美 選
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版块一 研究生学长对《自然地理学》科目的总结
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北 京 化 工 大 学 2014 年 毕 业 生 就 业 质 量 年 度 报 告 高 校 毕 业 生 就 业 工 作 是 教 育 领 域 重 要 的 民 生 工 程, 涉 及 人 民 群 众 切 身 利 益, 关 乎 社 会 和 谐 稳 定 北 京 化 工 大 学 高 度 重 视 毕 业 生 就 业
北 京 化 工 大 学 2014 年 毕 业 生 就 业 质 量 年 度 报 告 学 生 就 业 指 导 服 务 中 心 二 〇 一 四 年 十 二 月 北 京 化 工 大 学 2014 年 毕 业 生 就 业 质 量 年 度 报 告 高 校 毕 业 生 就 业 工 作 是 教 育 领 域 重 要 的 民 生 工 程, 涉 及 人 民 群 众 切 身 利 益, 关 乎 社 会 和 谐 稳 定 北 京
2014年9月月讯
科 技 动 态 3 月 快 讯 ( 国 家 自 然 科 学 基 金 申 报 专 刊 ) 主 办 : 科 技 处 责 编 : 李 文 凤 校 对 : 李 伟 2015 年 总 第 20 期 太 原 理 工 大 学 科 技 信 息 QQ 群 号 :203560682 科 研 经 费 ( 单 位 : 万 元 ) 时 间 2015.1.1-2015.3.31 2014.1.1-2014.3.31 同 比 增
( 一 ) 毕 业 生 规 模 和 就 业 率 浙 江 警 察 学 院 2014 届 毕 业 生 共 计 542 人, 均 为 本 科 毕 业 生, 其 中 浙 江 省 内 生 源 毕 业 生 516 人, 西 藏 自 治 区 生 源 毕 业 生 26 人 截 至 2014 年 12 月 10 日,
浙 江 警 察 学 院 2014 届 毕 业 生 就 业 质 量 年 度 报 告 毕 业 与 就 业, 既 给 学 生 大 学 生 活 画 上 了 圆 满 的 句 号, 也 是 学 生 人 生 道 路 的 新 启 程 为 全 面 系 统 地 反 映 浙 江 警 察 学 院 2014 届 毕 业 生 就 业 工 作 的 实 际 情 况, 完 善 就 业 状 况 反 馈 机 制, 及 时 回 应 社 会
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1 2 3 4 5 6 7 渡 口 集 结 号 文 / 田 云 贵 8 三 局 的 发 源 地 在 四 川 渡 口 1965 年, 为 响 应 党 和 国 家 三 线 建 设 的 号 召, 大 批 施 工 单 位 和 人 员 来 到 这 里, 我 也 是 其 中 一 员 我 们 去 之 前, 从 未 听 说 过 渡 口, 今 天 人 们 也 已 经 无 法 从 地 图 上 找 到 这 个 地 方 事
就业质量报告工作方案
西 南 政 法 大 学 2015 届 毕 业 研 究 生 就 业 质 量 报 告 2015 年 12 月 目 录 编 写 说 明...3 一 数 据 来 源... 3 二 相 关 说 明... 3 第 一 章 学 校 概 况... 4 第 二 章 就 业 概 况... 7 一 毕 业 研 究 生 规 模 及 结 构... 7 二 毕 业 研 究 生 的 就 业 状 况... 8 三 毕 业 研 究
内 蒙 古 大 学 创 建 于 1957 年, 是 新 中 国 成 立 后 党 和 国 家 在 少 数 民 族 地 区 创 建 最 早 的 综 合 大 学 学 校 1962 年 招 收 研 究 生,1978 年 被 确 定 为 全 国 重 点 大 学,1984 年 获 博 士 学 位 授 权,199
内 蒙 古 大 学 2015 年 毕 业 生 就 业 质 量 年 度 报 告 内 蒙 古 大 学 学 生 就 业 处 2015 年 12 月 内 蒙 古 大 学 创 建 于 1957 年, 是 新 中 国 成 立 后 党 和 国 家 在 少 数 民 族 地 区 创 建 最 早 的 综 合 大 学 学 校 1962 年 招 收 研 究 生,1978 年 被 确 定 为 全 国 重 点 大 学,1984
目 录 学 校 概 况... 1 报 告 说 明... 1 第 一 章 毕 业 生 就 业 基 本 情 况... 3 一 毕 业 生 的 规 模 和 结 构... 3 ( 一 ) 毕 业 生 的 规 模... 3 ( 二 ) 毕 业 生 结 构... 4 二 就 业 率... 5 ( 一 ) 总 体
安 徽 广 播 影 视 职 业 技 术 学 院 2015 届 毕 业 生 就 业 质 量 年 度 报 告 安 徽 广 播 影 视 职 业 技 术 学 院 学 生 处 编 2016 年 1 月 目 录 学 校 概 况... 1 报 告 说 明... 1 第 一 章 毕 业 生 就 业 基 本 情 况... 3 一 毕 业 生 的 规 模 和 结 构... 3 ( 一 ) 毕 业 生 的 规 模...
南昌职~1
南 昌 职 业 学 院 人 才 培 养 质 量 2016 年 度 报 告 目 录 一 办 学 情 况 概 述... 1 ( 一 ) 办 学 历 史... 1 ( 二 ) 办 学 定 位... 1 ( 三 ) 办 学 规 模... 1 ( 四 ) 办 学 条 件... 2 二 院 校 治 理 能 力... 2 ( 一 ) 强 化 班 子 建 设, 提 高 治 校 水 平... 2 ( 二 ) 健 全
的 通 知 (30) 安 阳 市 人 民 政 府 办 公 室 关 于 印 发 代 市 长 王 新 伟 在 市 长 办 公 会 议 上 讲 话 的 通 知 (33) 大 事 记 安 阳 市 人 民 政 府 大 事 记 (2015 年 11 月 ) (38) 安 阳 市 人 民 政 府 大 事 记 (2
安 阳 市 人 民 政 府 公 报 2015 年 第 6 号 ( 总 第 63 号 ) 安 阳 市 人 民 政 府 办 公 室 2015 年 12 月 28 日 目 录 市 政 府 文 件 安 阳 市 人 民 政 府 关 于 进 一 步 做 好 新 形 势 下 就 业 创 业 工 作 的 实 施 意 (3) 安 阳 市 人 民 政 府 关 于 公 布 市 政 府 部 门 权 力 清 单 和 责 任
关于成立化学化工学院石油炼制系和应用化学系的通知
化 工 院 党 2016 2 号 化 学 工 程 学 院 学 党 章 党 规 学 系 列 讲 话, 做 合 格 党 员 学 习 教 育 实 施 方 案 根 据 学 校 党 委 印 发 的 在 全 校 党 员 中 开 展 学 党 章 党 规 学 重 要 讲 话, 做 合 格 党 员 学 习 教 育 的 实 施 方 案 的 通 知 精 神, 结 合 学 院 实 际, 现 就 2016 年 在 学 院 全
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2016 年 上 海 市 初 中 语 文 课 程 终 结 性 评 价 指 南 一 评 价 的 性 质 目 的 和 对 象 上 海 市 初 中 毕 业 语 文 统 一 学 业 考 试 是 义 务 教 育 阶 段 的 终 结 性 评 价 它 的 指 导 思 想 是 有 利 于 落 实 教 考 一 致 的 要 求, 切 实 减 轻 中 学 生 过 重 的 学 业 负 担 ; 有 利 于 引 导 初 中 学
中机质协[2016]2
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中 国 机 械 工 业 质 量 管 理 协 会 文 件 中 机 质 协 [2016] 02 号 关 于 印 发 2016 年 中 机 质 协 工 作 要 点 的 通 知 各 省 ( 自 治 区 ) 市 机 械 汽 车 工 业 主 管 部 门 ( 行 业 办 联 合 会 ) 机 械 质 协 会 员 单 位 有 关 事 业 单 位 : 根 据 中 国 机 械 工 业 质 量 管 理 协 会 七 届 二
前 言 厦 门 南 洋 职 业 学 院 是 经 福 建 省 人 民 政 府 批 准 正 式 设 立 国 家 教 育 部 备 案 具 有 独 立 颁 发 国 家 承 认 学 历 文 凭 资 格 的 全 日 制 综 合 性 普 通 高 等 院 校, 由 海 内 外 热 心 教 育 的 十 五 位 学 者
厦 门 南 洋 职 业 学 院 毕 业 生 就 业 指 导 中 心 二 〇 一 五 年 十 二 月 ~ 1 ~ 前 言 厦 门 南 洋 职 业 学 院 是 经 福 建 省 人 民 政 府 批 准 正 式 设 立 国 家 教 育 部 备 案 具 有 独 立 颁 发 国 家 承 认 学 历 文 凭 资 格 的 全 日 制 综 合 性 普 通 高 等 院 校, 由 海 内 外 热 心 教 育 的 十 五
目 录
2015 年毕业生就业质量年度报告 二〇一五年十二月 目 前 言...1 第 一 章 2015 届 毕 业 生 基 本 情 况...2 一 毕 业 生 总 体 情 况... 2 二 毕 业 生 生 源 地 分 布 状 况... 3 三 毕 业 生 性 别 分 布 状 况... 5 第 二 章 2015 届 毕 业 生 就 业 状 况...6 一 毕 业 生 基 本 就 业 状 况... 6 二 毕
Microsoft Word - 会行党_2016_3号.doc
中 共 中 国 注 册 会 计 师 行 业 委 员 会 中 国 注 册 会 计 师 协 会 文 件 会 行 党 2016 3 号 关 于 印 发 注 册 会 计 师 行 业 创 新 服 务 年 主 题 活 动 实 施 方 案 的 通 知 各 省 自 治 区 直 辖 市 注 册 会 计 师 行 业 ( 协 会 ) 党 组 织, 协 会 : 现 将 注 册 会 计 师 行 业 创 新 服 务 年 主 题
标题
珠 海 经 济 社 会 发 展 研 究 报 告 (2014) 扩 大 优 质 学 前 教 育 资 源, 实 施 名 园 办 民 园 可 行 性 途 径 研 究 珠 海 市 机 关 第 一 幼 儿 园 课 题 组 一 引 言 ( ) 研 究 背 景 当 前 社 会 对 优 质 学 前 教 育 资 源 的 需 求 大, 而 政 府 对 学 前 教 育 经 费 投 入 又 严 重 不 足, 导 致 优 质