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1 全国高职高专规划教材 数字电路与逻辑设计 杨爱琴主编余根墀高志宏副主编 北 京

2 内容简介 本书共 8 章, 内容包括数字电路基础 组合逻辑电路 常用组合逻辑摸块及其应用 时序逻辑电路 常用时序逻辑摸块及其应用 脉冲产生电路及集成定时器 集成数 / 模和模 / 数转换器及其应用 可编程逻辑电路简介等 本书按照高职高专培养应用性 实用性人才的要求, 省略了集成电路的内部组成 结构和工作原理, 重点介绍集成电路的外部特性 参数及其应用, 叙述简明扼要, 通俗易懂, 可作为高职高专计算机类 信息类 电子类和自动化类专业的教材, 也可供有关工程技术人员参考使用 图书在版编目 (IP) 数据 数字电路与逻辑设计 / 杨爱琴主编. 北京 : 科学出版社, ( 全国高职高专规划教材 ) ISBN I. 数 II. 杨 III. 数字电路 逻辑设计 高等学校 : 技术学校 教材 IV. N79 中国版本图书馆 IP 数据核字 () 第 8496 号 策划编辑 : 李振格 / 责任编辑 : 熊盛新 责任印制 : 吕春珉 / 封面制作 : 东方人华平面设计部 科学出版社发行 年 9 月第一版 年 9 月第一次印刷印数 :-5 出版 北京东黄城根北街 6 号邮政编码 :77 印刷 各地新华书店经销 * 开本 :787 9 /6 印张 : 字数 :9 定价 :8. 元 ( 如有印装质量问题, 我社负责调换 )

3 全国高职高专规划教材编委会名单 主 任俞瑞钊 副主任陈庆章蒋联海周必水刘加海 委员 ( 以姓氏笔画为序 ) 王雷王筱慧方程 方锦明卢菊洪代绍庆 吕何新朱炜 刘向荣江爱民江锦祥孙光弟 李天真李永平李良财李明钧李益明余根墀 汪志达沈凤池沈安衢张元 张学辉张锦祥 张德发陈月波陈晓燕邵应珍范剑波欧阳江琳 周国民周建阳赵小明胡海影秦学礼徐文杰 凌彦曹哲新戚海燕龚祥国章剑林蒋黎红 董方武鲁俊生谢川 谢晓飞楼丰 楼程伟 鞠洪尧秘书长熊盛新

4 本书编写人员名单 主 编杨爱琴 副主编余根墀高志宏 编写人员杨爱琴余根墀高志宏陈勇吕乐白杨

5 数字电路与逻辑设计是计算机类 信息类 电子类和自动化类专业学生的一门主要专业基础课 本书根据教学基本内容和基本要求, 在总结高职高专教学经验与教改实践的基础上, 按理论够用 应用为主的思路, 大量删减了集成电路的内部结构 电路组成以及与电子技术发展不相适应的内容, 压缩了小规模集成电路的内容, 加强了中大规模集成电路的内容, 努力增强应用性和实用性, 培养学生的逻辑思维能力 设计能力和实际动手能力 本书共分 8 章 第 章讲述了数字电路基础 ; 第 章讲述了组合逻辑电路 ; 第 章讲述了常用组合逻辑模块及其应用 ; 第 4 章讲述了时序逻辑电路 ; 第 5 章讲述了常用时序逻辑模块及其应用 ; 第 6 章讲述了脉冲产生电路及集成定时器 ; 第 7 章讲述了集成数 / 模和模 / 数转换器及其应用 ; 第 8 章介绍了可编程逻辑电路 本书由杨爱琴主编,6 人参编 按编写内容多少及工作量大小排序, 参编者及编写内容如下 : 杨爱琴编写第 6 章 第 7 章, 并负责全书统稿和定稿 ; 余根墀编写第 5 章 第 8 章 ; 高志宏编写第 章 ; 陈勇编写第 4 章 ; 吕乐编写第 章 ; 白杨编写第 章 本书在编写过程中, 得到了温州大学信息科学与工程学院领导和老师的大力支持, 在此一并致谢 由于编者水平有限, 书中难免有不少错误和不妥之处, 恳请读者批评指正 编者 年 8 月

6 第 章数字电路基础.... 数字电子技术概述..... 数字电子技术的基本概念..... 数字集成电路的发展趋势.... 数制与编码..... 计数体制..... 数制转换..... 常用编码 逻辑代数运算 逻辑代数的基本运算 逻辑代数的基本公式和运算规则 复合逻辑运算与常用逻辑门 正逻辑与负逻辑....4 逻辑函数的描述 真值表描述 代数表达式描述 卡诺图描述 逻辑函数的化简 公式化简法 卡诺图化简法 带无关项的逻辑函数化简...9 习题... 第 章组合逻辑电路.... 集成逻辑门..... L 逻辑门..... MOS 逻辑门...7. 集成逻辑门电路的使用 集成逻辑门系列简介 L 逻辑门使用中应注意的问题..... MOS 逻辑门使用中应注意的问题 数字集成电路的接口及电平转换...6. 组合逻辑电路的分析...7

7 iv 数字电路与逻辑设计.. 组合逻辑电路的分析步骤 组合逻辑电路分析实例 组合逻辑电路的设计 组合逻辑电路的设计步骤 组合逻辑电路的设计实例 组合逻辑电路中的竞争与冒险现象 组合逻辑电路中的竞争与冒险现象的判断与识别 组合逻辑电路中的竞争与冒险现象的消除...49 习题...5 第 章常用组合逻辑模块及其应用...5. 加法器 半加器和全加器原理 加法器典型模块及其应用 数据比较器 数据比较器工作原理 数据比较器典型模块 数据比较器的应用 编码器与译码器 编码器原理 变量译码器原理 码制变换译码器原理 显示译码器原理 编码器与译码器典型模块 编码器与译码器的应用 数据选择器和数据分配器 数据选择器 数据选择器典型模块 数据选择器的应用 数据分配器模块及其应用 奇偶检测电路 奇偶检测原理 奇偶检测电路及应用 用中规模集成电路实现组合电路的设计...8 习题...86 第 4 章时序逻辑电路 时序逻辑电路基础 时序逻辑电路一般模型 时序逻辑电路的表示方法...9

8 目录 v 4.. 时序逻辑电路一般分类 触发器 概述 基本 S 触发器 同步 S 触发器 集成触发器 ( 触发器 触发器 触发器 ) 集成触发器系列简介及使用说明 同步时序逻辑电路的分析 同步时序逻辑电路的分析步骤 同步时序逻辑电路的分析实例 同步时序逻辑电路的设计 同步时序逻辑电路的设计步骤 同步时序逻辑电路的设计实例 异步时序逻辑电路...5 习题... 6 第 5 章常用时序逻辑模块及其应用 计数器 二进制计数器和十进制计数器 典型计数器模块 用计数器模块构成任意 N 进制计数器 计数器模块的应用 寄存器 基本寄存器 移位寄存器 寄存器集成模块的应用...4 习题 第 6 章脉冲产生电路及集成定时器 多谐振荡器 L 门电路构成的多谐振荡器 MOS 门电路构成的多谐振荡器 单稳态触发电路 门电路和 触发器构成的单稳态电路 集成化的单稳态电路 施密特触发电路 运算放大器构成的施密特触发电路 集成化的施密特触发器及应用 集成 555 定时器及其应用 集成定时器的工作原理...59

9 vi 数字电路与逻辑设计 集成定时器的典型应用...6 习题... 6 第 7 章数 / 模转换器与模 / 数转换器 数 / 模转换 /A 转换的基本原理 /A 转换器的主要性能参数 典型的集成 /A 转换器及应用 模 / 数转换 A/ 转换的基本原理 A/ 转换的常用技术 A/ 转换器的技术指标 常用集成 A/ 转换器及其应用...78 习题... 8 第 8 章可编程逻辑器件简介 可编程逻辑器件概述 PL 器件的结构特点和分类 PL 器件电路的表示方法 存储器 只读存储器 OM 随机读 / 写存储器 AM 可编程逻辑器件 PLA 器件 PAL 器件 FPGA 器件...94 习题 主要参考文献...97

10 第 5 章常用时序逻辑模块及其应用 本章提要本章介绍常用时序逻辑模块 计数器和寄存器的基本原理 管脚功能和实际应用 本章难点 计数器的基本原理及应用 寄存器的基本原理及应用 上一章介绍了集成触发器以及基于触发器的时序逻辑电路的分析与设计 实际上, 一些常用的时序逻辑电路已有现成的模块 应用这些模块可以实现各种不同的时序逻辑功能 5. 计数器 能对脉冲的个数进行计数的电路称计数器 把计数电路用集成工艺制造在一个芯片内, 并引脚封装成, 集成模块 计数器模块可按下列方式分类. 按数的进制分 二进制计数器 十进制计数器 N 进制 ( 除了二 十进制外的进制 ) 计数器. 按计数规律分 加法计数器 减法计数器器 可加或减的可逆计数器. 按触发信号分 同步计数器 计数器中各触发器的触发信号是由同一信号同时触发的 异步计数器 计数器中各触发器的触发信号来源不同, 被触发时刻也不同 4. 按使用的开关元件分 L 计数器 由双极型和三极管构成 MOS 计数器 由互补场效应管构成

11 第 5 章常用时序逻辑模块及其应用 5.. 二进制计数器和十进制计数器一 二进制计数器. 二进制同步计数器 () 二进制同步加法计数器计数器的核心是触发器, 一个触发器有 两个状态可计 个脉冲数, 使用 个触发器, 可以构成 位二进制计数器, 能记录的脉冲个数为 现以 位二进制同步加法器为例说明其工作原理, 如图 5. 所示 图中触发器是使用 触发器, 当, 便构成 触发器, 其特性方程为 : F F F 图 5. 位二进制同步加法计数器根据电路图可写出各有关方程 脉冲方程 : 表明各触发器由同一脉冲的下降沿触发, 属同步计数器 驱动方程 由图中各触发器的输入端的驱动信号可得 : 状态方程 由触发器的特性方程驱动方程和脉冲方程可得状态方程 : 4 输出方程 : 当,,,, 则输出一个进位信号 5 状态转换表 设初始状态为,,, 在计数脉冲的作用下各触发器的转换过程如表 5. 所示

12 数字电路与逻辑设计 表 5. 触发器的转换过程 列状态表的诀窍是根据,, 填,, 状态,,, 根据,, 决定,,, 该触发器状态不变, 触发器翻转 6 状态图 状态图表示时序电路在脉冲的作用下, 各触发器从现态变为次态的过程, 如图 5. 所示 / / / / / / / / 排列 : / 图 5. 位二进制同步加法计数器状态图从状态图中可明确地表示计数器对计数脉冲的计数过程 图中 为进位信号 7 时序图 把各触发器在计数脉冲的作用下其输出端电平高低的变化过程用图形表示即为时序图, 如图 5. 所示 图 5. 位二进制同步加法器时序图 时序图绘制的要点是根据 的状态和触发脉冲边沿确定触发器是否翻转 在本例中先画 波形标出下降沿触发, 由于, 在 下降沿处都要跳变 的波形是当, 下降沿处跳变 把时序图中 ~ 波形中高电平标, 低电平标, 就 i 表示了该计数脉冲进入后的二进制数, 例如第 个脉冲过后时序图显示 ()()

13 第 5 章常用时序逻辑模块及其应用 () 位二进制同步减法计数器 位二进制同步减法计数器电路与加法计数器的不同之处在于驱动电路, 前者高位触发器的输入端由低位触发器的 端驱动, 而后者由低位的触发器的 驱动, 如图 5.4 所示 F F F B 图 5.4 位二进制同步减法计数器根据电路图可得如下方程 时钟方程 : 驱动方程 : 状态方程 : 4 输出方程 : B 当 时,B, 则输出一个借位信号 5 状态图 状态图可根据状态方程代入现态值得到次态值绘制, 也可直接根据驱动方程和使用的触发器特性按不同位直接得出 在本例中 位, 由于 其值必然是 交替出现 ; 位, 由于, 必然是, 即 时才翻转 ; 位由于, 即 时才翻转 例如现态为, ; 由于, 翻转变为 ; 由于 和 中有一个是, 所以保持 保持为 结果次态为 因此根据现态可直接写出次态, 如图 5.5 所示 B

14 4 数字电路与逻辑设计 / / / / / / / / 排列 : /B B 为借位信号图 5.5 位二进制同步减法器状态图. 二进制异步计数器 () 二进制异步加法计数器异步计数器中各触发器的触发信号不是来自同一触发脉冲, 可以用低位输出触发高位 如图 5.6 所示是使用 触发器构成的 位二进制异步加法计数器 F F F 图 5.6 位二进制异步加法计数器 时钟方程 : 驱动方程 : 状态方程 : 4 状态图 设初始状态, 在 作用下, 由于 来一个脉冲 F 翻转一次, 而 F 只有当 从 跳变到, 即 从 跳变到 才翻转一次, 而 F 只有当 从 跳变到, 即 从 跳变到 才翻转一次, 按此规律可画出如图 5.7 所示的状态图

15 第 5 章常用时序逻辑模块及其应用 5 / / / / / / / / 排列 : / 进位端 : 图 5.7 位二进制异步加法计数器状态图从状态图中可得出该电路具有加法计数功能 () 二进制异步减法计数器要构成减法计数器只要改变脉冲方程式 具体电路图见图 5.8 所示 具体转换过程读者自行分析 图 5.8 位二进制异步减法计数器 二 十进制计数器. 十进制同步加法计数器和减法计数器在二进制中使用 4 个触发器就组成 4 位二进制计数器, 可以从 计数到 5, 有 6 个状态 十进制是从 ~9 只有 个状态, 必须附加电路进行约束 当计数到第 个脉冲时要归零, 其状态图如图 5.9 所示 / / / / / / 不允许出现 / / / / 排列 : / 图 5.9 十进制加法器状态图当计数到 时, 当再来一个脉冲时必须转换为 不允许出现, 可以通过改变驱动方程进行约束 如图 5. 所示为十进制同步加法计数器, 由 4 个 触发器组成 图中触发器为多输入 触发器, 它们为 与 的关系, 增加了控制端

16 数字电路与逻辑设计 6 F F F F 图 5. 十进制同步加法计数器根据图 5. 可得驱动方程为 : 触发器的特性方程为 : 在十进制计数器中是要约束 F 和 F 的从 来一个脉冲后要变为, 不要变为 当,,, 变到第十个脉冲触发后就变为 : 因此实现了十进制进位转换 要从加法计数器变为减法计数器, 把驱动信号从 端变为 端就可以了. 十进制异步加法计数器为了限制从 变为, 同样采用多输入端的 触发器, 电路组成如图 5. 所示 从图 5. 可得如下方程 脉冲方程 : F F F F 图 5. 十进制异步加法计数器

17 第 5 章常用时序逻辑模块及其应用 7 驱动方程 : 当 时, 第十个脉来到后, 由于,,,,,,, 可得 无跳变由于因此可以实现 转换, 构成十进制计数 三 可逆计数器如何实现计数器既可做加法也可做减法, 从上述电路原理中可知只要改变触发器的输入信号的来源即可 但上升沿触发和下降触发的触发器有不同, 如表 5. 所示 因此可以利用门控电路去控制信号使之来自 端或 端实现加减功能, 同时, 输出的进位或借位信号也通过门控电路实现, 具体由或门构成 如图 5. 所示 表 5. 可逆计数器上升沿触发和下降触发的触发器触发器的触发沿加法减法 端 端 端 端当 V/ 时, 驱动信号来自 端 当 V/ 时, 驱动信号来自 端 或 端 V/ & 图 5. 门控驱动电路 或 端

18 8 数字电路与逻辑设计 5.. 典型计数器模块.L 器件 4LS69 可预置数 4 位二进制可逆计数器 74LS69 模块的引脚排列和功能符号如图 5.(a) 和 (b) 所示 V 6 74LS69 L 8 9 V/ 74LS69 74LS69 P L V/ A B P GN B A (a) (b) 图 5. 74LS69 计数器模块 各引脚对应的功能如下 : V / 加 / 减控制端 V/ 加法,V/ 减法 计数脉冲输入端 ~6 A~ 预置数输入端 7 P 能使端, 低电平有效, 使芯片工作 8 地 电源负端 9 L 置数端, 低电平有效 L 有效将 A 数置入计数器 能使端低电平有效与 P 配合使用 ~4 ~ 数据输出端, 二进制码 5 动态进位端 6 V 电源正端 其功能表如表 5. 所示 表中 为任意状态 表 5. 74LS69 模块的功能表 P V/ L B A 保持原状态 d c b a 预置数置入 二进制加计数 二进制减计数 本模块无清零端, 当置数端全接,L 即清 ; 当预置数端置入不同数时, 可作为定值控制电路使用 两块以上可串接使计数容量扩展

19 第 5 章常用时序逻辑模块及其应用 9.74LS9 十进制计数器 74LS9 模块使用二进制和五进制两个部分组成, 即可以单独使用也可连接使用, 能 预置 也能预置 9 其引脚排列和功能符号图如图 5.4(a) (b) 所示 N GN LS9 74LS LS9 N V (a) 图 LS9 计数器模块 (b) 功能说明 : 置数功能 : 当,9 9, 全部清零 当,99, 置 9 () 位二进制 : 即 电路, 也称 分频, 由 输入, 输出 位二进制 : 即 5 电路, 也称 5 分频, 由 输入, 输出 十进制计数器 : 即 电路, 也称 分频, 由 输入, 接, 输出.74LS97 二进制可预置数异步加法计数器 74LS97 模块为二进制可预置数异步加法计数器, 其管脚排列和逻辑功能符号图如图 5.5(a) (b) 所示 图中 ~ 为并行预置数端,~ 为计数输出端,/ L 计数,/ L 预置数, 为 F 触发器的脉冲输入端, 为 F 触发器脉冲输入端, 各自单独使用时可构成 位二进制计数器, 即 分频电路和三位二进制计数器即 8 分频电路, 当 与 连接时构成四位二进制计数器即 6 分频电路, 其功能表如表 5.4 所示 V LS97 7 F F F F F F 74LS97 /L GN (a) (b) 图 LS97 计数器模块

20 数字电路与逻辑设计 表 分频电路功能表 输入输出说明 L d d d d d d d d 计数 清零 置数 与 L 对应的 MOS 计数器其引脚排列基本相同, 便于替代, 但应查手册核对 MOS 器件的二进制加法计数器, 还有 7 位的 44 位的 44 4 位的 46 等, 可 进行 分频 通过上述举例, 要求读者能使用有关手册看懂逻辑功能图和功能表 5.. 用计数器模块构成任意 N 进制计数器计数器模块通常设有清零端和置数端, 利用清零端和置数端可获得小于原计数容量的 N 进制计数器 例如已有 4 位二进制加法器, 其计数容量为 6, 现要求构成 进制, 如果用清零端控制只要把输出端引出, 加上门电路使计数到 发出清零脉冲重新开始计数 如果采用预置数的方法, 可预置 4, 再进入 个计数脉冲就溢出归零 在设计 N 进制计数器时要注意所选用模块是异步清零还是同步清零, 是异步置数还是同步置数, 所谓异步即只要清零脉冲或置数脉冲到过后立即清零或置数, 而同步清零或置数则清零或置数脉冲出现后还要等待同步脉冲到达才执行 如何判别该模块是异步还是同步清零或置数的, 应根据器件手册说明和逻辑功能表, 在功能表中按清零端信号与时钟信号 间的关系判别, 例如 74LS97 其功能表如表 5.4 所示, 清零时, 所对应的 为, 说明清零和置数都不用 控制, 属异步清零 而 74LS6 其逻辑功能表如表 5.5 所示 表 LS6 逻辑功能表 输入输出说明 L P 清零 d d d d d d d d 置数 从表中可以看出该模块的清零和置数同在 的上升沿触发时实现, 属异步清零同步置数. 利用同步清零或置数端获得 N 进制计数器的方法由于同步清零模块是在同步脉来到以后才清零 例如当计数到 9, 而必须在第 个脉冲到达后才清零, 因此设计 N 进制计数器时当输出状态处于 N- 时就必须输出清零脉冲, 当第十个脉冲到达时清零 例如用 74LS6 构成十进制计数器, 具体设计步骤如下 : 写出进制代码 : SN 写出输出端控制信号代码 :

21 写出归零逻辑表达式 : 第 5 章常用时序逻辑模块及其应用 YSN- PN P9 ' 式中 PN- 代表状态 SN- 中各输出端为 的乘积 4 按归零逻辑表达式画连接图 把 和 端经与非门接到清零端, 如图 5.6 所示 & P P 74LS6 74LS6 L 图 5.6 用 74LS6 构成十进制计数器. 利用异步清零或置数的模块构成 N 进制计数器的方法由于异步清零模块其清零过程不受 控制, 当计数器输出某一状态与清零端连接能立即清零 例如利用 74LS97 构成 进制计数器 步骤如下 : 写出进制代码 : SN 写出控制信号代码 : Y SN 写出归零逻辑表达式 : PN P ' 4 按归零逻辑表达式画出连接图 把 端和 端经与非门与 端连接, 如图 5.7 所示 & /L/ 74LS97 74LS6 图 5.7 用 74LS97 构成十二进制计数器

22 数字电路与逻辑设计. 计数器容量的扩展当计数器容量超过现有计数容量时可以进行扩展 通常计数器都有进位端, 把进位端的进位信号作为高一级计数脉冲输入信号即可进行容量扩展 没有进位信号的可以利用该模块溢出时的信号进行容量扩展 例如使用 74LS6 十进制计数器接成 进制或 6 进制时的连接图如图 5.8 图 5.9 所示, 74LS6 属异步清零, 同步上升沿置数模块 ( 个位 ( 个位 ) 74LS6 ( 个位十位 ) 74LS6 图 LS6 连接成的 进制计数器接成 进制时很简单, 只要把第一级的进位端与第二级的脉冲输入端连接, 把清零端连接在一起即可 其输出为 B 码, 经译码显示可直接显示 ~99 数值 如果要接成六十进制, 只要把十位片接成 6 接可以 因为是异步清零, 归零代码为, 只要把 和 经与非门连 就可以了, 如图 5.9 所示 ( 个位 ) ( 个位 ) ( 个位 ( 十位 ) ) 74LS6 74LS6 & & 图 LS6 连接成六十进制计数器 4. 可预置 /N 的计数器集成模块 模块通过外部连接可构成二至十进制计数器, 有九个状态可变化 图 5. 为引脚排列 表 5.6 为 48 计数器的真值表 V 为正电源 VSS 为负电源

23 第 5 章常用时序逻辑模块及其应用 V V PE V VSS 图 引脚排列 高电平清零端 计数脉冲输入端 PE 高电平预置数端 ~4 是数码输入端 ~4 约翰逊码, 输出低电平有效 表 计数器的真值表 数 实现三至十进制的连接如表 5.7 所示 表 5.7 三至十进制的连接 功能连接说明十进制 4 A 八进制 A 六进制 A 直接连接不需附加门四进制 A 二进制 A 九进制七进制附加一个二输入端 与 门五进制三进制 例如要求接成七进制, 则 4 连接 A 端如图 5. 所示

24 4 数字电路与逻辑设计 f out fi 7 & 4 4 A A f i 48 PE 4 4 图 5. 用 48 构成的七进制 ( 7) 电路 5. 计数器模块容量的扩展现有模块计数容量不能满足要求时可以利用多个模块串联进行扩展 例如用两块 74LS6 的 4 位二进制模块串接可构成计数容量 M (44) 8 56 的计数器, 具体连接如图 5. 所示 P P L P L L 74LS6 74LS6 P 74LS6 () () () () L L 图 5. 74LS6 的扩展使用 图 5. 是利用 48 构成六十进制加法计数器 f out f i f fm i A A M M6 A PE ( 个位 ) ( 十位 ) ( 个位 ) ( 十位 ) A PE PE PE PE 图 接成六十进制电路

25 第 5 章常用时序逻辑模块及其应用 计数器模块的应用 () 由 74LS9 二块双 4 位异步加法计数器构成秒信号发生器 74LS9 其引脚排列如图 5.4 所示, 秒脉冲发生电路如图 5.5 所示 在图 5.5 中, f i 768HZ, 由晶体振荡器提供稳定的频率信号, 利用计数器分频, 经过一个 4 位二进制计数器就被除以 4 6, 经 个 4 位二进制计数器就除以, 得到 f 8 再经 位计数单元从 (B) 的 输出, 得 f out, 就得到秒脉冲 8 VO V B B B B B B B B B LS9 77 A A A A A A A A A A 地图 LS9 引脚排列图 A 第一部分 4 位二进制加法计数器 B 第二部分 4 位二进制加法计数器 脉冲输入端 清零端, 异步清零 f i 48 4 f i 8 f i 8 8 f 768Hz i H Z (A) (B) (A) (B) f i 图 5.5 秒脉冲发生器 () 在某企业的一条流水线上对产品进行计数, 班最大产量小于 万个, 试设计一个计数器显示电路 因为班最大产量近 万个, 必须使用 4 个十进制计数器, 其最大计数容量 M9999 个脉冲 可以采用 458 双十进制同步加法器, 其引脚排列如图 5.6 所示 V 正电源 VSS 负电源 A B A,B 部分输入计数脉冲 A B A,B 部分清零脉冲 APE BPE 计数脉冲输入控制端

26 6 数字电路与逻辑设计 ~ 计数结果输出端 V V B B B B B BPE E B A A APE A A A A A VSSV SS 其逻辑功能表如表 5.8 所示 图 引脚排列及功能图 表 5.8 逻辑功能表 输入输出说明 PE 异步清零 保持保持保持保持计数, 上升沿计数,PE 下降沿 因为是同步十进制计数, 当计到第九个计数脉冲时,, 第 个脉到达后, 能输出一个脉冲下降沿, 可作为十进制高位的进位脉冲 因此上升沿触发个位 十位 百位 千位都采用 PE 端下降沿触发, 并要求 端为零 在各位计数器的输出端接上 B 译码器及笔划显示器, 就组成了完整的计数显示系统, 如图 5.7 所示 译码器译码器译码器译码器 V E 个位 E E E 十位百位千位 计算脉冲 } } 第一块 458 第二块 458 图 5.7 由两块 458 构成 9999 十进制计数显示电路

27 第 5 章常用时序逻辑模块及其应用 7 5. 寄存器 把二进制数或代码暂时寄存起来的操作称作寄存 例如计算机在运算过程中需要把数据代码暂时寄存起来, 在以后的操作中再取出 能寄存数据和代码的电路称寄存器 寄存器的结构示意图如图 5.8 所示 { 并行输出 并行输出 - - 数码数码串行输入串行输入控制端 F F F - F F F- 串行输出 - - { 并行输入 图 5.8 寄存器示意图 寄存器由触发器 FF F- 构成, 在控制脉冲控制下存入或取出数码 可以采用串入 串出 串入 并出 并入 并出 并入 串出的方式使数码输送方式变换 并行送数须用多位输送线但输送传输速度快 串行送数是采用一对线路, 按位先后顺序发送, 传输速度慢 寄存器分为基本寄存器和移位寄存器 基本寄存器是在控制脉冲的作用下把并行的数码寄存在各触发器中, 需要取数时, 再在脉冲控制下送出 移位寄存器的输入数码可以是并行输入, 也可以是串行输入, 输出时可以是并行输出, 也可以串行输出 在各位触发器中的数码可以在控制脉冲作用下从左向右移动, 称为右移寄存器 ; 也可以从右边向左边移动, 称为左移寄存器 ; 能左右移动的称为双向寄存器 5.. 基本寄存器. 边沿触发型寄存器边沿触发型寄存器通常由 S 触发器或 触发器构成 在 端存放数码, 在控制脉冲作用下, 把数码存入触发器 当输入数码变化时, 在控制脉冲边沿作用下才把新数码存入 图 5.9 所示为 4 位 型寄存器 74LS75 其逻辑功能表如表 5.9 所示

28 8 数字电路与逻辑设计 图 LS75 电路图 表 位 型寄存器 74LS75 逻辑功能表 输入 输出 说明 清零 寄存 寄存 保持 从功能表中表明 清零, 保持, 上升沿寄存, 并有互补的 两端输出 功能相近的型号有 :74LS74, 由 6 触发器构成, 可存六位数, 单端输出 ; 74LS74, 由 8 触发器构成, 可存 8 位数, 单端输出, 无清零端, 时钟上升沿存数, 保持, 输出有三态控制端,E, 输出 ;E, 高阻态 由 MOS 器件制造的边沿触发型寄存器有 等 474 为 6 触发器, 清零, 上升沿存数, 保持, 单端输出 ;475 为 4 触发器, 有互补二端输出 ;474 与 474 相同,475 与 475 相同. 锁存型寄存器 锁存型寄存器与边沿触发型不同之处在于输入端只有能使端 PE PE, 数据 被存 入, 而 PE 时锁存 锁存器 74LS7 由 8 触发器构成的锁存器, 并具有三态输出 MOS 元件构成的模块有 44, 为 4 锁存器, 它有 端, 极性控制端 SP,SP 或 SP 时数据 存入, 其余状态存入的数码不变, 被锁存.4 4 寄存堆 4 4 寄存堆有 6 个由 锁存器构成的寄存单元, 例如 74LS7, 其引脚排列的逻 辑功能图如图 5. 所示

29 第 5 章常用时序逻辑模块及其应用 9 VV A A AW AW ENW EN W LS7 74LS7 A AW W A AW W 74LS7 A A A A 8 ENW W EN EN A A A A 地 (a) (b) 图 寄存堆 74LS7 图中 为存入数码, 为取出数码 根据写入的地址码 AW AW 的四个状 态可把数码存入不同的行中, 因此有四位不同组的数码可以寄存 要取出那一组, 可根据所读的地址码 A A 读出从 输出 EN W 为写能使端 EN W 外部数码可以写入 ; EN 为读能使端, EN 允许读出 由于读 写的端口都是分开的, 因此允许同时读写不同的寄存单元中的数码 5.. 移位寄存器. 单向移位寄存器 单向移位寄存器有右移和左移之分, 通常由 触发器构成 如图 5. 所示, 图 (a) 为右移, 图 (b) 为左移 i i F F F F (a) 右移 i i F F F F (b) 左移图 5. 单向移位寄存器 对于右移移位寄存器, 高位触发器的 端与低位触发器的 端相接, 由同一个触发脉冲 上升沿触发, 因此脉冲方程 :

30 4 数字电路与逻辑设计 驱动方程 : i 状态方程 : i 设 i 的串行码, 移位脉冲未到达之前, 当移位节拍脉冲连续 8 个, 各触发器的状态如图 5. 所示 图中箭头上方为串行输出码, 第八个脉冲后 i / / / i i / / / / / / / 排列 : 图 5. 单向移位寄存器状态图 对于图 5.(b) 所示的左移只不过 i 从 F 的 输入, 先移入 F 再 F, 信号从左边移入, 从右边移出, 工作原理相同. 双向移位寄存器利用控制信号能实现右移或左移的移位寄存器称为双向移位寄存器, 其电路原理图如图 5. 所示 图中 S SL 分别为右 左移串行数码输入端,~ 为并行码输出端, M 为移动方向控制端, 当 M, 右移数码 S 能通过与或门进入 触发器, 在 上升沿作用下进行移位 ; 当 M 时, 左移数码 SL 允许进入实现左移 由 L 元件制造的移位寄存器的集成模块主要有 74LS64, 它是 8 位移位寄存器 ( 串入 并出 );74LS65,8 位移位寄存器 ( 并入 串入 串出 );74LS99,8 位双向移位寄存器 ;74LS,8 位双向移位寄存器 ( 三态输出 ) 74LS99 的引脚排列和功能符号图如图 5.4(a) (b) 所示

31 第 5 章常用时序逻辑模块及其应用 4 M S & & & && & FF FF FF FF SL 图 5. 双向移位寄存器 V S S SL SL S S 7 / 7 5 / 5 / 5 5 / / / / S S / / / 7 / 7 SL S S 74LS99 S 74LS99 74LS99 SL SL S G S G S / / / G G 6 / 6 4 / 4 / / SL G G 地 (a) 图 5.4 双向移位寄存器 (b) 引脚功能说明 : 清零端, 低电平直接清零 / ~7 /7 并行输入端和输出端共用 SS 功能选择端,S,S, 时, 并行数码输入 G, G 输出控制端 G G, 并行输出 S,S 分别为右移串行输入和输出端, 当 S,S, 时, 右移 SL,SL 分别为左移串行输入和输出端, 当 S,S, 时, 左移 由 MOS 器件制造的典型移位寄存器有 :44,8 位双向移位寄存器 ( 并入 串入 并出 );44,8 位移位寄存器 ( 并入或串入 串出移位寄存器 );46,8 位移位寄存 器 ;4,64 位移位寄存器 ;456,8 位移位寄存器 ;494, 四位双向移位寄存器 ; 4, 位双向移位寄存器 5.. 寄存器集成模块的应用 现以 44 的 8 位移位寄存器为例介绍其应用 44 的引脚如图 5.5 所示 功能表

32 4 数字电路与逻辑设计 如表 5. 所示 V V 7 A 7 { A 数据线 A A/S A/S P/S P/S 44 B 7 7 { B B 数据线数据线 B AE AE SI SI A/B A/B V VSS SS 图 引脚图 表 功能表 方式 AE P/S A/B A/S 数据传递 串行 并行 串行输入,A B 并行数不输出串行输入,B 并行数输出串行输入,A 并行输出串行输入,B 并行输出 B 同步并行输入,A 数据不能并出 B 异步并行输入,A 数据不能并出 B 同步并行输出,A 数据不能并出 B 异步并行输出,A 数据不能并出 B 同步并入,A 并行输出 B 异步并入,A 并行输出 A 同步并入,B 并行输出 A 同步并入,B 并行输出 A( / ~7 /7) 为 A 总线数据输入 输出端 B( / ~7 /7) 为 B 总线数据输入 输出端 P/S: 并 / 串控制端,P/S, 允许并入 A/S: 异步同步控制端, 同步 A/S, 触发

33 第 5 章常用时序逻辑模块及其应用 4 A/B: 总线传输方向控制端 A/B,B 入,A 出 ;A/B,A 入,B 出 AE:A 数据使能端, 与其他端配合决定工作状态 SI: 串行数码输入端 44 移位寄存器的应用实例 () 构成 6 位并入 - 并出 并入 - 串出 串入 - 并出 串入 - 串出寄存器 在数码传输过程中常需要对数码的并行传送和串行传送进行变换 为了提高传送速度, 需要采用并行码 ; 为了节省信道, 需要采用串行码 具体电路连接如图 5.6 所示 V V / / 7/7 7 / 7 8/8 5/ EN A/B A/B SI P/S { A A/S 44 P/S A () B { EN { A/B A/B A SI 44 A/S () P/S P/S B { P/S A/S / / 7/ /8 8 / 8 5/5 5 5 图 5.6 由 44 构成 6 位移位寄存器 S S 从表 5. 的逻辑功能可以得到, 当 A/B 时, 数码是从 A 传向 B,AE, 允许 A 端数码输入, 各控制端的状态如下 : A 并入 B 并出,AE,A/B,A/S,P/S, A 并入 B 串出,S,S,7 的 6 位串行码从 5 输出 AE,A/B,A/S,P/S SI 串入 B 并出,AE,A/B,A/S,P/S, SI 串入 B 串出,AE,A/B,A/S,P/S, 实现了各种并 串码的转换 () 寄存器的总线传输如图 5.7 所示 只要控制 AE 和 A/B 就可控制数据的传输方向 () 采样 / 保持寄存器 如图 5.8 所示是用 44 构成的采样 / 保持寄存器 在信号采集过程中要把数据暂寄存起来, 利用采样 / 保持寄存器很容易实现 如果采用同步脉冲控制 A/S, 触发, 并行输入时,P/S; 串行码输入时 P/S AE, 采集数据 ;AE, 数据保持在寄存器内, 也可以给出串行码输出

34 44 数字电路与逻辑设计 SI SI A/S SI SI A/S 外 外 部单单元元 算术 { { 算术 运算 B A A B 运算单元 () () 单元 { { AE A/B 总线 AE A/B 图 用于总线传输 7 7 采样 / 保持 AE AE 信号信号 SI SI P/S { A {44 44 B A/B A/B A/S 7 7 串行码输出 图 构成采样 / 保持电路 习 题. 如图 5.9 所示电路为 触发器构成的计数器, 请说明其功能, 并画出状态图 F F F 图 5.9 触发器构成的计数器. 电路如图 5.4 所示, 若在输出端 Z 得到 khz 的矩形波, 则该电路时钟脉冲 的频率是多少?

35 第 5 章常用时序逻辑模块及其应用 45 Z F F 图 5.4 习题 图. 已知如图 5.4 所示电路中时钟脉冲 的频率为 MHz 假设触发器初始状态为, 试分析电路的逻辑功能, 画出 的波形图, 输出端 Z 波形的频率是多少? F F F Z 图 5.4 习题 图 4. 电路如图 5.4 所示,74LS6 功能表如表 5. 所示, 试分析图示电路的计数长度 表 5. 74LS6 功能表 输入 输出 L P ~i ~ d ~d d ~d 计数 保持, 保持 P L 74LS6 图 5.4 习题 4 图 5. 分析由 74LS6 芯片构成的如图 5.4 所示计数器的计数长度

36 46 数字电路与逻辑设计 L 74LS6 P L 74LS6 P (a) (b) 图 LS6 芯片 6. 应用计数器 74LS6 实现模 计数 试分别用清除端复位法与预置控制法实现 74LS6 功能表如表 5.5 所示 7. 试用中规模异步二 - 五 - 十进制计数器 74LS6 实现六进制 九进制计数器, 不用其他元器件 8. 画出如图 5.44(a) 所示电器中输出端 的波形图 已知输入端 A 及 的波形如图 5.44(b) 所示, 设触发器初态为, 说明电路的逻辑功能 A F F F A (a) (b) 图 5.44 习题 8 图 9. 已知逻辑图和时钟脉冲 波形如图 5.45 所示, 移位寄存器 A 和 B 均由 触发器组成 A 寄存器的初态 4AAAA,B 寄存器的初态 4BBBB, 主从 的初态为, 试画出在 作用下的 4A 4B 和 端的波形图 A 4A A B 4B B 图 5.45 逻辑图和时钟脉冲 波形. 在如图 5.46 所示电器中, 移位寄存器中的数码 456, 触发 器的初态 为, 右移数据输入端 S, 试按照脉冲的顺序, 画出 A 和 B

37 第 5 章常用时序逻辑模块及其应用 47 端的波形 示位右移寄存器 S 6 A B 图 5.46 习题 图. 由十进制计数器 74LS6 和门电路构成的计数型顺序脉冲发生器如图 5.47 所 示, 试分析在时钟脉冲作用下, 输出 Z 的波形 Z L 74LS6 P 图 5.47 习题 图. 电路如图 5.48 所示, 四位二进制加法计数器中 为异步清零端, 为最高位, A 为最低位, 三线 八线译码器中 E 为选通端, 及 E 均为低电平有效, 试说明整个电路功能 四位二进制加法计数器 B ( 高位 ) A A 三线 八线译码器 Y Y Y Y Y4 Y5 A ( 底位 ) A E Y6 Y7 r 图 5.48 习题 图

38 第 6 章脉冲产生电路及集成定时器 本章提要本章主要介绍获得矩形脉冲波的方法 一是利用多谐振荡器直接产生所需要的矩形脉冲波 ; 二是利用整形电路, 将波形变换为所需要的矩形脉冲波 在整形电路中介绍单稳态触发器和施密特触发器 并介绍集成 555 定时器及用期构成矩形脉冲波发生电路与整形电路的方法 本章难点 集成化单稳态电路的应用 集成化施密特触发器的应用 集成 555 定时器的应用 6. 多谐振荡器 能够产生脉冲方波的自激振荡器称为多谐振荡器 这种振荡器在接通电源之后, 不需外加输入信号, 就能自动产生连续的周期性方波 我们知道, 任何方波或矩形波按傅立叶级数展开后, 都可以分解为基波和各高次谐波之和 因此, 这类振荡器被称为多谐波振荡器, 简称多谐振荡器 多谐振荡器多由 L 门电路和 MOS 门电路构成 由于 L 门电路的速度比 MOS 门电路的速度快, 故 L 门电路适用于构成频率较高的多谐振荡器, 而 MOS 门电路适用于构成频率较低的多谐振荡器 6.. L 门电路构成的多谐振荡器 L 非门 与非门与 电路或石英晶体结合可以构成各种形式的多谐振荡器. 环形多谐振荡器 仅由奇数个 L 非门可以实现环形多谐振荡器, 但其振荡频率由非门的固有时延决定, 频率很高且不可调节, 加之各非门的固有时延的离散性, 使得每次构成的环形多谐振荡器的振荡频率也不一致, 因而没有实用价值 通过附加一个 延迟电路, 如图 6. (a) 所示, 不仅可以降低振荡频率, 并能通过参数 控制振荡频率 设电源刚接通时, 电路输出端 V 为高电平, 由于此时电容 两端的电压尚为零, 则 V V 4 为低电平, 电路处于暂稳态 随着 V 高电平通过电阻 对电容 的充电, V 4 电位逐渐升高 当 V 超过 4 G 的输入阈值电平 V 时, G 翻转, V V 变为低电平, 使 G 也 翻转, V 变为高电平, 由于电容电压不能突变, V 4 也有一个正突跳, 保持 G 输出为低 电平, 此时电路进入另一暂稳态 随着 V 高电平对电容 并经电阻 的反向充电, V 4 电

39 第 6 章脉冲产生电路及集成定时器 49 位逐渐下降, 当 V 低于 4 V 时, G 再次翻转, 电路回到起始状态 如此不断循环, 形成 连续振荡 电路各点的工作波形如图 6.(b) 所示 Vo V G G G V V V V4 V V V V V V4 (a) (a) V Vo t t G G G (c) GN V G Vo V 图 6. 环形振荡器 V V4 V V (b) (b) 该电路的振荡周期 由电容 的正向充电时间 和反向充电时间 决定, 即 根据 电路的基本工作原理, 利用三要素法, 可以得到反向充电时的时间 为 : V4 τ l l V4 同理, 正向充电时的时间 为 : V4 ( ) V4 ( ) VH V V τ l l V V V V 其中 : τ (c) 4, V H 和 L ( ) V4 ( ) VL VH ( ) V4 ( ) VL V ( ) 4 ( ) H VH V H V V l V 分别为非门输出的高电平电压和低电平电压 需要着重指出的是, 实际中并不需要按上述公式去计算振荡频率, 而是通过改变电 容 的值去粗调振荡频率, 细调电阻 的值以达到所需要的振荡频率 但电路中的两个电阻 和 不能取得过大, 二者之和要小于非门的关门电阻 ( 约 7Ω), 否则电路将 工作不正常, 这样就限制了频率的调节范围 如果在环形振荡器中增加一级射级跟随器, 可使 的可调范围增大, 在图 6.(c) 所示的电路中, 的取值可以达到 kω; 若将晶体三极管改为场效应管, 的取值可 以达到 MΩ 这样, 振荡频率的调节范围就很宽. 各类简易多谐振荡器 由 L 门电路构成的多谐振荡器的种类很多, 下面介绍的电路只是其中的一小部分, 它们的振荡频率均与 充放电时间有关, 具体的振荡原理和过程省略, 仅说明其特点 图 6.(a) 具有良好的起振特性, 决定振荡频率的元件是 和, 用于改善起振特性, 一般为几 kω~ 几十 kω 的取值范围为 pf~.5μf, 的取值范围为 几百 Ω~ 几百 kω, 振荡频率可在几 Hz~ 几 MHz 范围内变化 V V4 H V t t

40 5 数字电路与逻辑设计 V Vo (a)(a) V Vo (b)(b) G G G V Vo Vi V Vo G G G4 (c) (c) V Vo G (d)(d) 图 6. L 门组成的多谐振荡器 图 6.(b) 也具有良好的起振特性, 和 决定振荡频率, 可调整输出波形的对 称性 当 5Ω 时, 从 μf 变到 pf 时, 振荡频率可由几百 Hz 变到几 MHz 图 6.(c) 是一片 74LS 与 电路组成的多谐振荡器, 两个 的值相等 ( 通常 为 kω),g G 门与 产生振荡信号,G 和 G4 门实现整形, 并产生互补输出 该电路具有可靠的起振特性, 当 的取值为 5μF~pF 时, 相应的振荡频率为 Hz~MHz, 如果改变电容 / 的比值, 输出波形占空比可降低至 % 图 6.(d) 也是一片 74LS 与 电路组成的多谐振荡器, 由选通端 Vi 控制电路 的起振与停振 当 Vi 时, 强迫电路停振, 电路输出低电平 ; 当 Vi 时, 电路自激振 荡 振荡频率由 决定, 当 在 pf~.μf 范围内取值, 在几百 Ω 范围内取值时, 振荡频率在几千 Hz~ 十几 MHz 范围内变化.L 门电路构成的晶体振荡器 L 门电路和 元件组成的多谐振荡器的优点是电路简单 易于调节 但是, 由 于决定振荡频率的主要因素是达到转换电平的时间, 所以振荡频率的精度和稳定度取决于门电路的阈值电压 因为阈值电压的离散性且易受电源电压变化和环境温度变化的影响, 使振荡频率的精度和稳定度都不高 在对频率的精度和稳定度要求高的场合, 通常采用石英晶体与门电路构成振荡器 () 石英晶体石英是一种各向异性的结晶体, 从一块石英晶体上按一定的方位角切下的薄片叫石英晶片 在晶片的两个端面上涂上银层, 并装上一对金属板, 焊上引线, 再封装在金属壳或塑料壳内, 就构成了石英谐振器 如图 6. 所示是其结构简图和实际中使用的几种外形图

41 第 6 章脉冲产生电路及集成定时器 5 引线 石英晶体切片 金属极板 S 8.8M 8.8M 引线 图 6. 石英晶体谐振器及常见外形由于石英晶体具有压电现象, 当它的两平面受压或受拉时在金属镀膜上会产生 - 电荷, 反之在镀膜两面加电压时晶片会变形 石英晶体谐振器的电路符号 等效电路和电抗频率特性如图 6.4 所示 X o r L f s f p f 图 6.4 石英晶体谐振器电路符号 等效电路和电抗频率特性 等效电路图中, 为晶体静态时几何形状所决定电容, 称为静态电容, 一般为几 pf~ 几十 pf L 是由于晶片本身存在着机械惯性等效于电路中电感的作用, 一般为 - ~ Hz 为晶体振动过程中由于几何尺寸变化而引起的电容增量, 一般为 - ~ - pf, r 等效于晶片振动过程中的摩擦损耗, 一般为 ~Ω 从图 6.4 中的电抗频率特性可看出, 一个石英晶体谐振器可以有两个谐振频率, 即 串联谐振频率 fs 和并联谐振频率 fp 两者的关系为 : f f, 其中, p s 对应于这两个谐振频率, 石英晶体谐振器会出现两个极端的阻抗 当出现串联谐振 时, 即 ffs, 电路中的阻抗最小, 接近于短路 ; 当出现并联谐振时, 即 ffp, 电路中的 阻抗最大, 相当于开路 () 晶体振荡器 在振荡器中采用的石英晶体通常工作于串联谐振频率 fs 上, 此时晶体阻抗最小, 该 频率的信号最容易通过 ; 而对于其它频率的信号, 晶体呈现高阻抗, 从而实现了选频振荡 如图 6.5(a) 所示的晶体振荡电路中, 是两个非门的偏置电阻, 使其工作在线性区, 电路容易起振 石英晶体串联在反馈支路中, 振荡频率由晶体决定, 电容 起微调电路的振荡频率的作用 该电路可选晶体的振荡频率范围为 ~MHz 如图 6.5(b) 所示的振荡电路中, 是非门的偏置电阻, 电路的振荡频率由晶体决定, 电容 可以微调电路的振荡频率和滤除高频毛刺 该电路可选晶体的振荡频率 f S π L

42 5 数字电路与逻辑设计 范围为 5~MHz 47Ω 47Ω kω V Vo X X 5~MHz 5~PF ~MHz PF PF GN (a) GN (b) GN Vo V X MHz 5Ω 47PF 5Ω 47PF GN GN (c) GN GN Vo V 图 6.5 L 门电路构成的石英晶体振荡器 如图 6.5(c) 所示的振荡电路中, 没有晶体时电路也可以起振, 接入石英晶体后, 电路的振荡频率由石英晶体决定 该电路可选晶体的振荡频率范围为 ~MHz 的取值不十分严格 6.. MOS 门电路构成的多谐振荡器 由于 MOS 门电路的输入阻抗高 (> 8 Ω), 无需大容量电容就能获得较大的时间常数, 而且 MOS 门电路的阈值电压 V 比较稳定, 因此常用来构成振荡电路, 尤其适用于频率稳定度和准确度要求不太严格的低频时钟振荡电路 如图 6.6(a) 所示是由两级非门经 构成正反馈, 由定时元件 决定频率的多谐振荡器 电路的振荡本质上是通过 元件的充放电, 使得电容 与 和 相连处的电位变化, 达到非门的阈值电平 V, 导致非门发生翻转而形成振荡 电容的充放电过程决定了两个暂稳态的持续时间, 振荡周期的表达式为 : V l V V V l V 若 V V 时,. 电路中 的作用是将左边非门的输入端与 充放电回路隔离开, 以改善电源电压 V 变化对振荡频率的影响, 提高频率稳定度 通常取, 但 过大会影响振荡频率的提高 此外, 该电路的门电路工作在线性区, 电源电压必须大于 4V 以保证工作稳定可靠 V V 如图 6.6(b) 所示是一个非常简单的可调多谐振荡器 该电路在电源电压为 4 ~8V 时能可靠工作 如果取, 且其值为 ~pf, 取值为几百 Ω~ 几 MΩ 之间 可调, 则振荡频率可在几 Hz~ 几 MHz 之间变化

43 第 6 章脉冲产生电路及集成定时器 5 V Vo Vo V (a) (a) (b) (b) GN Vo V (c) (c) 图 6.6 MOS 门电路构成的多谐振荡器 如图 6.6(c) 所示是占空比可调的多谐振荡器 定时电容为, 定时电阻由 和 组成, 由于两个隔离二极管 和 的加入, 使电容 的充放电回路不同 改变 的活动 触点位置, 就能改变充放电时间, 实现占空比调节 该电路的输出频率为 /(.. ) 可见, 调节占空比不会影响输出频率 6. 单稳态触发电路 单稳态电路的特点是其状态为一个稳态和一个暂稳态 在外触发信号的作用下, 电 路从稳态翻转到暂稳态, 经过一段时间后再自动返回到稳态 电路处于暂稳态的时间由电路的定时元件决定, 与触发信号无关 门电路 触发器等都可以构成单稳态电路, 此外, 还有集成化的单稳态电路如 74LS 74LS 等 6.. 门电路和 触发器构成的单稳态电路 如图 6.7(a) 图 6.7(b) 和图 6.7(c) 所示是由门电路构成的三种单稳态电路, 如图 6.7(a) 所示是上升沿触发的单稳态电路, 输入信号 Vi 的上升沿经二极管 对电容 充电, 直至达到非门的阈值电平 V 时, 输出 V 由 变成, 出现暂稳态 ; 当输入脉冲消失后, 电容 上的电压经电阻 放电, 一旦回到非门的阈值电平 V 时, 输出 V 由 恢复到 的稳态 相关信号波形如图 6.7(a) 所示 如图 6.7(b) 所示是下降沿触发的单稳态电路, 在输入信号 V 的下降沿使得电容 i 的 A 端也为, 输出 V 由 变成, 出现暂稳态 ; 接着电源 V 经电阻 对电容 充电, 当 上的电压达到非门的阈值电平 V 时, 输出 V 由 恢复到 的稳态 相关信号波形如图 6.7(b) 所示

44 54 数字电路与逻辑设计 Vi V i A (a) (a) GN Vo V Vi V i A (b) (b) V V Vo V Vi V i V i Vi A Vo V V V A V Vo V V (al) (a) (bl) (b) V i Vi GN GN A V Vo Vi V i A V Vo V (c)(c) (c) (cl) (c) 图 6.7 门电路构成的单稳态电路如图 6.7(c) 所示是由一个非门和一个与非门构成的单稳态电路, 两个门之间接有 积分延时电路, 当输入信号 Vi 为低电平时, 两个门均关闭, 电路输出 V 处于稳态, 为高电平 ; 当输入信号 Vi 变为高电平时,V 跳变为低电平, 非门跳变为低电平, 上的电压通过 放电, 电路处于暂稳态 ; 当电容 上的电压下降到门电路的阈值电平 V 时, 输出 V 跳变到高电平, 电路恢复到稳态 相关信号波形如图 6.7(c) 所示 上述三种单稳态电路的门电路的阈值电平 V 具有离散性, 因此会引起暂稳态时间 的大小出现一定的偏差, 故这类电路只能应用在要求不高的场合 如图 6.8 所示是用 触发器构成的单稳态电路, 如图 6.8(a) 所示的触发信号从置位端 S 输入, 输出端 接一个 网络, 二极管 为电容 在 时的放电提供快速通路, 以减少复位脉冲的恢复时间 当 S 端出现正触发脉冲, 端变为, 并通过电阻 对电容 充电, 电路处于暂稳态 ; 当 上的电压上升到 端的复位电平时, 端由 恢复为 时的稳态 该电路的暂稳态持续时间约为.7 其相应信号波形如图 6.8 (b) 所示 如图 6.8(c) 所示是用 触发器构成的另一种单稳态电路, 端接 V( 高电平 ), L 端接触发信号, 工作过程与图 6.8(a) 所示的电路类似, 读者可自行分析 两种电路的触发方式不同, 图 6.8(a) 电路为电平触发, 图 6.8(b) 电路为上升沿触发, 读者可视具体情况选用

45 第 6 章脉冲产生电路及集成定时器 55 Vi i S 6 L S L Vo V V Vii V Vo GN V 4 4 V Vc (a) (a) GN GN VV c (b) (b) V V GN 9 9 VVi i GN 8 4 S L 8 L S () (c) V Vo 图 6.8 触发器构成的单稳态电路 6.. 集成化的单稳态电路 集成化的单稳态电路具有使用简便 功能齐全 定时精度高等特点, 已广泛应用于 数字系统中 单稳态电路分非重复触发型和可重复触发型两类 当单稳态电路被触发并进入暂稳态后, 在暂稳态未结束时间内再次触发将不起作用, 这种单稳态电路称为非重复触发型 ; 当单稳态电路被触发并进入暂稳态后, 在暂稳态未结束时间内再次被触发, 单稳态电路再重新进入暂稳态, 这种单稳态电路称为可重复触发型 458(M458) 是高精度的集成化单稳态电路, 其真值表如表 6. 所示, 典型应用如图 6.9 所示 它的暂稳态定时脉宽 只取决于定时元件 和 从真值表中可以看出, 触发信号从 A 端输入时, 为上升沿触发 ; 触发信号从 B 端输入时, 为下降沿触发 当 L 端为低电平时, 电路输出 始终为低电平, 无论是否有触发信号输入 为 的互补输出 如图 6.9(c) 所示为 458 作为上升沿触发有效的单稳态电路 如图 6.9(d) 所示为 458 作为下降沿触发有效的单稳态电路, 此两个电路均是可重复触发型, 如图 6.9(c) 其相应的触发信号和输出信号波形如图 6.9(b) 所示 图 6.9(e) 所示为 458 作为上升沿触发有效的非重复触发型单稳态电路, 其相应的触发信号和输出信号波形如图 6.9(a) 所示 458 的暂稳态定时脉宽可通过选择定时元件 和 的值来决定, 为 的范围可达 μs~ 若要求定时脉宽小于 μs, 可选用其它的集成化单稳态电路, 比如 和 458 的管脚完全兼容, 但暂稳态定时脉宽范围为.7 74 系列的集成化单稳态电路中的 74LS 为非重复触发型,74LS 为可重复触发型, 具体使用方法请查阅相关的 L 电路手册

46 56 数字电路与逻辑设计 表 真值表 输入 输出 A B L H H L H H H L H X X L L H Vi Vi Vi i (a) (a) (b) (b) V V V 458 V (c) (c) (d) (d) (e) (e) V V 458 GN GN GN GN GN GN Vi A 7 V Vi i A 7 Vi 5 5 A B B B B L L L L L V V V V V 6 7 图 6.9 集成化的单稳态电路 6. 施密特触发电路 施密特触发电路是一种特殊的电路, 它有两个使其输出状态发生变化的输入信号的转折电压, 即在输出状态发生变化时所需要的触发信号电平不同, 表现出回差特性 该电路具有很强的抗干扰性, 广泛用于波形的变换与整形 运算放大器 电压比较器 门电路等均可构成施密特触发电路, 此外还有集成化的施密特触发器 6.. 运算放大器构成的施密特触发电路运算放大器构成的施密特触发电路如图 6. 所示 Vr 为正极性的固定电压, 电路以正反馈形式连接 当输入电压 Vi 为零时, 由于 Vr 为正电压, 则输出 V 为高电平电压 UH, 此时运放 脚处的电压 U 为 : U Vr U H

47 第 6 章脉冲产生电路及集成定时器 57 V Vr r // Vi V Vo V V i Vi UU UU Vo V Vo V tt t t U U U U V i Vi -V V (a)(a) (b) (b) 图 6. 运算放大器构成的施密特触发电路 (c) (c) 当输入电压 Vi 上升并超过 U 时, 输出 V 翻转为低电平电压 UL 此时运放 脚处的电压 U 为 : U Vr U L 若输入电压 Vi 下降并低于 U 时, 输出 V 重新翻转为高电平电压 如图 6.(b) 所示为输入电压 Vi 与输出电 V 的信号波形, 如图 6.(c) 所示为施密特触发电路的传输特性 由此可以看出, 使施密特触发电路输出状态翻转的输入信号幅值门限有两个, 即 U 和 U, 二者之差 U-U 称为回差电压, 其大小可用 或 来调节 施密特触发电路常用于把积分延时波形变换成快速上升方波, 或把慢速变化信号 ( 如正弦波等 ) 整形为快速变化的脉冲, 以适合于数字电路的处理 此外, 对于输入信号的抖动, 由于施密特触发电路存在回差特性, 只要抖动电压在回差范围内, 施密特触发电路都能对其正确地变换和整形, 具有较强的抗干扰性能 6.. 集成化的施密特触发器及应用集成化的施密特触发器有许多型号, 如 74LS 74LS4 74LS 等 其电路符号如图 6. 所示 LS4 74LS4 74LS 5 74LS 74LS 74LS 图 6. 各种集成化的施密特触发器 集成化的施密特触发器输入端的两个触发转换电平 U 和 U 在电源电压恒定的条件 下是固定的, 但有一定的离散性, 由于使用简单, 故在波形变换 信号整形和消抖动等 诸多方面得到大量应用 如图 6.(a) 所示是由施密特触发器构成的多谐振荡器, 如图 6.(b) 所示是 是其振荡波形图 刚加上电源时, 电容 上的电压为零,V 为高电平 ;V 通过电阻 对

48 58 数字电路与逻辑设计 电容 充电, 当 V 上升到 U 时, 触发器的输出 V 翻转为低电平 ; 然后电容 上的电压 V 通过电阻 放电, 当 V 下降到 U 时, 触发器的输出 V 再次翻转为高电平 如图 6.(c) 所示是由施密特触发器构成的受控多谐振荡器, 若 Vg 为高电平, 该多谐振荡器正常工作 ; 若 Vg 为低电平, 该多谐振荡器则停止振荡 如图 6.(d) 所示是由施密特触发器构成的输出占空比可调的多谐振荡器, 由二极管的单向导电性可知, 决定电容 的充电时间常数, 即输出高电平的持续时间 ; 而 决定电容 的放电时间常数, 即输出低电平的持续时间 因此, 改变 或 的值即可改变输出波形的占空比 如图 6.(e) 所示是由施密特触发器构成的单稳态电路, 当短暂的输入触发信号 Vi 使三极管导通时, 被迅速放电且触发器输出为高电平, 输入触发信号 Vi 结束后, 三极管截止, 电源通过电阻 对电容 充电 ; 当充电电压达到触发器的翻转电平 U 时, 触发器的输出变为低电平, 暂稳态结束 暂稳态持续时间由 元件决定 如图 6.(f) 所示表现了施密特触发器对波形的整形和去抖动的能力 只要输入波形的抖动不超过施密特触发器的回差电压 (U-U) 范围, 触发器都会将有用信号整形为标准的数字信号输出 Vc V GN GN Vc V UU UU Vo V 74LS4 (a) (a) (b) (b) V Vo V 49 Vg Vo V GN GN (c) (c) t V Vo 4584 t GN (d) (e) 74LS V Vo Vi V i V Vi i 46 Vo GN GN ViV i U U U V U Vo V (e) (f) (f) (g) 图 6. 施密特触发器的应用

49 第 6 章脉冲产生电路及集成定时器 集成 555 定时器及其应用 定时器是大多数数字系统的重要部件之一 555 定时器组件的推出, 极大地简化了 定时器电路的设计 由于 555 定时器具有使用简单 低成本 应用范围广等优点, 它与许多通用数字集成电路组件以及运算放大器一样, 已成为电子技术人员广泛采用的通用器件 555 集成定时器按制造工艺分有双极型和 MOS 型, 双极型的定时器其数字代码为 555, 而 MOS 型的定时器其数字代码为 7555 双极型的定时器的静态功耗较高, 电源电压范围通常为 4.5~6V;MOS 型的定时器的静态功耗较低, 电源电压范围通常为 ~8V, 且输入阻抗高, 在大多数的应用场合可以直接代换双极型的定时器 下面以 MOS 型的 7555 集成定时器为例予以介绍 集成定时器的工作原理 如图 6.(a) 所示是 IM7555 集成定时器的内部结构, 如图 6.(b) 所示是 IM7555 集成定时器的电路符号 由图 6.(a) 可知,IM7555 集成定时器由输入比较电路 基本 S 触发器 输出驱动级和 N 沟道场效应管组成 6 5 A B (a)(a) S S N 驱动 图 集成定时器 4 8 IM7555) 7 IS 6 4 GN V 8 V H GN IG GN Volt 5 GN (b) (b) 输入比较电路的三个电阻 等值 ( 约 kω), 通常定时器的第 8 脚接 V, 故三个电阻 将 V 三等分, 提供给比较器 A( 第 5 脚 ) V 的参考电平, 提供给比较器 B( 第 脚 ) V 的参考电平, 定时器的 IG 端 ( 第 脚 ) 的电压小于 V 时比较器 B 输出 为高电平, 若 IG 端的电压大于 V 时比较器 B 输出为低电平 ; 同理, 当定时器的 H 5 端 ( 第 6 脚 ) 的电压大于 V 时比较器 A 输出为高电平, 若 H 端的电压小于 V 时比 较器 A 输出为低电平 由于比较器 B 的输出接 S 触发器的 S 端, 比较器 A 的输出接 S 触发器的 端, 根 据 S 触发器的逻辑规则, 得出 IM7555 的逻辑真值表如表 6. 所示 其中定时器的第 4 V V V Olt

50 6 数字电路与逻辑设计 脚为 S 触发器的清零端, 低电平有效 由于 S 触发器的 端和 S 端来自两个独立的比较器, 使定时器可以接受模拟信号的控制, 这种将模拟电路和数字电路巧妙地融为一体设计, 极大地扩展了 IM7555 的应用领域和范围 表 6. IM7555 逻辑真值表 H(6) IG() (4) () N 导通 >(/)V >(/)V 导通 <(/)V >(/)V 不变 不变 <(/)V <(/)V 断开 >(/)V <(/)V 不允许 集成定时器的典型应用 集成 555 定时器的应用非常广泛, 就类型而言, 可粗略地分为单稳态类 无稳态 ( 多谐振荡器 ) 类和施密特整形类.555 定时器构成单稳态触发器 单稳态工作方式是 555 定时器应用得最广泛 也是最有特色的一种工作模式 这种模式常被用来作为定时电路和延迟电路 如图 6.4(a) 所示是这一模式的典型连线图, 是定时元件 电路工作原理如下 : () 稳态 : 电路处于复位状态, 电容 已放电完毕, V 和 V 均为低电平 () 状态翻转 : 当 V 的下跳窄脉冲低于 i V 时, 下比较器 B 输出为高电平, 使 S 触 发器置, 电路输出 V 变为高电平, 放电管 N 截止, 电路进入暂稳态, 定时开始 () 暂稳态阶段 : V 通过 向 充电, 电容 上的电压 V 按指数规律上升, 趋向 V (4) 状态再翻转 : 当 V 上升到超过 V 时, 上比较器 A 输出为高电平, 使 S 触发 器置, 电路输出 V 变为低电平, 放电管 N 饱和导通, 定时结束 (5) 恢复阶段 : 电容 经 N 放电, V 下降到低电平, 输出 V 维持在低电平, 电路 返回稳态 暂稳态的输出脉冲宽度 根据 电路过渡过程的公式可得 :. 输出的脉冲宽度仅与 值有关, 与输入信号无关 若有第二个触发脉冲来到, 将再次重复上述过程 如图 6.4(b) 所示是上述过程中 V i V V 的时间波形图