数字电子技术与微处理器基础

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1 数字电子技术与微处理器基础 ( 第 4-5 讲 ) 主讲 : 张国钢副教授 西安交通大学电气工程学院 27 年春

2 8 时序逻辑电路与器件 8. 时序电路的结构 分类和描述方式 8.2 基于触发器时序电路的分析和设计 8.3 集成计数器 8.4 寄存器 8.5 用 Verilog 描述计数器和寄存器

3 8. 时序电路的结构 分类和描述方式 时序逻辑电路 : 在任何时刻, 逻辑电路的输出状态 不仅取决于该时刻电路的输入状态, 而且与电路存储单 元的现态 ( 原来的状态 ) 有关

4 时序逻辑电路的一般结构框图 : 输入 信号 i 组合电路 Z Z j 输出 信号 触发器输出信号 Q Q m 触发器电路 输出方程 :Z( t n ) = F[(t n ),Q(t n )] 输出是输入与 FF 现态的函数 驱动方程 :W( t n ) = H[(t n ),Q(t n )] 各触发器输入端的逻辑式 状态方程 :Q(t n+ ) = G[W(t n ),Q(t n )] 将驱动方程代入每个触发器的特征方程, 即得到 D D m 信号间的逻辑关系可以用三个向量方程来表示图 6.. 时序逻辑电路框图 : 各触发器的次态表达式 触发器输入信号

5 时序电路分类. 按照各触发脉冲输入方式的不同分为 : 2 同步时序电路是指各触发器时钟受同一个时钟脉冲控制 ; 即所有 FF 的 接在一起 异步时序电路中, 触发器的时钟不是同一个时钟脉冲 ; 即至少有一个 FF 的 与其他不同 同步时序逻辑电路 时序逻辑电路 异步时序逻辑电路

6 时序电路分类 2. 按照输出与输入是否直接相关可分为 : Mealy 型电路 ( 米利机 ) : Z ( t ) F[ ( t ), Q( t )] n n n 2 Moore 型电路 ( 摩尔机 ) : Z ( t ) F[ Q( t )] n n

7 描述方式 状态转换表 用表格的形式反映时序逻辑电路在时钟作用下, 电路现态 输入同输出及次态的关系 2 状态转换图 用图形的形式反映时序逻辑电路的状态转换规律及相应输入 输出取值关系 3 时序图 用工作波形图反映时序逻辑电路的输入信号 时钟信号 输出信号 电路状态等在时间上的对应关系

8 8.2 基于触发器时序电路的分析和设计 8.2. 触发器构成的时序电路分析时序逻辑电路中的基本单元是触发器 基于触发器时序逻辑电路的分析是时序逻辑电路分析的基础

9 同步时序电路分析方法 各触发器时钟一致, 受同一时钟控制 逻辑电路图 方程 : 驱动方程输出方程状态方程 状态转换表状态转换图时序图 逻辑功能 时序电路分析流程图

10 同步时序电路的分析 [ 例 ] 分析如图所示时序电路的逻辑功能 & & Z T C T C T C FF FF FF 2 Q Q Q 2 逻辑电路图

11 解 :() 写方程 & & Z 驱动方程 : T T C T C T C T T Q n Q Q n 2 n FF FF FF 2 Q Q Q 2 n n n 2 输出方程 : 2 Z Q Q Q 3 状态方程 : Q Q n n Q Q Q Q Q n n n n n Q Q Q Q Q Q Q Q n n n n n n n n <= 代入触发器的特性方程 : n n Q T Q

12 (2) 状态转换表 状态转换图和时序图 状态转换表 Q Q n n Q Q Q Q Q n n n n n Q Q Q Q Q Q Q Q n n n n n n n n n n n QQQ 2 状态转换表 n+ n+ n+ Q2 Q Q

13 2 状态转换图 回忆单个 FF 的状态转换图有几个圈? 多触发器, 比如 3 触发器状态图最多几个圈? 图中箭头标注意义? n n n QQQ 2 /Z / / / / / / / / Z Q Q Q n n n 2 状态转换表 n n n QQQ 2 n+ n+ n+ Q2 Q Q 图 8.2. 例 8.2. 状态转换图

14 3 时序 ( 波形 ) 图 Q Q Q 2 Z 时序图 (3) 说明电路的逻辑功能 同步 8 进制加 计数器,Z 是进位信号, 当计数到 7 时,Z 为

15 异步时序电路分析方法 至少有一个触发器时钟与其它触发器不同 时钟方程 逻辑电路图 驱动方程输出方程状态方程 状态转换表状态转换图时序图 逻辑功能

16 异步时序电路分析 [ 例 ] 下图为一异步时序电路逻辑图, 试分析该电路的逻辑功能 J Q Q Q 2 J J & C C C K K K FF FF FF 2 逻辑电路图

17 J C K Q Q Q 2 J J C C K K & 解 () 写方程式 写出触发器驱动方程和时钟方程 J =, K =, = Q 2 FF FF FF 2 2 状态方程 Q 代入触发器的特性方程 : Q JQ KQ n n n Q Q n+ n n 2 ( ) J = K =, = Q J 2 = Q Q, K 2 =, 2 = Q Q Q n n Q Q Q n n n n 2 2 ( ) ( 2 )

18 (2) 列出状态转换真值表 画出状态转换图和波形图 i an Jiaotong University 状态转换表 Q n+ n n Q Q Q Q 2 Q n n Q Q Q n n n n 2 2 ( ) ( ) ( 2 ) 时钟方程 : = 2 = = Q 状态转换表 n n n Q2 Q Q n+ n+ n+ Q2 Q Q 2 注意 : 有效的时钟信号是每个触发器翻转的前提条件 : 异步电路必须分析必须注意每个 FF 的 有效性 2 3 4?

19 状态转换表 n n n Q2 Q Q n+ n+ n+ Q2 Q Q

20 2 画出状态转换图 n n n QQQ 2 (a) 状态转换图 3 画波形图 Q Q Q 2 (3) 说明电路的逻辑功能 (b) 工作波形图 5 进制异步加 计数器

21 8.2.2 触发器构成的时序电路设计 设计要求 状态转换图 选触发器状态分配状态转换表得次态卡诺图 状态方程驱动方程输出方程 时钟方程 逻辑电路图 检查自启动 时序电路设计流程图

22 同步时序电路的设计 [ 例 ] 用下降沿触发的 JK 触发器设计同步 842 码的十进制加法计数器 ⑴ 根据设计要求, 作出状态转换图 S S S 2 S 3 S 4 S 9 S 8 S 7 S 6 S 5 状态转换图

23 ⑵ 选择触发器的类型 个数以及进行状态分配 选择所用触发器的类型和个数题已指定 JK 触发器 本例中, 因为状态数 N=, 所以触发器个数 n = 4 2 状态分配 状态分配采用 842 BCD 码 有 S =,S =,,S 9 = ~ 六个状态可作为任意项处理

24 3 列出状态转换表 状态转换表 Q Q Q Q n+ n+ n+ n+ Q Q Q Q n n n n Q Q Q n+ n n 3 2 Q Q n n

25 (3) 求出 3 个向量方程 画次态卡诺图 求状态方程 Q n n Q Q n n Q Q n n n n Q3 Q2 3 2 Q Q Q n+ Q Q n+ 2 n n 3 2 n n Q Q Q Q 3 Q Q n+ n 3 2 n+ 图 例 次态卡诺图 i an Jiaotong University Q Q Q Q Q Q Q Q n n Q Q n n n n n n n n n Q Q Q Q Q Q n n n n n n 2 2 Q JQ KQ n n n

26 Q Q Q Q Q Q Q Q n n n n n n n n Q Q Q Q Q Q n n n n n n 2 2 Q JQ KQ n n n 2 与 JK 触发器特性方程比较可得 FF 2 的驱动方程 J Q Q 2 K2 Q Q QQ 同理可得其它驱动方程 J 3 = Q 2 Q Q K 3 = Q J = Q 3 Q K = Q J =, K =

27 (4) 由驱动方程画出逻辑电路图 FF FF FF 2 J C Q & J C Q & J C Q 2 & J Q 3 C K K & K K R D R D R D R D R d 逻辑逻辑电路图

28 (5) 检查电路的自起动能力 i an Jiaotong University 即检查电路进入无效的几种 ~ 状态时, 能否在 作用下进入正常工作时的任何一个状态 方法 : 无效态作为现态计算次态 ; Q 3 Q 2 Q Q 完整的状态转换图

29 异步时序电路的简化设计方法 [ 例 ] 试设计异步 3 位二进制 (8 进制 ) 加法计数器 态序表 [ 解 ] 根据设计要求, 可列出态序表 Q 2 Q Q

30 Q 如果采用下沿触发器 Q Q 2 2 n 进制计数器特点 : Q 是 Q( ) 二分频, 也是对 Q的二进制计数 i i i i 选时钟信号的原则 : FF 状态该翻转来有效触发信号 ; 2 FF 的状态不该翻转时多余的时钟最好越少越好 Q i 翻转为 的 有效沿之前, 其低位的触发器输出为全, 有效沿之后全为 Q 因此, 将每个 FF 接成二进制计数器? 下沿触发的 FF, 接前一级 Q 输出 i 产生一个下沿, Q 产生一个上沿 D Q J K T i n n ; ; 构成 2 计数器

31 D Q J K T n n ; ; 构成 2 计数器 T T T C C C Q Q Q 2 (a) 电路图 异步八进制加法计数器 下降沿触发的触发器, 加法运算时前级 Q 端接下级 端, 减法时前级 Q 端接下级 端 上升沿触发的触发器则相反

32 Q Q i 的下沿即 Qi 非的上沿 Q Q 2 Q Q Q2 D Q D Q D Q >C >C >C 使用上沿触发的 DFF 构成的异步 8 进制加 计数器 如何在上述电路基础上, 使用触发器的直接清零端构成 5 进制计数器?

33 总结异步时序电路设计 异步时序电路的简捷方法 : 先设计 2 n 进制计数器 各触发器接成二进制计数器, 且 = 加 计数时 : 上沿触发 Q; 下沿触发 i Q i i 利用直接清 端构成反馈方程 异步时序电路简单 但时延较多, 像波浪一样从低位到高位有效, 叫行波计数器 i

34 基于 FF 的时序电路设计总结 仔细分析命题画出状态图 状态化简 状态分配 选 FF 类型和 n 编码形式的状态转换图和表 次态卡诺图 波形图 状态方程输出方程驱动方程画逻辑电路图 异步 : 依波形图确定各 FF 时钟, 即确定时钟方程 检查自启动检测电路功能

35 8.3 集成计数器 计数器的功能 : 计数 分频 定时等 ; 按计数器电路是同步异步分类 同步计数器 异步计数器 计数器的分类 按计数器输出码的规律分类 加法计数器 减法计数器 可逆计数器 按计数容量 M 分类 模 2 n 计数器, 如 6 非模 2 n 计数器, 如

36 几种中规模集成计数器 脉冲引入方式 型号计数模式清零方式预置数方式 异步 二 - 八 - 十六进制加法二 - 五 - 十进制加法 异步 ( 高电平 ) 异步 ( 高电平 ) 无无 同步 十进制加法 4 位二进制加法十进制加法 4 位二进制加法十进制可逆 4 位二进制可逆 异步 ( 低电平 ) 异步 ( 低电平 ) 同步 ( 低电平 ) 同步 ( 低电平 ) 异步 ( 高电平 ) 异步 ( 高电平 ) 同步 ( 低有效 ) 同步 ( 低有效 ) 同步 ( 低有效 ) 同步 ( 低有效 ) 异步 ( 低有效 ) 异步 ( 低有效 )

37 8.3. 异步集成计数器. 异步二进制加法计数器 由四个 T 触发器组成, 二 - 八 - 十六进制异步加法计数器 FF FF FF 2 FF 3 T T T T C C C C R D R D R D R D R R 2 & Q Q Q 2 Q 3 异步二进制计数器 逻辑电路图

38 . 异步二进制加法计数器 的功能表 R R Q Q Q 2 Q 符号图 R R 2 工作状态 异步清零 FF 计数 FF 计数 FF ~FF 3 计数 FF ~FF 3 计数 当外 仅送入, 由 Q 输出, 电路为二进制计数器 2 当外 仅送入, 由 Q 3 Q 2 Q 输出, 电路为八进制计数器 3 当外 仅送入, 而 与 Q 相连时, 电路为 6 进制计数器

39 2. 异步十进制加法计数器 由四个 JK 触发器组成, 二 - 五 - 十进制异步加法计数器 Q Q Q 2 Q 3 异步十进制计数器 7429 逻辑电路图

40 2. 异步十进制加法计数器 的功能表 7429 符号图 当外 仅送入, 由 Q 输出, 电路为二进制计数器 2 当外 仅送入, 由 Q 3 Q 2 Q 输出, 电路为五进制计数器 3 当外 仅送入, 而 与 Q 相连时, 电路为十进制计数器 4 当外 仅送入, 而 与 Q 3 相连时, 电路为十进制计数器

41 8.3.2 同步集成计数器. 同步二进制计数器 由四个 D 触发器组成, 同步二进制可预置加法计数器 同步二进制计数器 746 逻辑电路图

42 . 同步二进制计数器 746 D D D 2 D 3 CT P CT T 746 Q Q Q 2 Q 的符号图 CO LD CR 746 的功能表 CR LD CT T CT P 工作状态 异步清零同步置数保持保持计数 CR 为异步清零端 ;LD 为同步置数端 ;CT P CT T 为使能控制端 2 CO 为进位输出端 Co CT Q Q Q Q 具有清零 置数 保持和计数功能 T

43 2. 同步计数器 由四个 JK 触发器组成, 全同步式可预置二进制加法集成计数器 同步二进制计数器 7463 逻辑电路图

44 2. 同步计数器 为全同步四位二进制加法计数器 D D D 2 D CT 3 P CT T 7463 Q Q Q 2 Q 的符号图 CO LD CR 7463 的功能表 CR LD CT P CT T 工作状态 同步清零同步预置数 保持 保持 计数 Co CT Q Q Q Q T

45 清零 i an Jiaotong University 波形及引脚图 置数 Co CT Q Q Q Q T 2 3 注意进位位!

46 3. 同步计数器 由四个 T 触发器组成, 同步式可逆集成计数器 同步可逆二进制计数器 7493 逻辑电路图

47 3. 同步计数器 是双时钟输入四位二进制同步可逆计数器 U 是 加法计数时钟信号, D 是减法计数时钟信号, 是清零信 号, 是置数控制信号, 是加法进位信号, 为减法借 位信号 U D CR LD CR LD CO BO CR LD D D D 2 D 3 U BO 7493 D CO Q Q Q 2 Q 符号图 7493 的功能表 工作状态清零预置数加法计数减法计数

48 4. 多片集成计数器的级联方法 异步级联 前面介绍的各种集成计数器多是四位的, 只能实现 N 6 的计数, 在实际应用中, 经常会遇到多片集成计数器的级联使用的情况 下面以 74LS6 为例, 介绍计数器的级联方法 D D D 2 D 3 D 4 D 5 D 6 D 7 LD CT D D D 2 D 3 CO P CT LD T Q Q Q 2 Q 3 CR CT P D D D 2 D 3 CO LD CT T Q Q Q 2 Q 3 CR CO R D Q Q Q 2 Q 3 Q 4 Q 5 Q 6 Q 7 图 多片 746 的级联方法

49 4. 多片集成计数器的级联方法 同步级联 前面介绍的各种集成计数器多是四位的, 只能实现 N 6 的计数, 在实际应用中, 经常会遇到多片集成计数器的级联使用的情况 下面以 74LS6 为例, 介绍计数器的级联方法 Q Q Q Q Q Q Q Q Q Q RD D D 2 RCO 746(2) L Q Q 2 3 D D D ET EP RCO R D L D Q Q 3 2 Q Q D 3 746() D 2 D D ET EP 计数脉冲 清零脉冲

50 任意进制计数器构成 目前市售集成计数器产品, 在计数体制方面, 只做成应用较广的十进制 十六进制 7 位二进制 2 位二进制 4 位二进制等几种产品 在需要其它任意进制计数器时, 只能在现有中规模集成计数器基础上, 经过外电路的不同连接来实现 现以 M 表示已有中规模集成计数器的进制 ( 或模值 ), 以 n 表示待实现计数器的进制, 介绍实现 n 进制计数器的方法 若 M>n, 只需一片集成计数器, 如果 M<n, 则需多片集成计数器实现 如何实现? 利用清零端和置数端, 要注意同步与异步操作的区别!!!

51 异步. 异步操作 清零与置数不受 有效沿控制反馈清零法 [ 例 ] 用 74LS293 构成十进制计数器 是二 - 八 - 十六进制异步二进制加法 计数器 异步清 解 : 如图将 Q 与 相连是几进制计数器? i an Jiaotong University R R Q Q Q 2 Q 3 设 n 进制计数器的有效状态 S ~S n- Sn S Q 3 Sn- Q Q 2 Q Q Q Q 2 Q 3 方法 : 采用计数器的清 或置数端若计数器为同步清, 采用哪一个状态使清 有效?

52 设 n 进制计数器的有效状态 S ~S n- 写出 n 进制计数器 S n 状态的二 进制编码 n =, S n = 2 求反馈逻辑 R R Q Q Q 2 Q 3 F = Q 3 Q 3 画逻辑图, 如图所示 Q Q Q 2 Q

53 4 画波形图, 如图所示 Q Q Q 2 Q 3 74LS293 构成十进制计数器

54 . 异步操作 反馈置数法 [ 例 ] 试用 74LS93 设计十进制加法计数器, 设计数器的起始状态为 求 S n 状态的二进制编码 S n =S +[n] B = + = 2 求反馈逻辑 CR LD D D D 2 D 3 U 7493 BO D CO Q Q Q 2 Q 3 & LD = = Q Q3Q2Q Q Q Q 2 Q 3 3 画逻辑图如图所示 电路图

55 2. 同步操作 使用计数器的最后一个有效状态构成反馈逻辑! 在控制端加入有效的清零或置数控制信号后, 必须等待 有效沿到来时, 计数器才清零或置数 同步操作 [ 例 ] 用 74LS6 和 7463 设计一个十进制加法计数器, 要求初始状态为 写出 N 进制计数器 S n- 状态的二进编码 S n- = S +[n-] B =+= 2 求反馈逻辑 LD Q Q 3 3 画逻辑图

56 CT P CT T D D D 2 D Q Q Q 2 Q 3 CO LD CR CT P CT T D D D 2 D Q Q Q 2 Q 3 CO LD CR & & Q Q Q 2 Q 3 Q Q Q 2 Q 3 (a) 同步置数 (b) 同步清零 十进制加法计数器逻辑图 (a) 由 746 构成 (b) 由 7463 构成

57 同步操作和异步操作的总结比较 : 8 9 Q Q Q 2 Q 3 LD 同步操作波形图 在异步操作条件下, 无论是异步清零法, 还是异步置数法, 均用 S n 状态反馈, 且 S n 状态为瞬态 ; 而在同步操作条件下, 无论是同步清零法 还是同步置数法, 均用 S n- 状态反馈, 无瞬态,S n- 为有效计数状态

58 有时为了简化这类设计, 常用进位输出信号 CO 实现反馈置数 [ 例 ] 试用 746 的 CO 反馈, 实现 6 进制计数器 应该使用预置还是清 端?6 异步清, 同步预置 [ 解 ] 求预置数即 S 746 为十进制计数器, 同步置数 CR LD D D D 2 D 3 S = [-6] BCD CO = Q Q Q 2 Q 3 2 画逻辑图 Q Q Q 2 Q 3 电路图 由于预置数 是计数循环中的最小数, 这种设计方法也称为置最小数法

59 模 M 的计数器设计成任意 n 进制计数器总结 M>n 任意 n 进制的状态图 S ~S n- 同步操作取 S n- 状态构成反馈方程 异步操作取 S n 状态构成反馈方程 同步 异步操作与同步 异步电路是 2 个完全不同的概念 M<n, 先级联再反馈清零或置数

60 例 : 用 746 组成 48 进制计数器 解 : 因为 n=48, 而 746 为模 计数器, 所以要用两片 746 构成此计数器 先将两芯片采用同步级联方式连接成 进制计数器, 然后再用异步清零法组成了 48 进制计数器 & Q 7 Q 6 Q 5 Q 4 Q 3 Q 2 Q Q 3 Q Q RD D D 2 RCO 746(2) L Q Q 2 3 D D D ET EP RCO R D L D Q Q 3 2 Q Q D 3 746() D 2 D D ET EP 计数脉冲

61 例 : 用 74LS6 芯片构成二十四进制计数器 先级联为 256 进制,24 的十六进制数 :8H Q 7 Q 6 Q 5 Q 4 Q 3 Q 2 Q Q & Q 3 Q 2 Q Q ( 高位 ) 74LS6 CR CTp P CT T CTt CR CO Q 3 Q 2 Q Q ( 低位 ) 74LS6 CTp CTt 746 异步清零! 如何得到希望的 842BCD 输出?

62 分析电路功能? 分析电路功能? 十位输出 Q Q Q 3 2 Q 个位输出 Q Q Q 3 2 Q Q 3 Q 2 Q Q 7429(2) 2 R () R (2) R 9() R 9(2) Q 3 Q 2 Q Q 7429() 2 R () R (2) R 9() R 9(2) 计数脉冲 置数脉冲清零脉冲 7429 采用异步级联方式组成的二位 842BCD 码的十进制加法计数器 模为 =

63 分析电路功能? & Q Q Q Q 3 2 Q Q Q Q 3 2 R Q Q RCO 7463 D L D 3 Q D 3 2 Q D 2 D D ET EP 计数脉冲 Q Q Q 3 2 Q Q 3 Q Q Q 2 RCO R D L Q D 3 Q D 3 2 Q Q 746 D 2 D D ET EP 计数脉冲

64 8.4 寄存器 寄存器是数字系统中用来存储二进制数据的逻辑器件, 如微处理器中的指令码寄存器 地址寄存器 I/O 寄存器等 寄存器的电路结构一般由具有同步时钟控制的多个触发器组成, 待存入的数据在统一的时钟脉冲控制下存入触发器中 寄存器按逻辑功能划分 : 并行寄存器 移位串行寄存器 并行寄存器 也称为寄存器 移位寄存器, 不仅寄存还移位

65 8.4. 寄存器及应用 由 4 个 D 触发器组成的 4 位寄存器 四位寄存器逻辑图

66 8.4. 寄存器及应用 8 位上升沿 D 寄存器 CR 异步清零输入 ; 上升沿置数 ;

67 8.4. 寄存器及应用 4 位三态寄存器 LS73 符号图 CR 异步清零输入 ;EN A EN B 输出使能 ;ST A ST B 输入控制 ; 66

68 三态寄存器在总线中的应用 多个寄存器与数据总线的连接电路

69 8.4.2 移位寄存器 (Shift Register) 移位寄存器同时具有寄存和移位功能的时序逻辑电路 工作原理 : 右移 : 左移 :

70 并行输入数码的移位寄存器 工作前 : 清零 置数时 :

71 双向移位寄存器

72 集成移位寄存器. 串行输入并行输出 8 位单向移位寄存器 7464 CR CR S A S B Q 7 Q 6 Q 5 Q 4 Q 3 Q 2 Q Q 7464 的符号图 CR i an Jiaotong University D =S A S B Q Q Q 功能表 Q Q 6 Q Q

73 2. 四位双向移位寄存器 7494 D 3 D 2 D D CR S S D SR D SL Q 3 Q 2 Q Q CR 7494 的功能表 S S x x 工作状态 置零保持右移 ( 低位到高 ) 左移 ( 高位到低 ) 并行输入 7494 的符号图

74 移位寄存器的应用 寄存数据 ; 在 作用下, 数据可以统一左移或右移 ; 串 / 并数据转换, 应用于串行通信收发器等 ; 产生多个输出波形, 波形发生器 ; 控制简单的输入 输出设备等

75 移位寄存器控制 LED 读取键盘状态 74LS64 74LS64 串行输入并行输出移位寄存器 74LS65 是 8 位并行输入串行输出移位寄存器 74LS65 并行输入串行输出移位寄存器

76 分析电路功能?

77 8.5 用 Verilog 描述计数器和寄存器 module mod6cnt ( input wire clr, input wire clk, output reg [2:] q ); reg [24:] q; //25 位计数器, 对 5MHz 时钟进行 2 25 分频 (posedge clk or posedge clr) begin if (clr == ) q <= ; else q <= q + ; end assign mclk = q[24]; //.5Hz // 模 -6 计数器 (posedge mclk or posedge clr) begin if (clr == ) q <= ; else if (q == 5) q <= ; else q <= q + ; end endmodule

78 本章小结 本章介绍了时序逻辑电路的结构 分类 描述方式及特点 简介基于触发器的电路分析和设计方法 介绍了几种常用的时序电路器件, 如寄存器, 移位寄存器, 计数器等 这几种电路基本上都有对应的 MSI 产品, 掌握这些器件的逻辑功能和使用方法, 在现代电子设计中更为重要

79 作业 :

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