数字逻辑设计2013

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充宇景
5 years ago
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1 第十一讲锁存器和触发器 Latch and Flip-flop 佟冬

2 课程回顾二进制及编码布尔代数 ( 共设和定理 ) 开关函数和开关电路开关函数和开关电路的对应关系组合电路分析与综合组合电路的刻画 : 输入输出函数公式原理图 Verilog 语言组合电路的化简 ( 门数和扇入 ) 开关函数的化简卡诺图法 -M 方法自顶向下的设计方法标准组合电路模块 ( 多选择 / 译码器 / 加法器 ) 2

3 组合电路总结分析应用问题文字规范说明开关函数真值表时序图其它功能描述 ( 开关函数 ) 化简最小项范式 MOP 最大项范式 MPO 卡诺图,-M 最小覆盖 -M, Petrick 综合开关电路 ( 门级网络 ) AND-O NAND O-AND NO AND-O-INV 其它 3

4 自顶向下的层次化设计方法学设计划分需要设计的模块文字规范说明可重用的模块自顶向下开关函数真值表时序图其它化简最小项范式 MOP 最大项范式 MPO 卡诺图,-M 最小覆盖 -M, Petrick 模块化标准组合电路门级网络模块连接最终电路设计门级网络自底向上 4

5 人是如何计算的? 简单的模型? 感知 : 眼耳等判断命令 : 行为记忆大脑 5

6 数字电路的分析与设计模拟世界 A/D D/A 数字世界编码实现应用问题分析设计者知识方法工具设计分析输入存储数字系统门级网络组合电路时序电路输出 6

7 . 时序电路的引入电梯控制电路的设计当前状态 ( 现态,present state) 电梯所在的层数电梯的运行方向下一个状态 ( 次态,next state) 电梯将要运行的方向电梯将要去的层数输入 (input) 电梯内部的控制按钮各楼层的电梯控制按钮输出 (output) 对电梯电机系统发出的控制信号状态转换 (state transition) 7

8 时序电路举例带反馈 (feedback) 的电路 outputs = f(inputs, past inputs, past outputs) 在逻辑电路中构造记忆的基础门组合锁例子状态是记忆状态是组合逻辑的输出和输入存储单元的组合 value C C2 C3 multiplexer comparator mux control new equal reset comb. logic state clock equal open/closed 8

9 带反馈的电路如何控制反馈? 如何从无限循环中停止? X X2 Xn 开关网络 Z Z2 Zn 9

10 时序电路的基本概念输入 x=(x, x 2,, x n ) 输出 z=(z, z 2,, z m ) 组合电路 z i =f i (x, x 2,, x m ), i =,, m 状态 (tate) 现态 (y, y 2,, y r ) 次态 (Y, Y 2,, Y r ) 时序电路函数表示 z i =g i (x, x 2,, x m, y, y 2,, y r ), i =,, m Y i = h i (x, x 2,, x m, y, y 2,, y r ), i =,, m

11 时序电路的表示图表示 x Combinational z logic x n z m (a) x z x n Combinational logic z m y y r Y r Y Memory (b)

12 状态表和状态图状态图和状态表圆 : 状态线 : 状态变换线上标注 : 产生状态变换的输入和相应输出 Present state Input x Next state Present state x/z y Y Input/output y Y/z Next state/output (a) (b) 2

13 状态变换实例 ( 续 ) 输入 :x = 初始状态 :A Present state A B C D Input x D/ B/ C/ A/ C/ A/ D/ B/ 时间 : 现态 : A D B A D B B A C C C 输入 : 次态 : D B A D B B A C C C 输出 : (a) / / A C / / / / 输出 :z = 最后状态 :C / B / x/z D (b) 3

14 .2 存储元件存储元件 (Memory device) 双稳态 (bistable) 电子线路状态状态二进制的存储状态, 表示存储逻辑状态, 表示存储逻辑输出, 指示存储元件的现态 4

15 存储元件 (2) 激励输入 (excitation inputs) 每个存储元件有多个输入, 能激励或者驱动存储元件进入确定的状态的输入, 被称为激励输入一般的存储元件的命名是根据它与其它存储元件不同的激励输入存储元件的类型锁存器 (latch) 触发器 (flip-flop) 5

16 存储元件 (3) 锁存器锁存器的激励输入控制元件的状态置位锁存器 (set latch), 激励输入强制元件的输出为复位锁存器 (reset latch), 激励输入强制元件的输出为置位复位锁存器 (set-reset latch), 同时具有置位和复位激励信号的元件 6

17 存储元件 (4) 触发器时钟控制信号 (clock) 时钟信号向触发器发命令, 触发器根据激励信号改变状态在多触发器的电路中, 时钟信号可以使所有的触发器同步 (synchronized) 的改变状态时钟树的概念 7

18 存储元件 (4) 锁存器和触发器的操作锁存器立即响应激励输入触发器只依赖时钟响应激励输入 D D CLK 触发器 D G CLK 锁存器 CLK edge latch 8

19 存储元件的特征性质锁存器和触发器预置 (preset) 端和清零 (clear) 端同步的预置端和清零端异步的预置端和清零端脉冲 (pulse) 触发和边沿 (edged) 触发正脉冲触发和负脉冲触发上升沿触发和下降沿触发 9

20 .3 锁存器 Latch 或非门 (NO) 复习 a b f NO (a, b) = a + b (a) A B L L H H L H L H (b) Y H L L L A B Y A B Y A B Y (c) (d) (e) (a) 或门的逻辑功能 (b) 或门的电子功能 (c)(d) 标准符号表示 (e) IEEE 块符号表示. 功能 (a) 正逻辑 : 输入同时为, 输出为任意输入为, 输出为 (b) 取反的功能 2

21 带反馈的简单电路两个反相器形成一个静态记忆单元上电后永久保留固定值 "" "" 存储的值 " 如何将新的值存入存储单元? 有选择性的打断反馈路径 "remember" "data" "load" "stored value" 2

22 - 锁存器或非门 (NO) 实现与非门 (NAND) 实现 ' ' ' ' ' ' 22

$eset Hold et eset et ace \$

23 锁存器的时序行为 Timing behavior ' eset Hold et eset et ace \ 23

24 锁存器的状态行为锁存器行为的真值表 ' ' ' hold unstable ' ' 24

25 锁存器的理论行为 ' 状态图状态 : 可能的值 = = 状态转换 : 基于输入改变 ' = = = = = = = ' = = = = ' = = = 可能在和状态简震荡 ' 25

26 可观测的锁存器行为观测锁存器的状态非常困难微观上通常和中的必定不同时变化不确定最终返回状态还是 ' = = = ' = = = ' = = = = ' = 26 = =

27 - 锁存器分析 (t) ' (t+ ) (t) (t+ ) hold reset set X not allowed X (t) X X 特征方程 :(t+ ) = + (t) *=+ 27

28 锁存器的激励输入限制置位端和复位端不能同时变为无效产生信号追逐 (race) 输出将产生震荡 (oscillate) 最终必有一个门获胜, 锁存器达到稳态, 但是不能确定输出的结果恢复时间 (ecovery Time, t rec ), 复位和置位有效信号间的最小时间置位端和复位端的有效脉冲不能太短进入亚稳态 (metastable) 状态脉冲的宽度基本上要大于恢复时间 t rec 应该在设计电路时, 十分注意 28

29 亚稳态 (Metastable) 锁存器的两个稳态 : 逻辑和逻辑亚稳态为两个稳态之外的第三个平衡的状态随着噪声的介入, 会在比较长的时间内变为稳态, 但是并不能确定稳态的类型亚稳态的危害 : 不同的门对相同的亚稳态信号地解释, 逻辑或者逻辑并不一致 Metastable status 29

30 门控锁存器 (Gated - latch) 控制和输入信号是否对存储值产生影响 ' enable' ' ' et eset ' ' enable' ' 3

31 激励表和特征方程 Enable inputs C Excitation inputs Present state Next state * Hold No change eset et Not allowed dd, d C dd, d (a) (b) * = C + + C 3

32 时钟 Clocks 用来保证时间等待足够长的时间使输入信号 ( and ) 稳定然后再准许影响存储的值时钟是规整的周期性信号时钟周期 (period): 两个相同跳变的时间间隔占空比 (duty-cycle): 高电平所占时钟周期的比例 duty cycle (in this case, 5%) period 32

33 时钟 ( 续 ) 用时钟控制锁存器不让和在时钟信号有效时变化只有一半的时钟周期用来信号传播另一半的时钟周期输出 ( 状态 ) 保持不变 clock and stable changing stable changing stable clock 33

34 .3 主从触发器 (master-slave flip-flop) 将锁存器级联 : 一个锁存器的输出连接另一个锁存器的输入用时钟信号的两个电平分别控制两个锁存器两倍的逻辑门 ( 与锁存器相比 ) 输出在相同的时钟边沿间 ( 一个时钟周期内 ) 一直保持稳定 master stage slave stage P P CLK 34

35 主从触发器 Master lave M C C C C (clock) (a) (b) C Master gated hold gated hold gated hold gated hold and may not change lave hold gated hold gated hold gated hold gated M C t su (setup) t h (hold) t w C low pulse width (master enabled) t w C high pulse width (slave enabled) Flip-flop output can change (c) (d) 35

36 特征方程和激励表 C * No change d eset et Not allowed (b) d (a) * = + 36

37 捕获问题 ( 捕获问题 ) 主从触发器的第一级锁存器 CLK P P 如果时钟电平高时产生一个静态冒险 (static hazard) 导致必须限制输入逻辑是无冒险的电路 et eset s catch CLK Master Outputs lave Outputs master stage slave stage P P 37

38 主从 D 触发器 (D Flip-flop) 让和互补可以消除捕获问题 D 的值需在时钟变低之前保证是要存储的值 D = + master stage slave stage P D P CLK gates 38

39 主从 D 触发器的特性 D C * tore tore D (a) (b) Enabled: M M M M M C D M = 39 (c) * = D

40 .4 JK 触发器在锁存器和触发器中,= 且 = 不被容许在 JK 触发器中,J =,K =, 当 J = 且 K = 时, JK 触发器产生状态翻转 (toggle) d J d d J K C * (a) Hold eset et Toggle JK d (b) J * = K + J K (c) 4

41 主从 JK 触发器结构 K K J C J * D C J C K (a) (b) 4

42 .5 边沿触发器主从触发器需要时钟的上升沿和下降沿边沿触发器只需要时钟的上升沿或者下降沿正沿触发器 ( 上升沿触发器 ) 时钟信号由 -> 的转变负沿触发器 ( 下降沿触发器 ) 时钟信号由 -> 的转变 42

43 43 边沿 D 触发器分析 7474( -> ) (a) PE D CL CLK

44 44 边沿触发 D 触发器 ( -> ) (a) PE D CL CLK

45 D 触发器的时序限制建立时间 (setup time, t su ) 在使能信号变化前, 激励信号必须保持的一段时间保持时间 (hold time, t h ) 在使能信号变化后, 激励信号必须保持的一段时间最小脉冲宽度 (t w ): 为保证状态的稳定, 时钟信号需要的最小脉冲宽度 45

46 D 触发器的时序约束 D D may not change etup time violation Hold time violation C t su (setup) t h (hold) t su t h t w Minimum enable pulse width Unknown state 46

47 异步控制信号上图中的 PE 和 T 异步控制信号对状态的影响, 不需要与时钟同步需要注意最后一级锁存器的回复时间限制 746 D Latch 中的异步控制信号 : D PE (or ) C C2 CL (or ) 47

48 .6 T 触发器 V CC T PE CL PE J C K CL (a) (b) 48

49 T 触发器特性 T * Toggle Toggle T (a) (b) * = 49

50 钟控 T 触发器 PE T C CL T PE J C K CL (a) (b) 5

51 钟控 T 触发器的激励表 T C * Hold Toggle * = T + T 5

52 时序部件总结状态图状态表状态转换锁存器触发器脉冲触发器 ( 主从触发器 ) 边沿触发器异步控制信号异步复位端异步置位端 52

53 锁存器和触发器的总结电路器件特征方程锁存器门控锁存器 D 锁存器触发器 D 触发器 JK 触发器 T 触发器 ( 边沿触发 ) T 触发器 ( 钟控 ) * * * * * * * * C DC C D K J T T C 53

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PowerPoint Presentation 课程代码 :483 第十讲时序逻辑时序元件 ( 锁存器 ) 佟冬 Microprocessor &D Center tongdong@mprc.pku.edu.cn http://mprc.pku.edu.cn/courses/digital/2fall 课程回顾二进制及编码布尔代数 ( 共设和定理 ) 开关函数和开关电路开关函数和开关电路的对应关系组合电路分析与综合组合电路的刻画 :