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1 组合逻辑电路 第四章组合逻辑电路 梁华国电子科学与技术系 概述 组合逻辑电路分析 组合逻辑电路设计 考虑特殊问题的逻辑设计 若干常用的组合逻辑电路 组合逻辑电路中的竟争 - 冒险 概述 组合逻辑电路 组合逻辑电路的定义 : 是指电路在任何时刻产生的稳定输出信号, 仅取决于该时刻电路的输入信号 a a a n 组合逻辑电路 y y y f a a a y f a a a n y 组合逻辑电路的框图 y faa an n 概述 组合逻辑电路分析 组合逻辑电路设计 若干常用的组合逻辑电路 考虑特殊问题的逻辑设计 组合逻辑中竟争冒险 常用的中规模组合逻辑标准构件 组合逻辑电路分析 组合逻辑电路分析 一般分析步骤 : 分析下图逻辑功能 阅读组合逻辑电路图 列写逻辑表达式 列出真值表 指出电路的逻辑功能 做出对逻辑电路图的评价和改进 P P P s c sp P P P cp s c s H c 半加器 s

2 组合逻辑电路分析 组合逻辑电路分析 S C S C - s C - s C - C - C - 逐级电平推导法 C - C - C - C - s H c H C - C s C - c C - C - C - C - C - C - S C C S F C - 全加器 F F 组合逻辑电路分析 组合逻辑电路分析 列写逻辑表达式分析下图逻辑功能 译码器的分析 译 码 器 - 译码器 译中为 输出 译中为 输出 n-to- n 的译码器, 对于每一种输入可能, 只有一个输出信号被译中 n 个输入 n 个输出, 功能相当于最小项产生器 组合逻辑电路分析 组合逻辑电路分析 数据选择器的分析 多路分配器的分析 D D D D D D D D D D D D -to- 数据选择器 D D 多路分配器 译码器 D D D D

3 习题 P9-: 题...

4 组合逻辑电路 第四章组合逻辑电路 梁华国电子科学与技术系 概述 组合逻辑电路分析 组合逻辑电路设计 考虑特殊问题的逻辑设计 若干常用的组合逻辑电路 组合逻辑电路中的竟争 - 冒险 组合逻辑电路设计 组合逻辑电路设计 一般设计步骤 : 根据功能描述列出真值表 根据真值表化简逻辑函数为最简的 与 - 或 表达式 根据选用的门电路的类型及其实际问题的要求, 将函数转化成所需要的表达式 画出逻辑图 6 7 例 : 设计一位全减器, 它有三个输入端 : 被减数, 减数, 低位借位 C; 输出 : 差 F, 向高位的借位 C. C F C C 6 7 F C 6 7 C FCCCC C CC 组合逻辑电路设计 组合逻辑电路设计 F C C C C C C C 数学 :7 学分 ; 英语 : 学分 ; 例 : 某学期考试四门课程 : 政治 : 学分 ; C D F 体育 : 学分 每个学生总计要获得 个以上学分才能通过本学期考试 要求写出反映学生是否通过本学期考试的逻辑函数 设 C D 分别为四门课, 表示通过此门课通过, 表示不通过 ;F 为 时表示本学期考试通过, 为没通过 D FCCD C 6

5 组合逻辑电路设计 组合逻辑设计 例 : 已知 x x 和 y y 是两个正整数, 写出判断 > 的逻辑表达式 > 的简化真值表 x x y y F x x x y x x y y x x y y F x y x x y y x x y y y y x x F x y x y y x x y C 逻辑函数的 与非 门实现. 原函数二次反演, 一次展开 : 例如 :FCCDD FCCDD D C CD D F C CD D 组合逻辑电路设计 组合逻辑电路设计. 反函数三次反演, 一次展开 : F 逻辑函数的 或非 门实现 采用 与非 门实现的对偶方法 直接采用反演定理 C D FCDCD FCDCD CD CD CD C D C 例如 : 用或非门实现函数 FCC F CC D F C C CC C C F 组合逻辑电路设计 习题 逻辑函数的 与或非 门实现 例如 : 用与或非门实现函数 FCC 对 F 两次求反 FCC 对 F 一次求反 FCC CC P6 题.. P- 题..6.9 FF CC

6 组合逻辑电路 考虑特殊问题的逻辑设计 概述 多输出函数的逻辑设计 组合逻辑电路分析 组合逻辑电路设计 考虑特殊问题的逻辑设计 若干常用的组合逻辑电路 组合逻辑电路中的竟争 - 冒险 例如 : F CD F CDCD 公共的项并不总是很明显 : F DCD F CCDCD 等效的 F CDCDC C D C D C F F D F

7 组合逻辑电路 考虑特殊问题的逻辑设计 概述 多输出函数的逻辑设计 组合逻辑电路分析 组合逻辑电路设计 考虑特殊问题的逻辑设计 若干常用的组合逻辑电路 组合逻辑电路中的竟争 - 冒险 例如 : F CD F CDCD 公共的项并不总是很明显 : F DCD F CCDCD 等效的 F CDCDC C D C D C F F D F 考虑特殊问题的逻辑设计 多输出的逻辑函数的化简步骤 :. 构成各自函数以及各个函数之间所有组合相交的卡诺图. 找出每个卡诺图的所有极大块, 如果在高一级以上相交卡诺图已圈过的极大块, 在后继卡诺图中, 不再圈出. 构成函数的最小覆盖 对函数有关的所有卡诺图, 从高到低优先选择极大块, 如果发现某级的极大块被其它级极大块包含, 此块应删去 特点 : 点面相结合 C 考虑特殊问题的逻辑设计 例如 : 已知有四个输入变量的三个逻辑函数 : F,7,8,9,,, F,7,, F,6,7,8,9,, 求其一组最简的 F,F,F 与 - 或 表达式 D 6 F F F F F F F F F F CDCD F CD CDCD F CD C F F F 考虑特殊问题的逻辑设计 F F F CD CD CD CD C 考虑特殊问题的逻辑设计 包含无关最小项的逻辑设计 在 n 个最小项中, 一部分最小项并不能决定函数的值, 我们把这些最小项称为无关最小项无关最小项发生在两种情况 : 输入某些组合不可能出现 所有输入都可能出现, 但其中部分输入对其输出并不关心 化简依据 : 逻辑函数加上或者去掉无关最小项, 对原函数逻辑功能无影响

8 考虑特殊问题的逻辑设计 例如 : 用与非门设计一个判别电路, 以判别 8 码所表示的十进制数之值是否大于等于 C D F 设 :8 码对应输入变量 :,,C,D, 输出函数为 F, CD 时,F; 当 CD 时,F F,6,7,8,9,,,,,,,,,, 8 FDC D C 9 D D 7 F C 6 C 考虑级数的逻辑设计 考虑特殊问题的逻辑设计 例 : 用与非门 与或非门分别实现以下函数 : FC. 用代数法化简函数 FCCDCDCECGCF 课堂练习. 已知逻辑函数 :FECDE CDECDE 的最简表达式为 :FEDC 求其可确认的无关最小项 F F F. 分析右图, 并说明其逻辑功能. 设计一个二位二进制乘法器的逻辑电路

9 第四章组合逻辑电路 梁华国黄正峰电子科学与技术系 组合逻辑电路 概述 组合逻辑电路分析 组合逻辑电路设计 考虑特殊问题的逻辑设计 若干常用的组合逻辑电路 组合逻辑电路中的竟争 冒险

10 .. 编码器 Encoder. 若干常用的组合逻辑电路 编码 : 为了区分一系列不同的事物, 将其中的每个事物用二值代码表示 编码器 : 由于在二值逻辑电路中, 信号是以高低电平给出的, 故编码器就是把输入的每一个高低电平信号变成一个对应的二进制代码 编码器分为普通编码器和优先权编码器 根据进制可分为二进制编码器和二 十进制编码器 一 普通编码器.. 编码器 位二进制普通编码器, 也称为 8 线 - 线编码器, 其框图如图.. 所示 I ~I 7 为信号输入端, 高电平有效 ; 为三位二进制代码输出端, 由于输入端为 8 个, 输出端为 个, 故也叫做 8 线 - 线编码器

11 其输入 输出的真值表为.. 编码器 利用无关项化简得到其输出端逻辑式为 特点 : 任何时刻只允许输入一个编码信号 其逻辑电路如图.. 所示.. 编码器 图.. 位二进制编码器 8 线 - 线编码器 6

12 二 优先编码器 普通编码器每次只能输入一个信号 而优先编码器可以同时输入几个信号, 但在设计时已经将各输入信号的优先顺序排好 当几个信号同时输入时, 优先权最高的信号优先编码 下面以 8 线 - 线优先编码器 7HC8 为例, 其逻辑符号如图.. 所示, 内部电路如书 P 7 图.. 所示 7 二 优先编码器 由 P7 图.. 可知, 如果不考虑输出扩展端,8 线 - 线优先编码器 设 I 7 优先权最高,,I 优先权最低 其输出端的逻辑式为 其中 S 为选通输入端, 当 SS 时所有输出端均被锁定在高电平, 即 I 7 ~I 当 S S 时, 编码器正常工作 8

13 二 优先编码器 由 P7 图.. 可知, 不考虑扩展端,8 线 - 线优先编码器 设 I 7 优先权最高,,I 优先权最低 其真值表如表所示 9 二 优先编码器 为了扩展电路的功能和使用的灵活性, 在 8 线 - 线优先编码器 7HC8 中附加了选通输出端 S 和扩展端 E, 且由 P7 图.. 可知 为 时, 电路工作无编码输入 为 时, 电路工作有编码输入

14 二 优先编码器 7HC8 的真值表如下表 优先编码器的特点 6

15 优先编码器的特点 优先编码器的特点 7

16 优先编码器的特点 例.. 例.. 试用两片 7HC8 接成 6 线 - 线优先编码器, 将 ~ 6 个低电平输入信号编为 ~ 6 个 位二进制代码, 其中 的优先权最高, 的优先权最低 解 :a. 要求 6 个输入端, 正好每个 7LS8 有 8 个输入端, 两片正好 6 个输入端, 满足输入端的要求 ; 6 8

17 例.. b. 根据优先权的要求, 若第一片的优先级比第二片高, 则第一片的输入为 ~ 8, 第二片的输入为 7 ~ 当第一片工作, 即有输入信号时, 第二片禁止工作, 也就是使得第二片的 S 由表中可知可将第一片的 S 接到第二片的 S 上 S E 状态不工作 工作, 但无输入工作, 且有输入不可能出现 7 例.. c. 由于 7HC8 输出端只有 个, 要想根据要求输出为 线, 必须借用第一片的扩展端 E 由于有输入时, E, 无输入时 E, 故加反相器可作输出四位二进制数码的最高位 8 9

18 例.. 其逻辑接线图如图.. 所示 9 二 - 十进制优先编码器 7LS7 将十个信号编成 个 CD 代码 其内部逻辑图见书 P 7 图.. 所示 其逻辑符号如图.. 所示 I 9 I 8 I 7 I 6 I I I I9 I8 I7 I6 I I I I I I I I I 7LS7.. 7LS7 I 9 ~ I 为 个输入信号,I 9 的优先权最高, I 的优先权最低 ; ~ 为四位二进制 CD 码的输出端

19 二 - 十进制优先编码器 其功能表为 :. 当 I 有输入信号, 其他输入为高电平, 输出 ; 输 入 输出 I I I I I I 6 I 7 I 8 I 9. 输出代码为对应二进制 CD 码的反码, 如 I 6 时, 输出为, 为 的反码

20 .. 译码器 译码器就是将每个输入的二进制代码译成对应的输出高 低电平信号, 和编码器逆过程 常用的译码器分为二进制译码器 二 - 十进制译码器和显示译码器 一 二进制译码器 即将 N 位二进制代码译成 N 个高低电平信号, 称为 N 线 - N 线译码器 如 N, 则可译 N 8 个高低电平信号, 称为 线 -8 线译码器 图..6 为 线 -8 线译码器的框图 其中 : ~ - 二进制代码输入端 ; 7 ~ - 信号输出端 图..6 线 -8 线译码器的框图 其真值表如下表 线 -8 线译码器 各输出端逻辑式为 称为最小项译码器

21 二极管与门阵列构成 位二进制译码器 上述最小项 线 -8 线译码器由二极管与门阵列构成的电路如图..7 所示 : 设 VccV, 输入信号的高低电平为 V 和 V, 二极管导通压降为.7V 图..7 二极管与门阵列构成的 线 -8 线译码器 二极管与门阵列构成 位二进制译码器 则当 时, 则只有 注 : 二极管构成的译码器优点是电路比较简单 缺点是电路的输入电阻低 输出电阻高 另外存在输出电平移动问题 通常用在中大规模的集成电路中

22 中规模集成译码器 7HC8 7HC8 是由 CMOS 门构成的 线 -8 线译码器, 其逻辑图如图..8 所示图..8 附加控制端输出端低电平有效输入端 6 译码器 7HC8 S 输出输入 S S 6 7 其逻辑功能表为 : 图..9 为 7HC8 的逻辑符号 : 图..9 7HC8 的逻辑符号

23 7 译码器 7HC8 S 输出输入 S S 6 7 其逻辑功能表为 : 禁止工作, 输出端状态全部为高电平 时, 译码器被 或当附加控制端 S S S. a b. 当 S,S S 时, 译码器处于工作状态. ; ; ; ; ; ; ; c. 当译码器工作时, 输出端的逻辑式为 8 译码器 7HC8 S 输出输入 S S 6 7 由上面分析可知, 输出端的逻辑式是以输入的三个变量最小项取反的形式, 故这种译码器也叫最小项译码器 以反码的形式输出 全是高电平, 只有时, 其它门输出端 称为地址输入端 如当入端, 称为数据输来定 故端输入, 具体从哪端输出要由地址由 时, 数据 此译码器也是一个数据分配器多路输出器, 当 S, S S S S S. d

24 例.. 例.. 试用两片 线 -8 线译码器 7HC8 组成 线 -6 线译码器, 将输出的 位二进制代码 D D D D 译成 6 个独立的低电平信号 Z ~ Z 解 : 由于 7HC8 为 线 -8 线译码器, 要构成 线 -6 线译码器, 需要 个输入地址线, 故要除了 7HC8 的 个输入端外, 还要利用附加控制端, 根据 7HC8 功能表, 利用 S 和 S 及 S S S 9 S S 实现的电路如图.. 所示 例.. D 片工作, 片不工作 图.. Z D 片不工作, 片工作

25 二 - 十进制译码器 二 - 十进制译码器就是将 个 CD 代码译成 个高低电平的输出信号,CD 码以外的伪码 ~, 输出均无低电平信号产生 7HC 即为二 - 十进制的译码器, 其内部逻辑图如图.. 所示, ~ 9 图.. 用译码器设计组合逻辑电路. 基本原理由于译码器的输出为最小项取反, 而逻辑函数可以写成最小项之和的形式, 故可以利用附加的门电路和译码器实现逻辑函数. 举例 例.. 利用 7HC8 设计一个多输出的组合逻辑电路, 输出逻辑函数式为 : Z C C C Z C C Z C Z C C C 6

26 7 例.. 解 : 先将要输出的逻辑函数化成最小项之和的形式, 即 C C C Z C Z C C Z C C C Z 将要实现的输出逻辑函数的最小项之和的形式两次取反, 即 Z Z Z Z 例.. 由于 7HC8 的输出为 ~ 7,, 则用 7HC8 实现的电路如图.. 所示 Z Z Z Z 图..

27 . 七段字符显示器 显示译码器 即用七段字符显示 ~9 个十进制数码, 常用的七段字符显示器有半导体数码管和液晶显示器两种 图.. 为半导体数码管 S 共阴极 的外形示意图及内部等效电路 图.. 显示译码器 注 : 半导体数码管每段都是一个发光二极管 LED, 材料不同,LED 发出光线的波长不同, 其发光的颜色也不一样 半导体数码管分共阴极和共阳极两类,S 属于共阴极类型, 因为从内部电路上看, 其各发光二极管的阴极是接在一起的 当外加高电平时, 发光二极管亮, 故高电平有效 而共阳极内部电路如图..6 所示, 故低电平有效 6 8

28 显示译码器 半导体数码管的优点是工作电压低, 体积小 寿命长 可靠性高 响应时间短 亮度高等 缺点为工作电流大 7 显示译码器 b. 液晶显示器 LCD 显示器 : 液晶是一种既有液体的流动性又具有光学特性的有机化合物 它的透明度和呈现的颜色是受外加电场的影响, 利用这一点做成七段字符显示器 七段液晶电极也排列成 8 字形, 当没有外加电场时, 由于液晶分子整齐地排列, 呈透明状态, 射入的光线大部分被返回, 显示器呈白色 ; 8 9

29 显示译码器 当有外加电场, 并且选择不同的电极组合并加以电压, 由于液晶分子的整齐排列被破坏, 呈浑浊状态, 射入的光线大部分被吸收, 故呈暗灰色, 可以显示出各种字符来 液晶显示器的最大优点是功耗极低, 工作电压也低, 但亮度很差, 另外它的响应速度较低 一般应用在小型仪器仪表中. CD- 七段显示译码器 七段数码管需要驱动电路, 使其点亮 驱动电路可以是 TTL 电路或者 CMOS 电路, 其作用是将 CD 代码转换成数码管所需要的驱动信号, 共阳极数码管需要低电平驱动 ; 共阴极数码管需要高电平驱动 9 显示译码器 如共阴极数码管 S 当某段加高电平时, 则点亮, 加低电平时, 熄灭 那么如果显示某一数字如, 则 abcdg,fe

30 显示译码器 字形 g f e d c b a 数字输出输入 显示译码器.... 译码器译码器从真值表画出 a~ g 的卡诺图, 圈 然后求反可得各输出端的逻辑式

31 显示译码器 各输出端的逻辑式为 : 注 :CD- 七段显示译码器, 不是最小项译码器, 它是将 位 CD 码译成 7 个代码, 广义上也是译码器 显示译码器 78 是就是按照上面的逻辑式设计, 并添加一些附加控制端和输出端, 集成的 CD- 七段显示译码器, 可以驱动共阴极数码管 其逻辑图如图..6 所示 图..6

32 显示译码器 a b c 78 d LT e I / RO RI..7 CD 78 f g 其逻辑符号如图..7 所示 其中 : ~ : 四位 CD 码的输入端 a~g: 驱动数码管七段字符的 7 个输出端

33 .. 数据选择器 Mux 一 数据选择器的工作原理 数据选择其就是在数字信号的传输过程中, 从一组数据中选出某一个来送到输出端, 也叫多路开关 现以双 选 数据选择器 7HC 为例说明数据选择器的工作原理 其内部电路如右图所示 ultplexer: 数据选择器 ultpler: 乘法器 图.... 数据选择器 图.. 输出端的逻辑式为 [ S D D D D ]

34 对于一个数据选择器 : D ~ D : 数据输入端.. 数据选择器 : 选通地址输入端 : 输出端 : 附加控制端 S 当 S, S D 时, D D D.. 数据选择器 真值表如下表所示 S D D D D

35 .. 数据选择器 例.. 试用双 选 数据选择器 7HC 组成 8 选 数据选择器 解 : 四选一 只有 位地址输入, 从四个输入中选中一个 ; 八选一 的八个数据需要 位地址代码指定其中任何一个, 故利用 S 做为第 位地址输入端, 其实现电路如图.. 所示 图.. 输出端的逻辑式为 D D D D D D D D 6 7 S D D D D 用数据选择器设计组合逻辑电路 对于 选 数据选择器, 在 S 时, 输出与输入的逻辑式为 : 当 S, S D 时, D D D 若将 作为两个输入变量, D ~D 为第三个变量的输入或其他形式, 则可由 选 数据选择器实现 变量以下的组合逻辑函数 6

36 用数据选择器设计组合逻辑电路 例.. 分别用 选 和 8 选 数据选择器实现逻辑函数 C C C 解 : 用四路数据选择器实现若将 C 作为地址输入线, 或其他形式作为各数据的输入端, 将所给的逻辑函数表示成最小项之和地形式, 即 C C C C C C C C C C C C C C C C C C C 7 用数据选择器设计组合逻辑电路 双 选 数据选择器 7HC 的一个 选 数据选择器的输出端逻辑函数为 当 S, S D 时, D D D 则和所给函数相比较得 : C C C C 令, C,D,D D D 其电路连线如图.. 所示 S 8

37 用数据选择器设计组合逻辑电路 由 8 选 数据选择器实现 先将所给逻辑函数写成最小项之和形式, 即 外部接线图如下图所示 C C C C C C C C C C C C C C C C C C C 7HC W D D D D D D D6 D7 S C C C C 令 :,, C, D D D, D D D D 6 D

38 一 位加法器. 半加器 Half dder 半加器只考虑两个 位二进制数相加, 不考虑低位的进位 输出端的逻辑式为 S CO.. 加法器 dder 其真值表为 输 入 输 S CO 出 S: SUM 本位和 CO: Carry Out 向高位的进位.. 加法器 其逻辑电路及逻辑符号如图..6 所示 S CO 逻辑电路 逻辑符号 半加器的逻辑电路及逻辑符号

39 .. 加法器. 全加器 Full dder 全加器除了加数和被加数外, 还要考虑低位的进位 其真值表如右表 输 入 CI 输 S 出 CO 其输出端的逻辑式为 S CI CI CI CI CI CO CI CI CI.. 加法器 S CI CO CI 由半加器组成的全加器的逻辑电路和逻辑符号如图..7 所示 输出端的逻辑式为

40 .. 加法器 双全加器 7LS8 的内部电路是按下式构建的, 如下图所示 S CI CO CI 合并 再求反 S CI CI CI CI CO CI CI 输出端的逻辑式为 二 多位加法器. 串行进位加法器 行波进位加法器.. 加法器 两个多位二进制数相加, 必须利用全加器, 位二进制数相加用 个全加器,n 位二进制数相加用 n 个全加器 只要将低位的进位输出接到高位的进位输入 图..8 所示电路为 位全加器, 由于低位的进位输出接到高位的进位输入, 故为串行进位加法器 输出端的逻辑式为 6 图..8

41 7.. 加法器. 超前进位加法器为了提高速度, 若使进位信号不逐级传递, 而是运算开始时, 即可得到各位的进位信号, 采用这个原理构成的加法器, 就是超前进位 Carry Lookahead 加法器, 也叫快速进位 Fast carry 加法器 CO S CI 输出输入由全加器真值表可知, 高位的进位信号的产生是在两种情况下 : 在 ; 在 且 CI 故向高位的进位信号为 CI CO 8 输出端的逻辑式为.. 加法器设 G 为进位生成函数 Generate,P 为进位传递函数 Propagate, 则上式可写成 CI CO ] [ ] [ CI P P PP PG P PP G PP PG G CI P G PP PG G CI P G P G CI P G CO CI S 和为 :

42 .. 加法器 7LS8 就是采用这种超前进位的原理构成的 位超前进位加法器, 其内部电路如图..9 所示 9 图..9.. 加法器 逻辑图形符号如图.. 所示 其中 : ~ 为一个四位二进制数的输入 ; ~ 为另一个二进制数的输入 ;CI 为最低位的进位 ;CO 是最高位的进位 ;S ~S 为各位相加后的和 超前进位加法器提高了运算速度, 但同时增加了电路的复杂性, 而且位数越多, 电路就越复杂 输出端的逻辑式为 CI.. 7LS8 CO S S S S

43 6 输出端的逻辑式为.. 加法器例..8 将 CD 的 8 码转换为余 码 C D 输出输入解 : 其真值表如右表所示, 则 DC 故实现的电路如图.. 所示图.. 三 用加法器设计组合逻辑电路

44 .. 数值比较器 Coparator 实现比较两个数值大小的逻辑电路即为比较器 一 位数值比较器设有一位二进制数 和 比较有三种可能结果,,,,,, < > < > 同为或则则实现的电路如下图所示.. 数值比较器例如 : 比较两个 为二进制数 和, 输出为 > 和 < 则在比较两个多位数的大小时, 必须自高位向低位逐位比较 < > <. 多位比较器的原理

45 .. 数值比较器右图为集成 位二进制比较器 CC8 的内部逻辑电路它有三个附加输入端 I < I 和 I >, 用于扩展.. 数值比较器其输出端的逻辑式为 I I I < < > > 当比较两个 位数时, 没有来自低位的进位结果 应使 I < I >,I

46 .. 数值比较器 例..9 试用两片 CC8 组成一个 8 位数值比较器 解 : 其实现的电路如图.. 所示 低 位 高 位 图.. 注意 : 电路结构不同, 扩展输入端的用法也不完全相同 教材中 P 是 7LS8, 接法不一样

47 . 组合逻辑电路中的竞争 冒险.. 竞争 - 冒险现象及成因 一 什么是 竞争 两个输入 同时向相反的逻辑电平变化, 称存在 竞争 二 因 竞争 而可能在输出产生尖峰脉冲的现象, 称为 竞争 - 冒险 三 线 - 线译码器中的竞争 - 冒险 当 从 时, 在动态过程中可能出现 或 所以 和 输出端可能产生尖峰脉 冲

48 . 组合逻辑电路中的竞争 冒险 竞争冒险的产生原因 : 重汇聚 reconvergence F F 消除竞争冒险的方法 加入滤波电容 输出电压的波形随之变坏

49 消除竞争冒险的方法 加选通脉冲 : 对于选通脉冲的宽度和作用时间都有严格的要求 消除竞争冒险的方法 修改逻辑设计 : F C CC C 适用范围有限 6

50 课后作业 P 9 习题,,,9, 7

没有幻灯片标题

没有幻灯片标题 第四章 组合逻辑电路 4. 组合电路的分析 4.2 组合电路的设计及典型组件介绍 4.3 中规模组合逻辑组件的灵活应用 4.4 组合电路中的竞争 - 冒险现象 当前的输入逻辑电路组合电路 时序电路 功能 : 输出只取决于 组成 : 门电路, 不存在记忆元件 功能 : 输出取决于 组成 : 组合电路 当前的输入 记忆元件 原来的状态 4. 组合电路的分析任分析 : 给定逻辑图务给定设计 : 逻辑功能

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