Basic Virtex-II Architecture

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1 Virtex-II 基本架构

2 目标完成此模块的学习后你将会了解 Virtex-II FPGA 的基本架构资源 Virtex-II 基本架构 - 2-3

3 概览综述 CLB 资源 I/O 资源 Virtex-II 的其它特性 Virtex-II Pro 的特性总结附录 Virtex-II 基本架构 - 2-4

4 FPGA 架构的综述 Xilinx 所有的 FPGA 都包含有相同的基本资源可配置逻辑块 CLB 包含有组合逻辑和寄存器资源输入 / 输出块 IOB : 为 FPGA 提供与外部的接口可编程互连资源其它资源三态缓冲器全局时钟缓冲器边界扫描逻辑 Virtex-II 基本架构 - 2-5

5 概览综述 CLB 资源 I/O 资源 Virtex-II 的其它特性 Virtex-II Pro 的特性总结附录 Virtex-II 基本架构 - 2-6

6 可配置逻辑块 CLB Tile 每个 Virtex -II CLB 包含四个 slice 快速连接线 Fast CONNECT 为同一个 CLB 的各个 slice 之间提供反馈同时也提供了到邻近 CLB 的布线通路开关矩阵使得可以访问通用布线资源开关矩阵 COUT TBUF TBUF SHIFT Slice S Slice S3 Slice S2 COUT Slice S Fast Connects CIN CIN Virtex-II 基本架构 - 2-7

7 简化的 Slice 的结构每个 slice 有四个输出两个寄存输出和两个非寄存输出每个 CLB 旁边有 2 个三态缓冲器 BUFT 可以允许 CLB 的所有 6 个输出访问进位逻辑只在垂直方向上自下而上每个 CLB 有两个独立的进位链 Slice PRE LUT Carry D Q CE LUT Carry CLR PRE D Q CE CLR Virtex-II 基本架构 - 2-8

8 细化的 Slice 的结构后续的几张胶片将讨论 slice 的特性查找表 LUT 多路选择器 MUXF5 MUXF6 MUXF7 MUXF8 图中只画出了多路选择器 F5 和 F8 进位逻辑乘与时序元件 Virtex-II 基本架构 - 2-9

9 Virtex-II 基本架构 - 2- 查找表组合逻辑 A B C D Z 组合逻辑被存放在查找表 LUT 中也称为函数发生器 FG 其容量受限于输入的数目而非复杂程度通过查找表的时延是固定的... Z D C B A

10 查找表的连接 CLB Slice S3 Slice S2 F5 F5 F6 F8 MUXF8 将两个 MUXF7 的输出合并来自上面或下面的 CLB MUXF6 将 Slice S2 和 S3 的输出合并 Slice S F5 F7 MUXF7 将两个 MUXF6 的输出合并 Slice S F5 F6 MUXF6 将 Slice S 和 S 的输出合并 MUXF5 将每个 Slice 中的两个 LUT 输出合并 Virtex-II 基本架构 - 2-

11 快速进位逻辑简单快速完全的算术逻辑专用的异或门可以完成单级求和采用专用的布线资源所有的综合工具都能推导出进位逻辑 Virtex-II 基本架构 - 2-2

12 乘与门用于实现高效的乘加早期的 FPGA 架构需要采用两个查找表来实现一位的乘加操作乘与门使得可以在一个查找表内实现一位的乘加操作可以减少实现乘加运算所需的面积 A LUT CY_MUX S CO DI CI MULT_AND CY_XOR A x B LUT B LUT Virtex-II 基本架构 - 2-3

13 灵活的时序元件可以做触发器或锁存器每个 slice 中有两个每个 CLB 中有 8 个其输入可以来自查找表的输出或是 CLB 的独立输入独立的置位和复位控制信号可以是同步的或是异步的在每个 slice 中控制信号是共享的但可以在内部反相 FDRSE_ D CE S Q R FDCPE D PRE Q CE CLR LDCPE D PRE Q CE G CLR Virtex-II 基本架构 - 2-4

14 移位寄存器 LUT (SRL6E) 动态可寻址的串行输入 / 串行输出移位寄存器每个查找表可以实现最大 6 个时钟周期的时延每个 CLB 可以实现 28 个时钟周期的时延 SRLC6E 可以与其它 LUT/CLB 级联以实现更长的移位寄存器从 Q5 到下一个 SRL6E 的输入 D 有专门的连接通过改变地址 A 可以异步改变移位寄存器的长度 LUT D CE CLK LUT D CE D CE D CE D CE Q Q Q Q Q A[3:] Q5 ( 级联输出 ) Virtex-II 基本架构 - 2-5

15 移位寄存器 LUT 示例 SRL6 可以被用来实现空操作 (NOP) 本例中用 64 查找表 ( 即 8 个 CLB) 来替代 576 触发器 ( 即 72 个 CLB) 及相关的布线和时延 2 个周期 64 操作 A 操作 B 4 个周期 8 个周期 64 操作 C 3 个周期操作 D - NOP 9 个周期两个路径静态平衡 2 个周期 Virtex-II 基本架构 - 2-6

16 概览综述 CLB 资源 I/O 资源 Virtex-II 的其它特性 Virtex-II Pro 的特性总结附录 Virtex-II 基本架构 - 2-7

17 输入 / 输出块元件输入通路两个 DDR 寄存器输出通路两个 DDR 寄存器两个三态使能 DDR 寄存器输入和输出的时钟以及时钟使能信号是独立的置位和复位信号是共享的 Reg OCK Reg OCK2 Reg OCK DDR MUX 3-state DDR MUX IOB Input Reg ICK Reg ICK2 PAD Reg OCK2 Output Virtex-II 基本架构 - 2-8

18 可选择输入 / 输出可以与外部具有不同电压和阈值的信号直接连接在速度 / 噪声性能方面达到优化平衡无需在单板上放置接口转换器件差分信号标准 LVDS, BLVDS, ULVDS LDT LVPECL 单端输入 / 输出标准 LVTTL, LVCMOS (3.3V, 2.5V,.8V, and.5v) PCI-X at 33 MHz, PCI (3.3V at 33 MHz and 66 MHz) GTL, GTLP 其它! Virtex-II 基本架构 - 2-9

19 数字可控阻抗 (DCI) DCI 使得输出驱动器可以与板上走线的阻抗相匹配为接收器和发送器提供端接电阻 DCI 优势通过消除短线反射来提高信号的完整性通过减少外部电阻的使用来降低布板的复杂度和减少元器件的数目内部的反馈电路可以消除由于温度电压和工艺变化带来的影响 Virtex-II 基本架构 - 2-2

20 概览综述 CLB 资源 I/O 资源 Virtex-II 的其它特性 Virtex-II Pro 的特性总结附录 Virtex-II 基本架构 - 2-2

21 全局时钟布线资源 6 个专用的全局时钟多路选择 / 缓冲器其中 8 个在硅片的顶部中央另外 8 个在底部中央可以被时钟输入脚 pad) 数字时钟管理器 (DCM) 或局部布线所驱动全局时钟多路选择器使得 : 具有全局时钟使能的能力在时钟信号间无毛刺切换在器件的每个象限最多可以利用 8 个时钟网络 Virtex-II 基本架构

22 数字时钟管理器 DCM 每个器件最多有 2 个 DCM 位于硅片的顶部和底部被时钟输入脚驱动 DCM 提供 : 延迟锁定环 DLL 数字频率合成器 DFS 数字移相器 DPS 数字扩谱 DSS 每个 DCM 最多可有 4 个输出去驱动全局时钟缓冲器 DCM 的所有输出可以驱动普通的布线资源 Virtex-II 基本架构

23 Virtex-II 的其它特性分布式和块状 RAM 分布式 RAM 利用 CLB 资源块状 RAM 是器件上的专用资源块状 RAM 旁有专用的 8 x 8 乘法器 6 个专用的全局时钟多路选择 / 缓冲器 Virtex-II 基本架构

24 分布式 SelectRAM 与 Virtex 的 RAM/ROM 一样同步写异步读 LUT RAM6XS D WE WCLK A O A A2 A3 与触发器一起实现异步读 RAM/ROM 在配置时初始化数据可以在配置后写入 RAM 模拟双端口 RAM 一个读 / 写口一个只读口 Slice LUT RAM32XS D WE WCLK A O A A2 A3 A4 RAM6XD D WE WCLK A SPO A A2 A3 DPRA DPO DPRA DPRA2 DPRA3 LUT Virtex-II 基本架构

25 真正的双端口配置每个端口可能的配置配置 6k x 深度 6 kb 数据位奇偶位 8k x 2 8 kb 2 4k x 4 4 kb 4 2k x 9 2 kb 8 k x 8 kb x 端口 A 和端口 B 的配置是相互独立的 IN 8-bit Port A: 8-b 可以支持包括奇偶位在内的数据宽度转换 Port B: 32-b OUT 32-bit Virtex-II 基本架构

26 块状 SelectRAM 最多可有 35 万比特 (3.5Mb) 的 8-kb 的块状 RAM 同步读写真正的双端口存储器每个端口有同步读写的能力每个端口有不同的时钟支持初始化可以对输出锁存器进行同步复位支持奇偶位每八个数据位有一个奇偶位 Virtex-II 基本架构

27 概览综述 CLB 资源 I/O 资源 Virtex-II 的其它特性 Virtex-II Pro 的特性总结附录 Virtex-II 基本架构

28 Virtex-II Pro 的特性多达 6 个 Rocket I/O 多吉特收发模块 MGT 串行化器和解串行化器 (SERDES) Fibre Channel, Gigabit Ethernet, XAUI, Infiniband 相兼容的收发器及其它 8-, 6-, 32-bit 可选择的与 FPGA 的接口 8B/B 编码器和解码器多达四个 PowerPC 精简指令集处理器块三十二个 32 位通用寄存器 GPR 低功耗.9 mw/mhz 支持 CoreConnect 总线结构 Virtex-II 基本架构

29 概览综述 CLB 资源 I/O 资源 Virtex-II 的其它特性 Virtex-II Pro 的特性总结附录 Virtex-II 基本架构 - 2-3

30 问题回顾列出 CLB 的主要特性列出 LUT 的三种配置方式 Virtex-II 基本架构 - 2-3

31 解答列出 CLB 的主要特性查找表 / 函数发生器每个 slice2 个每个 CLB 8 个寄存器每个 slice2 个每个 CLB 8 个专用多路选择器 MUXF5, MUXF6, MUXF7, MUXF8 进位逻辑乘与门列出 LUT 的三种配置方式组合逻辑移位寄存器 (SRL) 分布式存储器 Virtex-II 基本架构

32 总结 CLB 中包含有查找表 LUT 寄存器和进位逻辑查找表可以与专用的多路选择器和进位逻辑相连查找表可以被配置为移位寄存器或存储器 IOB 中包含 DDR 寄存器可选 I/O 和数字可控阻抗技术使得可以与多种 I/O 标准直接连接同时又减少元件的数目 Virtex -II 的存储器资源包括 : 分布式 SelectRAM/ROM ( 采用 CLB 中 LUT) 8-kb 的块状 SelectRAM Virtex-II 基本架构

33 总结续 Virtex -II 中每个块状 SelectRAM 旁均有一个专用的 8 x 8 乘法器数字时钟管理器提供 : 延迟锁定环 (DLL) 数字频率合成器 (DFS) 数字移相器 (DPS) Virtex-II 基本架构

34 从何处可以了解更多? Virtex-II 平台 FPGA 手册 support.xilinx.com 技术文档 Virtex-II 使用手册 Virtex-II Pro 平台 FPGA 手册 support.xilinx.com 技术文档 Virtex-II Pro 使用手册 Virtex (Virtex-II and Virtex-II Pro) 应用指南 support.xilinx.com 技术文档应用指南 Virtex FPGA Virtex-II 基本架构

35 概览综述 CLB 资源 I/O 资源 Virtex-II 的其它特性 Virtex-II Pro 的特性总结附录 Virtex-II 基本架构

36 Virtex-II 结构块状 SelectRAM 输入 / 输出块 (IOB) 可编程互连专用乘法器可配置逻辑块 (CLB) Virtex-II 的核电压为.5 伏数字时钟管理 (DCM) Virtex-II 基本架构

37 双数据速率寄存器 (DDR) DDR 寄存器时钟可以是时钟和其反向如果时钟占空比为 5/5 DCM 的输出 CLK 和 CLK8 Clock D Reg OCK D2 Reg OCK2 DDR mux FDDR OBUF PAD 如果 D = 和 D2 =, 则输出为时钟的复本可以用这种技术产生与 DDR 输出数据同步的时钟 Virtex-II 基本架构

38 专用乘法器块 8 位有符号二进制补码操作为实现乘法累加功能进行了优化乘法器在物理位置上位于块状 SelectRAM 的旁边数据 _A (8 位 ) 4 x 4 有符号 ~255 MHz 8 x 8 乘法器输出 (36 位 ) 8 x 8 有符号 2 x 2 有符号 8 x 8 有符号 ~2 MHz ~7 MHz ~4 MHz 数据 _B (8 位 ) Virtex-II 基本架构

39 时钟缓冲器的配置时钟缓冲器 (BUFG) 具有较低的时钟分配时延差异 I BUFG O 时钟使能缓冲器 (BUFGCE) 在 CE 无效的时候保持时钟输出为低 CE 可以高电平有效或低电平有效 I BUFGCE O CE 的变化仅在时钟输入为低电平时鉴别这样可以避免毛刺和短的时钟脉冲 CE Virtex-II 基本架构 - 2-4

40 时钟缓冲器的配置续时钟多路选择器 (BUFGMUX) I 实现一个时钟到另外一个时钟的无毛刺切换 S 变化后 BUFGMUX 一直等到当前选择的输入时钟变低输出一直保持为低直到最新选择的时钟变低然后切换 S I I I S Wait for low Switch BUFGMUX O O Virtex-II 基本架构 - 2-4

Word Pro - FPGA设计高级技巧（Xilinx篇）.lwp

Word Pro - FPGA设计高级技巧（Xilinx篇）.lwp V1.0 FPGA 62 FPGA ( ) 2001/09/15 yyyy/mm/dd yyyy/mm/dd FPGA 2001/09/1 5 1.00 2001-9-19 263 FPGA 1... 8 2... 8 2.1... 9 2.2... 10 2.3 Coding Style... 10 3 FPGA VirtexII... 10 3.1 Coding Style... 11 3.1.1