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1 实验一 TTL 集成门的测试与使用 一 实验目的 (1) 掌握 TTL 与非门 集电极开路门和三态门逻辑功能的测试方法 (2) 熟悉 TTL 与非门 集电极开路门和三态门主要参数的测试方法二 实验原理 1.TTL 集成与非门 实验使用的 TTL 与非门 74LS020( 或 T4020 T063 等 ) 是双 4 输入端与非门, 即在一块集成块内含有两个 互相独立的与非门, 每个与非门有 4 个输入端 其逻辑 表达式为 :Y= ABCD 其逻辑符号如图 1-1 所示 器 件引出端排列图在本章末附录中可查到 所有 TTL 集成 电路使用的电源电压均为 V =+5V 图 1-1 四输入与非门的逻辑符号 CC TTL 与非门的主要参数 : (1) 低电平输出电源电流 I CCL 和高电平输出电源电流 I CCH 低电平输出电源电流 电源电流 通常 I CCL >I CCH (2) 低电平输入电流 I 和高电平输入电流 是指 : 所有输入端悬空 输出端空载时, 电源提供器件的电流 低电平输入电流是指 : 被测输入端的输入电压 V IL =0.4V, 其余输入端悬空时, 由被测输 入端流出的电流值 高电平输入电流是指 : 被测输入端接至 +5V 电源, 其余输入端接地, 流入被测输入端的 电流值 高电平输出电源电流 I (3) 电压传输特性 IL I CCL CCH 电压传输特性是反映输出电压 V O 与输人电压线上可以直接读得下述各参数值 之间关系的特性曲线 从电压传输特性曲 1) 输出高电平电压值 V OH 是指与非门有 个以上输入端接地时的输出电压值 当输出接有拉电流负载时 将下降 其允许的最小输出高电平电压值 V OH =2.4V 2) 输出低电平电压值 V OL 是指与非门的所有输入端悬空时的输出电压值 当输出端接有灌电流负载时, 升高 其允许的最大输出低电平电压值 V OL =0.4V 则是指 : 每个门各有一个以上的输入端接地, 输出端空载时的 3) 最小输入高电平电压值 V IH (min) 是指当输入电压大于此值时, 输出必为低电平 通常 V IH (min) 2.0V 4) 最大输入低电平电压值 VIL(max) 是指当输入电压小于此值时, 输出必为高电平 通常 V IL (max) 0.8V I IH 5) 阀值电压值 V T 是指与非门电压传输特性曲线上,V OH (min) 与 V OL (max) 之间迅速变化段中点附近的输入电压值 当与非门工作在这一电压附近时, 输入信号的微小变化, 将导致电路状态的迅速改变 由于不同系列器件内部电路结构不同, 故 V T 1.0~1.5V 不等 6) 高电平直流噪声容限 V NH和低电平直流嗓声容限 V NL V I V OL V OH 值 值将 1

2 直流噪声容限是指在最坏条件下, 输入端上所允许的输入电压变化的极限范围 它表示驱动门输出电压的极限值和负载门所要求的输入电压极限值之差 (4) 扇出系数 N O 是指电路能驱动同类门电路的数目 用以衡量电路的负载能力 : N O =I OL /I IL N O 的大小主要受输出低电平时输出端允许灌入的最大负载电流 I OL V OL 随负载电流增加而上升 当 V OL 上升到 V OL (max) 时, 此时的输出电流 I OL 就是该电路允许的最大负载电流 式中的 I IL 应该是同类门允许的最大输入电流值 (5) 平均传输延迟时间 t pd 传输延迟时间是指输入波形边沿的 0.5V m 点至输出波形对应边沿的 0.5V m 点的时间间隔 实验使用的各种与非门的特性参数见表 1-1 表中提供的参数规范值是在一定的测试条件下获得的, 仅供实验时参照 表中使用的 000, 是 CT 系列数字尾数, 表示品种代号 表中的电流值, 以流进器件内部的取正值, 流出器件的取负值 表 和 T065 T082 T063 参数规范 参数名称符号单位 CT1000 系列 CT4000 系列 74LS000 系列 高电平输出电源电流 ICCH ma LS LS LS063 7 低电平输出电源电流 ICCL ma LS LS LS 高电平输入电流低电平输入电流高电平输出电流低电平输出电流输出高电平电压输出低电平电压 IIH μa IIL ma IOH μa IOL ma VOH V VOL V 平均延迟时间 tpd ns (40) 2. 集电极开路门 (Open Collector, 又称 OC 门 ) 集电极开路与非门的电路图与逻辑符号如图 1-2 所示 其输出管 T 4 的集电极是悬空的, 工作时需要通过外接负载电阻 R L 接入电源 E C ( 由于 E C 与器件电源 V CC 分开, 所以可以任意选择其电压值, 但不可超过器件规定的 T 4 管的耐压值 ) 2

3 图 1-2 集电极开路与非门 由两个与非门 (OC) 输出端相连组成的电路如图 1-3 所示 它们的输出 : Y=Y A Y B =B A 1A2 B1B2 = A 1A2 + B1B 2 图 1-3 OC 门的线与应用 即把两个与非门的输出相与 ( 称为线与 ), 完成与或非的逻辑功能 如果由 n 个 OC 门线与驱动 N 个 TTL 与非门, 则负载电阻 R 可以根据线与的与非门 (OC) 数目 n 和负载门的数目 N 进行选择 为保证输出电平符合逻辑要求,R L 的数值选择范围为 E R MAX = ni C CEX V OH + N' I IH E R MIN = I C LM V OL NI 式中 :I CEX OC 门输出管的截止漏电流 ( 约 50 μa); I LM OC 门输出管允许的最大负载电流 ( 约 20mA); I IL 负载门的低电平输入电流 ( 1.6mA); I IH 负载门的高电平输入电流 ( 50μA); E C 负载电阻所接的外电源电压 ; n 线与输出的 OC 门的个数 : N 负载门的个数 ; N 接入电路的负载门输入端总个数 R 值的大小会影响输出波形的边沿时间, 在工作速度较高时,R 的取值应接近 R min 由于集电极开路门具有上述特性, 因而获得了广泛的应用, 如 : 1) 利用电路的线与特性方便地完成某些特定的逻辑功能 ; 2) 实现多路信息采集, 使两路以上的信息共用一个传输通道 ( 总线 ); 3) 实现逻辑电平的转换, 例如, 用 TTL(OC) 门驱动 CMOS 电路的电平转换 IL 3. 三态门 (Tristate, 又称 3S 门 ) 三态门除了通常的高电平和低电平两种输出状态外, 还有第三种输出状态 高阻态 处于高阻态时, 电路与负载之间相当于开路 图 1-4 所示为三态输出门的逻辑符号, 它有一 3

4 个控制端 ( 又称使能端 )E E =0 为正常工作状态, 实现 Y=A 的功能 ; E =1 为禁止工作状态 Y 输出呈高阻状态 这种在 控制端加 0 信号时电路才能正常工作的工作方式称低电平使 能 三态电路主要用途之一是实现总线传输, 即用一个传输通 道 ( 称为总线 ), 以选通方式传送多路信息, 如图 1-5 所示 使用时, 要求只有需要传输信息的那个三态门的控制端处于使 图 1-4 三态门逻辑符号 能状态 ( E =0), 其余各门皆处于禁止状态 ( E =1) 显然, 若同时有两个或两个以上三态门的控制端处于使能状态, 会出现与普通 TTL 门线与运用时同样的问题, 因而是绝对不允许的 三 实验前准备 1 阅读并掌握 TTL 集成门的参数及测试方法, 了解实验箱的正确使用方法 2 在附录中查阅 74LS020(T4020 或 T063) 器件引出端排列图 3 预习思考题 ⑴ 怎样用 4 输入与非门实现 2 输入与非功能 ( 即 Y= AB )? ⑵ 怎样用 4 输入与非门实现 8 输入与非功能 ( 即 Y= ABCDEFGH )? ⑶TTL 集成电路使用的电源电压是多少伏? 使用时, 如何判断器件的正方向? 若一旦方向反了, 将会出现什么现象 ( 以实验使用的 74LS1020 为例说明 )? ⑷ 为什么说 TTL 与非门输入端悬空相当于逻辑 1 电平? 图 1-5 总线应用电路图 ⑸ 分别说明 TTL 与非门 或非门和与或非门的各不使用输入端应如何处置 ⑹ 两个普通 TTL 与非门的输出端是否可以直接连在一起使用? 为什么? 四 实验任务 1 测量与非门(74LS020) 的输入输出逻辑关系, 将结果填入表 1-2 中 逻辑门及其组成电路的静态逻辑功能测试, 就是测试电路的真值表 电路的各输入端由数据开关提供 0 与 1 信号 ; 在输出端, 用发光二极管组成的逻辑指示器显示 按真值表逐行进行 由测得的真值表可以对应地画出电路各输入 输出端的工作波形图 4

5 表 1-2 四输入与非门逻辑关系 图 1-6 四输入与非门的逻辑 2 测量图 1-7 中所示各电路的逻辑功能, 并根据测试结果, 写出它们的真值表及逻辑表达式 A B C D Y 图 1-7 实验任务 2 电路图 3 测量图 1-3 OC 门的线与逻辑关系 4 使用 74LS125 实现如图 1-8 所示的 1bit 双向传输总线 验证该电路功能 五 实验设备与器材 1 脉冲示波器(TDS2002 型 ) l 台 2 直流稳压电源(EM1716 型 ) l 台 3 数字电路实验箱(TPE-D6) 1 台 4 万用电表及工具 l 套 5 主要器材:74LS020 3 只 ; 电位器 (lkω)l 只 ; 150Ω 1kΩ 电阻各 1 只 ; 74LS000 74LS125 74LS03 各 1 只六 实验报告要求 图 1-8 1bit 双向传输总线 1 测试各项参数必须附有测试电路图, 记录测试数据, 并对结果进行分析 2 静态传输特性曲线必须画在方格坐标纸上, 并贴在相应内容中, 从曲线中读得所要求的数值 3 设计性任务应有设计过程和设计逻辑图, 记录实际检测的结果, 并进行分析 七 思考题 1 测量扇出系数 N O 的原理是什么? 为什么计算中只考虑输出低电平时的负载电流值, 而不考虑输出高电平时的负载电流值? 2 使一只异或门实现非逻辑, 电路将如何连接? 5

6 3 用最少数量的与非门, 设计一个比较电路, 能比较两个 1 位二进制数 当比较结果处于 < = 或 > 时, 分别由不同的输出端输出, 检测所设计电路的逻辑功能 4 论 TTL 与非门不使用输入端的各种处置方法的优缺点 5 用集电极开路与非门实现异或逻辑 (1) 选用 74LS003 设计电路 ( 允许输入信号同时提供原变量和反变量 ) (2) 计算该电路的外接负载电阻 R max 和 R min 值 (3) 取其中适当的标称值作 R, 连接电路, 测试该电路的逻辑功能 6 用普通万用表怎样判断三态电路处于输出高阻态? 6

7 实验二 用 SSI 设计组合电路和冒险现象观察 一 实验目的 1 掌握用 SSI 设计组合电路及其控制方法 2 观察组合电路的冒险现象 二 实验原理使用小规模集成电路 (SSI) 进行组合电路设计的一般过程是 : 1 根据任务要求列出真值表 2 通过化简得出最简逻辑函数表达式 3 选择标准器件实现此逻辑函数 逻辑化简是组合逻辑设计的关键步骤之一, 为了使电路结构简单和使用器件较少, 往往要求逻辑表达式尽可能简化 由于实际使用时要考虑电路的工作速度和稳定可靠等因素, 在较复杂的电路中, 还要求逻辑清晰易懂, 所以最简设计不一定是最佳的 但一般说来, 在保证速度 稳定可靠与逻辑清楚的前提下, 尽量使用最少的器件, 以降低成本, 是逻辑设计者的任务 组合逻辑设计过程通常是在理想情况下进行的, 即假定一切器件均没有延迟效应 但是实际上并非如此, 信号通过任何导线或器件都需要一个响应时间 例如, 一般中速 TTL 与非门的延迟时间为 10~20ns 而且由于制造工艺上的原因, 各器件的延迟时间离散性很大, 往往按照理想情况设计的逻辑电路, 在实际工作中有可能产生错误输出 一个组合电路, 在它的输入信号变化时, 输出出现瞬时错误的现象称为组合电路的冒险现象 组合电路的冒险现象有两种 : 一种称为函数冒险 ( 即功能冒险 ), 另一种称为逻辑冒险 当电路有两个或两个以上变量同时发生变化时, 变化过程中必然要经过一个或数个中间状态, 如果这些中间状态的函数值与起始状态和终了状态的函数值不同, 就会出现瞬时的错误信号 由于这种原因造成的冒险称为函数冒险, 显然这种冒险是函数本身固有的 逻辑冒险是指, 在一个输入变量发生变化时, 由于各传输通路的延迟时间不同导致输出出现瞬时错误 本实验着重对逻辑冒险中的静态 0 型冒险进行研究 组合电路的静态 0 型冒险是指在输出恒等于 1 的情况下, 出现瞬时 0 输出的错误现象 分析和判断一个逻辑函数在其中一个输入变量 ( 例如, 设变量为 A) 发生变化时, 电路是否可能出现险象, 险象的脉冲宽度是多少, 如何利用改变该逻辑函数的结构, 例如增加校正项 ( 即逻辑化简时的冗余项 ) 来消除险象等, 通常可以使用下述方法 1. 对于函数的与或表达式, 可以通过对除变量 A 以外的其他变量逐个进行赋值 若能使表达式出现 F=A+ A 时, 则表示电路在变量 A 发生变化时可能存在 0 型冒险 为了消除此冒险, 可以增加校正项, 该校正项就是被赋值各变量的乘积项 2. 对于函数的卡诺图, 分析发现若有两个被圈项的圈相切, 相切部分之间相应的变量发生变化时, 函数可能存在冒险现象 消除该险象的方法是增加把其两个相切部分圈在一起的一个圈项 3. 由与非门组成的逻辑图中, 若变量 A 通过两条传输路径 ( 分别经过的门数量差为奇数 ) 后, 驱动同一个门电路, 若在给其他各变量赋一定的值后, 使这两条路径是畅通的, 则 A 变量发生变化时, 可能会出现冒险现象 假定每个门的平均传输延迟时间均为 1t pd, 那么 7

8 两条路径经过门的数量差就是险象脉冲的可能宽度 显然被赋值的各变量乘积项, 就是消除该冒险现象时应增加的校正项 增加校正项可以用来消除电路的逻辑冒险现象 此外根据不同情况还可以采取下述方法消除各种冒险现象 : 1. 由于组合电路的冒险现象是在输入信号变化过程中发生的, 因此可以设法避开这一段时间, 待电路稳定后再让电路正常输出 具体办法有 : 1. 在存在冒险现象的与非门的输入端引进封锁负脉冲 当输入信号变化时, 将该门封锁 ( 使门的输出为 1) 2. 在存在冒险现象的与非门的输入端引进选通正脉冲 选通脉冲不作用时, 门的输出为 1, 选通脉冲到来时, 电路才有正常输出 显然, 选通脉冲必须在电路稳定时才能出现 2. 由于冒险现象中出现的干扰脉冲宽度一般很窄, 所以可在门的输出端并接一个几百皮法的滤波电容加以消除 但这样做将导致输出波形的边沿变坏, 这些情况是不允许的 组合电路的冒险现象是一个重要的实际问题 当设计出一个组合逻辑电路后, 首先应进行静态测试, 也就是按真值表依次改变输入变量, 测得相应的输出逻辑值, 验证其逻辑功能 再进行动态测试, 观察是否存在冒险 然后根据不同情况分别采取消除险象的措施 三 预习思考题 1. 信号波形如图 2-1 所示, 这些干扰信号是否属于冒险现象? 图 2-1 干扰信号波形图 图 2-2 预习思考题 2 电路图 2. 设每个门的平均传输延迟时间是 1t pd, 试画出图 2-2 所示电路在输入 A 信号发生变化时, 各点的工作波形 四 实验任务 1 设计一个保险箱的数字代码锁, 该锁有规定的 4 位代码 A 1,A 2,A 3,A 4 的输入端和一个开箱钥匙孔信号 E 的输入端, 锁的代码由实验者自编 ( 例如 1011) 当用钥匙开箱时 (E=1), 如果输入代码符合规定代码, 保险箱被打开 (Z 1 =1), 如果不符合, 电路将发出报警信号 (Z 2 =1) 要求使用最少数量的与非门实现电路, 检测并记录实验结果 图 2-3 实验任务 1 参考电路图 提示 : 实验时锁被打开或报警可以分别使用两个发光二极管指示电路显示示意 除不同代码需要使用的反相器外, 最简设计仅需使用 5 个与非门 8

9 电路设计可参考图 2-3 所示电路 2 按表 2-1 设计一个逻辑电路 表 2-1 实验任务 2 真值表 A B C D E A B C D E 设计要求 : 输入信号仅提供原变量, 要求用最少数量的 2 输入端与非门, 画出逻辑图 2. 搭试电路进行静态测试, 验证逻辑功能, 记录测试结果 3. 分析输入端 B C D 各处于什么状态时能观察到输入端 A 信号变化时产生的冒险现象 4. 在 A 端输入 f=100kh z ~1MH z 的方波信号, 观察电路的冒险现象 5. 电路设计参考图 2-4 所示电路 图 2-4 实验任务 2 参考电路图 3 使用与非门设计一个十字交叉路口的红绿灯控制电路, 检测所设计电路的功能, 记录测试结果 图 2-5 是交叉路口的示意图, 图中 A B 方向是主通道,C D 方向是次通道, 在 A B C D 四道口附近各装有车辆传感器, 当有车辆出现时, 相应的传感器将输出信号 1, 红绿灯点亮的规则如下 : (1)A B 方向绿灯亮的条件 : 1 A B C D 均无传感信号 ; 2 A B 均有传感信号 ; 3 A 或 B 有传感信号, 而 C 和 D 不是全有传感信号 (2)C D 方向灯亮的条件 : 1 C D 均有传感信号, 而 A 和 B 不是全有传感信号 ; 2 C 或 D 有传感信号, 而 A 和 B 均无传感信号 电路设计可参考图 2-6 所示电路 图 2-5 实验任务 3 示意图 9

10 图 2-6 实验任务 3 参考电路图 五 实验设备与器材 1. 脉冲示波器 (TDS2002 型 ) 1 台 1. 函数信号发生器 (EM1642 型 ) 1 台 1. 直流稳压电源 (EM1716 型 ) 1 台 1. 数字电路实验箱 (TPE-D6 型 ) 1 台 5 万用表与工具 1 套 6 主要器材:74LS000 3 只 ;74LS020 2 只 六 实验报告要求 1 写出任务的设计过程 ( 包括叙述有关设计技巧 ), 画出设计电路图 ; 2 记录检测结果, 并进行分析 ; 3 画出冒险现象的工作波形, 必须标出零电压坐标轴 七 思考题 1 分析任务 2 电路, 当输入信号 B C 或 D 单独发生变化时, 电路是否存在逻辑冒险 现象? 2 若任务 2 中允许使用多输入端与非门, 在 A 信号发生变化时, 是否还存在冒险现象? 3 在观察冒险现象时, 为什么要求 A 信号的频率尽可能高一些? 4 TDS2002 型示波器能否用来观察仅有 1t pd 脉宽的冒险现象? 为什么? 5 什么是静态 1 型冒险? 分析存在 1 型冒险的方法是什么? 10

11 实验三 MSI 组合功能件的应用 一 实验目的 1 掌握数据选择器 译码器和全加器等 MSI 的使用方法 2 熟悉 MSI 组合功能件的应用 二 实验原理中规模集成电路 (MSI) 是一种具有专门功能的集成功能件 常用的 MSI 组合功能件有译码器 编码器 数据选择器 数据比较器和全加器等 借助于器件手册提供的功能表, 弄清器件各引出端 ( 特别是各控制输入端 ) 的功能与作用, 就能正确地使用这些器件 在此基础上应该尽可能地开发这些器件的功能, 扩大其应用范围 对于一个逻辑设计者来说, 关键在于合理选用器件, 灵活地使用器件的控制输入端, 运用各种设计技巧, 实现任务要求的电路功能 在使用 MSI 组合功能件时, 器件的各控制输入端必须按逻辑要求接入电路, 不允许悬空 1 数据选择器 74LS153 是一个双 4 选 1 数据选择器, 其逻辑符号如图 3-1 所示 功能表见表 3-1 其中 D 0 D 1 D 2 D 3 为 4 个数据输入端 ;Y 为输出端 ;S 是使能端 在 S =0 时使能, 在 S =1 时 Y=0;A 1 A 0 是器件中两个选择器公用的地址输入端 该器件的逻辑表达式为 Y = S( A A D + A A D + A A D + A A 3) D 表 LS153 功能表 控制输入 A 1 A 0 S 输出 Y D D D D 3 数据选择器是一种通用性很强的功能件, 它的功能很容易得到扩展 4 选 1 数据选择器经组合很容易实现 8 选 1 选择器功能 使用数据选择器进行电路设计的方法是合理地选用地址变量, 通过对函数的运算, 确定各数据输入端的输入方程 例如, 使用 4 选 1 数据选择器实现全加器逻辑, 或者利用 4 选 1 数据选择器实现有较多变量的函数 数据选择器的地址变量一般的选择方式 : (1) 选用逻辑表达式各乘积项中出现次数最多的变量 ( 包括原变量与反变量 ), 以简化数据输入端的附加电路 ; (2) 选择一组具有一定物理意义的量 2 译码器 图 LS153 逻辑符号 图 LS138 逻辑符号 11

12 译码器可分为两大类, 一类是通用译码器, 另一类是显示译码器 74LS138 是一个 3 线 -8 线译码器, 它是一种通用译码器, 其逻辑符号如图 3-2 所示, 表 3-2 是其功能表 其中,A 2 A 1 A 0 是地址输入端, Y 0 Y 1 Y 7 是译码输出端,S 1 S 2 S 3 是使能端, 当 S 1 =1, S 2 + S3 =0 时, 器件使能 3 线 -8 线译码器实际上也是一个负脉冲输出的脉冲分配器 若利用使能端中的一个输入 端输入数据信息, 器件就成为一个数据分配器 例如, 若从 S 1 输入端输入数据信息, S 2 = S 3 =0, 地址码所对应的输出是 S 1 数据信息的反码 ; 若从 S 2 输入端输入数据信息,S 1 =1, S 3 =0, 地址码所对应的输出就是数据信息 S 2 输入 表 3-2 4LS138 功能表 输出 S 1 S 2 + S3 A 2 A 1 A 0 Y0 Y Y 1 2 Y3 Y4 Y 5 Y 6 Y 译码器的每一路输出, 实际上是地址码的一个最小项的反变量, 利用其中一部分输出端 输出的与非关系, 也就是它们相应最小项的或逻辑表达式, 能方便地实现逻辑函数 与数据选择器一样, 利用使能端能够方便地将两个 3 线 -8 线译码器组合成一个 4 线 -16 线的译码器 3 全加器 74LS183 是一个双进位保留全加器, 其中 A n 和 B n 分别为被加数和加数的数据输入端,C n 是低位向本位进位的进位输入端,Fn 是和数输出端,FC n+1 是本位向高位进位的输出端 逻 辑方程是 F = A B C + A B C + A B C + A B C n n n n n n n n n n n n n FC = A B + A C + B C n+1 n n n n n n 74LS283 是一个 4 位二进制超前进位全加器, 其逻辑符号如图 3-3 所示, 其中 A 3 A 2 A 1 A 0 和 B 3 B 2 B 1 B 0 分别是被加数和加数 ( 两组 4 位二进制 ) 的数据输入端,C n 是低位器件向本器件最低位进位的进位输入端,F 3 F 2 F 1 F 0 是和数输入端,FC n+1 是本器件最高位向高位器件进位的进位输出端 二进制全加器可以进行多位连接使用, 也可组成全减器 补码 图 LS283 逻辑符号 12

13 器或实现其他逻辑功能等电路 日常习惯于进行十进制的运算, 利用 4 位二进制全加器可以设计组成进行 NBCD 码的加法运算 在进行运算时, 若两个相加数的和小于或等于 1001,NBCD 的加法与 4 位二进制加法结果相同, 但若两个相加数的和大于或等于 1001 时, 由于 4 位二进制码是逢 16 进 1 的, 而 NBCD 码是逢 10 进 1 的, 它们的进位数相差 6, 因此 NBCD 加法运算电路必须进行校正, 应在电路中插入一个校正网络, 使电路在和数小于或等于 1001 时, 校正网络不起作用 ( 或加一个 0000 数 ), 在和数大于或等于 1001 时, 校正网络使此和数再加上一个 0110 数, 从而达到实现 NBCD 码的加法运算的目的 利用两个 4 位二进制全加器可以组成一个 1 位 NBCD 码全加器, 该全加器应有进位输入端和进位输出端, 电路由读者自行设计 三 预习思考题 1 什么是异或门 半加器和全加器? 用两个异或门和少量与非门组成 1 位全加器, 画出其电路图 ; 2 利用 74LS153 设计一个 1 位二进制全减器, 画出电路连线图 ; 3 利用一个 3 线 -8 线译码器和与非门, 实现一个三变量函数式 Y = ABC + ABC + ABC + ABC 四 实验任务 1 测试 74LS153 数据选择器的基本功能, 将测得结果与表 3-1 进行比较 2 测试 74LS138 3 线 -8 线译码器的基本功能, 将测得结果与表 3-2 进行比较 3 测试 74LS283 4 位二进制全加器的逻辑功能, 并测出表 3-3 中给出的数据 表 3-3 实验任务 3 A n B n C n F n FC n 使用 74LS153 数据选择器设计一 个 1 位全加器, 写出设计过程, 并测试电路 逻辑功能 电路设计参考图 3-4 所示电路 5 使用一个 3 线 -8 线译码器和与非门 设计一个 1 位二进制全减器, 画出设计逻辑 图, 检测并记录电路功能 参考电路如图 3-5 所示 13 图 3-4 实现全加器逻辑

14 图 3-5 实验任务 5 参考电路图 6 利用一只双 4 选 1 数据选择器和一只 2 输入端四与非门, 设计一个具有 8 选 1 数据 选择器功能的电路 参考电路如图 3-6 所示 图 3-6 实验任务 6 参考电路图 五 实验设备与器材直流稳压电源 (EM1716 型 ) 1 台数字电路实验箱 (TPE-D6 型 ) 1 台万用表与工具 1 套 74LS153 1 只 74LS138 1 只 74LS283 1 只 74LS00 1 只 74LS20 1 只六 实验报告要求每个实验任务必须列出真值表, 画出逻辑图, 附有实验记录, 并对结果进行分析 七 练习题 1 利用两个 3 线 -8 线译码器, 构成一个 4 线 -16 线译码器 2 利用 4 位二进制全加器, 实现 NBCD 码与余 3 码之间的变换 3 设计一个 4 位二进制加法 / 减法电路, 输出用原码表示, 运算结果应有符号位指示数字的正 负值 14

15 实验四 集成触发器和利用 SSI 设计同步时序电路 一实验目的 1. 掌握集成触发器的使用方法和逻辑功能的测试方法 2. 掌握用 SSI 设计同步时序电路及其检测方法 二实验原理触发器是具有记忆功能的二进制信息存储器件, 是时序逻辑电路的基本器件之一 基本 RS 触发器由两个与非门交叉耦合而成的, 是 TTL 触发器的最基本组成部分, 其逻辑图如图 4-1 所示, 它能够存储 1 位二进制信息, 但存在 R + S =1 的约束条件 基本 RS 触发器的用途之一是作无抖动开关 例如, 在图 4-2(a) 所示的电路中通过希望在开关 S 闭合式 A 点电压的变化是从 +5V 到 0V 的清楚跃迁, 但是由于机械开关的接触抖动, 往往在几十毫秒内电压会出现多次抖动, 相当于连续出现了几个脉冲信号 显然, 用这样的开关产生的信号直接作为电路的驱动信号可能导致电路产生错误动作, 这在有些情况下是不允许的 为了消除开关的接触抖动, 可在机械开关与驱动电路间 接入一个基本 RS 触发器 ( 如图 4-3 所示 ), 使开关每扳动一次,A 点输出信号仅发生一次变化 图 4-1 基本 RS 触发器的组成和逻辑图 通常把存在抖动的开关称为数据开关, 把这种带 RS 触发器的无抖动的开关称为逻辑开关 图 4-2 开关接触抖动 (a) 电路 ;(b) 清楚跃迁 ;(c) 多次抖动 图 4-4 JK 触发器逻辑符号图 JK 触发器是一种逻辑功能完善, 使用灵活和通用性较强的集成触发器, 在结构上可分为两类 : 一类是主从结构触发器, 另一类是边沿触 15

16 发器 它们的逻辑符号如图 4-4 所示 触发器有三种输入端 : 第一种是直接置位复位端, 用 S 和 R 表示, 在 D D S D =0 ( 或 R D =0) 时, 触发 图 4-3 无抖动开关电路 发器发生状态更控制输入端, 用 C 时钟下降沿发生 图 4-5 D 触发器逻辑符号图 器将不受其他输入端所处状态影响, 使触发器直接置 1( 或置 0); 第二种是时钟输入端, 用来控制触新, 用 CP 表示 ( 在国家标准符号中称作表示 ) 框外若有小圈表示时, 触发器在状态更新, 若无小圈, 则表示触发器在时 钟的上升沿发生状态更新 ( 原部标型号 74LS078 JK 触发器, 含有 CP1 和 CP2 两个时钟脉冲 输入端, 通常应连在一起使用 ); 第三种是数据输入端, 它是相互发器状态更新的依据, 对于 JK 触发器, 其状态方程为 Q n+1 = J n Q + K n n Q n D 触发器是另一种使用广泛的集成触发器,74LS074 是一个双上升沿 D 触发器, 逻辑符号如图 4-5 所示, 其状态方程为 Q n+1 = D n 不同类型触发器对时钟信号和数据信号的要求各不相同 一般来说, 边沿触发器要求数据信号超前于触发边沿一段时间出现 ( 称之为建立时间 ), 并且要求在边沿到来后再继续维持一段时间 ( 称为保持时间 ) 对于触发边沿也有一定要求( 例如 通常要求小于 100ns 等 ) 主从触发器对上述时间参数要求不高, 但要求在 CP=1 期间, 外加的数据信号不允许发生变化, 否则会出现工作不可靠现象 触发器的应用范围很广, 图 4-6 所示为实际应用的例子 它是同步模五加法计数器的逻辑图和工作波形图 图 4-6 模五加法计数器 图 4-7 所示为同步时序电路的设计流程图 其中主要有四个步骤, 即 : 确定状态转换图或状态转换表 ; 状态化简 ; 状态分配和确定触发器控制输入方程 故这种方法又称四步法 16

17 图 4-7 同步时序电路设计流程图 根据设计要求写出动作说明, 列出动作转换图或状态转换表, 这是整个逻辑设计中最困难的一步, 设计者必须对所要解决的问题有较深入的理解, 并运用一定的实际经验和技巧, 才能描述出一个完整的比较简单的状态转换图 对于所设计的逻辑电路图, 必须进行实验检测, 只有实际电路符合设计要求时, 才能证明设计是正确的 同步时序电路在设计和实验中的注意事项 : 1. 在一个电路中应尽可能选用同一类型的触发器, 若电路中必须使用两种或两种以上类型的触发器时, 各触发器对时钟脉冲的要求与响应应当一致 2. 由于触发器的 R S 和 CP 等输入端的输入电流 D D 是同类输入电流的 2~4 倍, 在设计较复杂的电路时, 必须考虑它们的前级电路对这些负载的驱动能力 必要时, 可采用如图 4-8 所示的分支连接方法, 在各支路中同时插入驱动门, 既能扩大驱动电流, 由可使各负载上获得信号的相对时间偏移较少 3. 同步时序电路是在时钟脉冲控制下动作的, 电路的所有输入信号 ( 包括外加的各种非同步输入信号或是前级同步电路的输出信号 ), 在时钟脉冲作用期间均应保持不变 通常同步时序电路的输入与输出就是指在时钟作用期间的即时输入 Xn 和即时输入 Zn, 而在无时钟脉冲作用的 图 4-8 提高驱动能力的连接方法 17

18 任何期间内的输入与输出均不能称为即时输入和即时输出 然而实际电路中, 只要电路所处状态及有关输入满足输出条件, 无论它是否在时钟作用期间, 电路都有输出, 但这时的输出并不是即时输出 为了获得即时输出的正确指示, 应采取适当的措施 对于在时钟脉冲下降沿动作的同步时序电路, 可以认定时钟正脉冲 (CP=1) 时作为时钟作用期间, 那么只要使 CP 信号与上述的电路输出相与, 就能得到即时输出的正确指示 4. 在设计的电路中包含 n 个触发器, 那么电路就可能有 2 n 个状态 若电路实际使用状态数少于 2 n 个, 那么必须对所有未使用状态 ( 或称多于状态 ) 逐个进行检查 观察电路一旦进入其中任一个使用状态后, 是否能经过若干个时钟脉冲返回到使用状态 如果不能, 说明电路存在孤立状态, 必须采取措施加以消除, 以保证电路具有自启动能力 检查的方法是利用 各级触发器的 S 和 R 段, 把电路置于被检查的未使用状态, 观察电路在时钟脉冲作用下 D D 状态转换的情况 5. 电路的逻辑功能测试由静态和动态两种方法 1. 静态测试就是测试电路的状态转换真值表 测试时, 时钟脉冲由逻辑开关提供, 用发光二极管指示电路输出 2. 动态测试是指在时钟输入端输入一个方波信号, 用二踪示波器观察电路各级的工作波形 在每次观察时应选用合适的信号从示波器的内触发信号的通道输入, 并记录电路的工作波形 三 预习思考题 1. 为什么集成触发器的直接置位 复位端不允许出现 S + R =0 的情况? 2. 利用普通的机械开关组成的数据开关产生的信号是否能作触发器的时钟脉冲信号? 为什么? 是否可用作触发器的其他输入端信号? 又是为什么? 3. 什么是同步时序电路的即时输入和即时输出? 4. 一个 码的十进制同步加法计数器, 它的进位输出信号在第几个时钟脉冲作用后出现 Zn=1? 在第 10 个时钟脉冲到来后,Zn=? 四实验任务 1 基本 RS 触发器 (74LS112 或 74LS078) 的功能测试 按表 4-1 要求, 改变 S D 和 R, 观察和记录 Q 与 Q 的状态 并回答下列问题 1 触发器在实现 J-K 触发器功能的正常工作状态 时, S D 和 R 应处于什么状态? D 2 欲使触发器状态 Q=0, 对直接置位 复位端应如何操作? 2 JK 触发器 (74LS112 或 74LS078) 的功能测试 (1) 按表 4-2 要求, 测试并记录触发器的逻辑功能 ( 表中 CP: 0 1和 1 0 表示一个时钟正脉冲的上升边沿和下降边沿 应有逻辑开关供 18 D S D 表 4-1 R Q D Q

19 给 ) (2) 使触发器处于计数状态 (J=K=1),CP 端输入 f=100kh Z 的方波信号, 记录 CP Q 和 Q 的工作波形 根据波形回答下列问题 : 1 Q 状态更新发生在 CP 的哪个边沿? 2 Q 与 CP 两信号的周期有何关系? 3 Q 与 Q 的关系如何? 表 4-2 J K CP Q n+1 Q = 0 Q = 1 n n D 触发器 (74LS474 或 74LS076) 的功能测试 (1) 按表 4-3 要求测试并记录相互发生的逻辑功能 (2) 使触发器处于计数状态 ( Q 与 D 相联接 ),CP 端输入 f=100kh Z 的方波信号, 记录 CP Q Q 的工作波形 表 4-3 D 0 1 CP Q n+1 Q = 0 Q = 1 n n 4 使用 JK 触发器设计一个二进码五进制的同步减法计数器 (1) 写出设计过程, 划出逻辑图 (2) 测试并记录电路的状态转换真值表 ( 包括非使用状态 ) (3) 观察并记录时钟脉冲和各级触发器输出的工作波形 ( 由于输出波形的不对称性, 应特别注意测试方法, 正确观察它们的时间关系 ) (4) 二进码五进制同步减法计数器参考电路如图 4-9 所示 19

20 图 4-9 实验任务 4 参考电路图 五 实验设备与器材 脉冲示波器 (TDS2002 型 ) 1 台 数信号发生器 (EM1642 型 ) 1 台 直流稳压电源 (EM1716 型 ) 1 台 数字电路实验箱 (TPE-D6 型 ) 1 台 万用表与工具 1 套 主要器材 :74LS112 2 只, 74LS020 1 只, 74LS000 1 只 六 实验报告要求 1 按任务要求记录实验数据, 并回答提出的问题 2 写出任务的设计过程, 画出逻辑图 3 数据记录力求表格化 波形图必须在画方格坐标纸上 七 练习题 1 使用函数发生器的频率计的计数功能, 测试数据开关和逻辑开关每往返扳动一次输出 的脉冲个数 2 使用 74LS074D 触发器实现任务 4 的要求 3 检测图 4-6 所示电路的功能 20

21 实验五 MSI 时序功能件的应用 一实验目的 1. 掌握集成计数器和双向移位寄存器的使用方法 2. 熟悉 MSI 时序功能件的应用 3. 熟悉显示译码器和数码管的使用方法 二实验原理中规模集成电路 (MSI) 时序功能件常用的有计数器和移位寄存器等, 借助于器件手册提供的功能表和工作波形图, 就能正确地使用这些器件 对于一个使用者, 关键在于合理地选用器件, 灵活地使用器件的各控制输入端, 运用各种设计技巧, 完成任务要求的功能 在使用 MSI 器件时, 各控制输入端必须按照逻辑要求接入电路, 不允许悬空 1 计数器集成计数器种类很多, 常用的计数器如表 5-1 所列 表 5-1 常用计数器性能 器件名称 型号 相近型号 计数脉冲边沿 清除 置数 二 - 五 - 十进制异步计数器 74LS 直接 直接置 0 十进制可预置同步计数器 74LS160 T216 4 位二进制可预置同步计数器 74LS161 T214 直接 同步 十进制可预置同步加 / 减计数器 74LS190 / 4 位二进制可预置同步加减计数器 74LS191 / / 直接 十进制可预置同步加 / 减计数器 ( 双时钟 ) 74LS192 T217 4 位二进制可预置同步加 / 减计数器 ( 双时钟 ) 74LS193 T215 双时钟, 不使用时 钟端置 1 直接 直接 * 74LS210 与 74LS290 引出端排列不同 (1) 二 - 五 - 十进制异步计数器 74LS290 是二 - 五 - 十进制异步计数器, 它的逻辑符号如图 5-1 所示, 其功能表见表 5-2 表 LS290 功能表 S9 = S9 A * S9B R0 = R0 A * R0 B CP Q 3 Q 2 Q Q 计数 其中 :, S 9 是直接置 9 端, S 9 A * S =1 时, 计数器 S 9 A B 9B Q3 Q 2 Q 1 0 输出 Q 为 1001, R, 是直接置 0 端, 在 R0 0 A R 0 B = R =1 和 R =0 时, 计数器置 0 R0 A * 0B 9 整个计数器由两部分组成, 第一部分是 1 位二进制计数器, CP0 和 Q 0 是它的计数输入端和输出端 ; 第二部分是一个五进制 21 图 LS290 逻辑符号

22 计数器, CP1 是它的计数输入端, Q3, Q2, Q1 是输出端 如果将 Q0 与 CP1 相连接, 计数 Q Q 1 0 脉冲从 CP0 输入, 即成为 NBCD 码计数器, 计数器的输出码是 Q3 2 Q ; 将 Q3 与 CP0 相 连接, 计数脉冲从 CP1 输入, 便成为 码十进制计数器, 它的输出码序是 Q0 Q 3 Q 2 Q 1 (2) 十进制可预置同步加 / 减计数器 74LS190 是一个十进制可预置同步加 / 减计数器 (74LS4190 是一个 4 位二进制可预置同步加 / 减计数器 ), 它的逻辑符号如图 5-2 图 5-2(a) (a) 所示, 其工作波形如图 5-2(b) 所示 74LS4190 与 74LS4191 仅计数模式不同, 它们的使用方法和引出端排列图完全相同, 工作波形也相似 图 5-2 (b) 74LS190 可预置同步加法 / 减法计数器 (a) 逻辑符号 (b) 时序逻辑 其中 : CP 是计数输入端 ;S 是使能端, S =1 时为保持态, S =0 时为计数状态 ;M 是 加 / 减工作方式控制端,M=0 时为加计数, M=1 为减计数,S 端或 M 端必须在 CP=1 时才允 许改变状态, 否则会影响计数器正常计数 ; D D D 0 1 2D3 是预置数的输入端 ;LD 是直接置 入端, LD =1 时为计数状态, LD =0 时为置数状态, 在此状态把 D D D Q3 Q 2 Q D3 的数据直接置 入 Q ; Q / Q 是进位 / 借位输出端, 输出为正脉冲, 宽度与计数脉冲的周期相 CR CC 22

23 同 ; Q CR 是进位时钟脉冲输出端, 输出为负脉冲, 它与计数脉冲的负脉冲同步等宽 (3) 计数器级联异步计数器一般设有专门的进位信号输出端, 通常可用本级的高位输出信号驱动下一级计数器计数 图 5-3 所示为 74LS290 的级联连接图 图 LS290 的级联连接图 同步计数器往往专门设有进位 ( 或借位 ) 输出端, 可以选用合适的进位 ( 或借位 ) 输出信号驱动下级计数器计数 如图 5-4 所示, 其中 :(a) 所示为由 74LS190 用行波进位方 法级联的连接图,(b) 所示为 74LS190 用 Q CR 控制 S 的连线图 图 LS190 的级联连接图 (4) 实现任意进制的计数器计数器利用输出信号对输入端的不同反馈 ( 有时需附加少量的门电路 ), 可以实现器件最大计数进制以内的任意进制的计数器, 例如, 图 5-5(a) 所示为由 74LS290 构成的一个二进制的八进制计数器 ;(b) 所示为由 74LS190 构成的一个二进制码的十一进制加法计数器 ;(c) 所示为由 3 块 74LS190 构成的一个 NBCD 码的 241 进制加法计数器 由此可见, 当使用多个 (3 个以上 ) 计数器构成较大进制计数器时, 为了克服器件速度的离散性, 保证在反馈置 0 信号作用下计数器可靠置 0, 可在反馈网络中接入一个由与非门组成的延迟电路来实现 (5) 实现特殊要求的计数器 23

24 在某些装置中, 有时对计数电路有各种特殊要求, 应根据要求进行专门设计 例如在以 12 小时为计数周期的数字时钟中, 要求时位的计数序列为 1,2,,11,12,1 即必须使 用特殊十二进制计数器, 图 5-6 画出了用 74LS290 和 74LS190 实现功能的几种参考电路图 (6) 其他应用 计数器是应用非常广泛的一种器件, 除计数外, 它还可以实现各种其他功能 计数式分 频器是最简便的一种应用, 还可以组成以计数器为核心器件的各种功能的时序电路等 图 5-5 各种进制计数器 (a) 八进制计数器 ;(b) 十一进制计数器 ;(c)241 进制计数器 24

25 图 5-6 三种特殊十二进制计数器的电路图 2 移位寄存器 74LS194 是一个位双向移位寄存器, 它的逻辑符号如图 5-7 所示, 其功能见表 5-3 其中 D 0,D 1,D 2,D 3 和 Q 3,Q 2,Q 1,Q 0 是并行数据输入端和输出端 ;CP 是时钟输入端 ;cr 是直接清除端 ;D SR 和 D SL 分别是右移和左移的串行数据输入端 ;S 1 和 S 0 是工作状态控制输入端 图 LS194 逻辑符号 25

26 表 LS194 功能表 功能 输入 cr S 1 S 0 CP D SL D SR D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 输出 清除 保持 保持 送数 D 0 D 1 D 2 D 3 D 0 D 1 D 2 D 3 左移 Q 0n Q 1n Q 2n Q 0n Q 1n Q 2n 右移 Q 1n Q 2n Q 3n Q 1n Q 2n Q 3n 0 3 显示译码器和数码显示器见附录 三 四 预习思考题 1. 74LS210 处于计数状态时,S 9 和 R 0 端各应处在什么逻辑电平? 2. 将 74LS210 接成 码的十进制计数器, 画出电路连接图, 并写出状态转换真值 表 3. 74LS190 处于计数状态时,LD 端和 S 端各应处于什么逻辑电平? 称 LD 是直接置数端 的意思是什么? 4. 74LS190 和 74LS191 有 Q / Q 和 Q 两个输出端, 这些端的输出信号分别在时钟 脉冲的什么时刻出现? 实验任务 CC 1. 用 74LS290 实现 NBCD 码计数器 : CB CR (1) 画出连线图, 用发光二极管指示器显示电路输出, 记录在 CP 脉冲作用下各位输 出的变化情况 Q0 Q1 Q2 3 (2) 用示波器观察并记录 CP,,, 和 Q 的工作波形 2. 将上述电路改接成一个二进码的六进制计数器, 画出逻辑图, 观察和记录电路的工 作波形 3. 用 74LS290 实现 5421 码计数器, 画出逻辑图, 观察和记录电路的工作波形 4. 使用 74LS190 组成一个十进制减法计数器, 用显示译码器 (74LS048) 和七段数码 管 (BS207) 显示输出, 记录数码变化情况 5. 测试 194 移位寄存器的逻辑功能, 验证表 5-3 所示功能表 6. 使用 74LS194 和最少数量的附加门设计具有自启动功能的 序列信号发生器, 画出逻辑图, 记录实验结果 五 实验设备与器材 脉冲示波器 (TDS2002 型 ) 函数信号发生器 (EM1642 型 ) 直流稳压电源 (EM1716 型 ) 数字电路实验箱 (TPE-D6 型 ) 万用表与工具 1 台 1 台 1 台 1 台 1 套 主要器材 :74LS290 1 块, 74LS190 1 块, 74LS194 1 块, 74LS153 1 块, 26

27 六 七 74LS048 1 块, 74LS 块, BS207 1 块实验报告要求 1. 画出实验电路图, 对实验记录进行分析 2. 工作波形图必须画在方格坐标纸上 3. 设计性任务要写出设计过程 ( 包括设计技巧 ) 并画出逻辑图 练习题 1. 对图 5-6 所示的特殊十二进制计数器进行测试, 验证电路功能 2. 使用两块 74LS190 设计一个数字钟秒位六十进制计数器, 画出逻辑图, 检测并记录电路功能 3. 利用 74LS191 设计一个十分频和十一分频交替变换的可变分频电路, 画出逻辑图, 检测并记录电路功能 4. 利用 74LS194 设计一个具有自启动功能的 4 位环形计数器 ( 工作在 1000 主计数循环 ) 画出逻辑图, 检测并记录电路功能 附录显示译码器和数码管显示译码器和数码管种类繁多, 这里仅对实验中使用的 BCD 输入的 4 线 七段译码器和七段发光二极管数码管的使用方法作简要介绍 并介绍 3 种译码显示组合器件 1. 七段发光二极管 (LED) 数码管七段 LED 数码管有共阴型和共阳型两类 实验中使用共阴型数码管, 它的图形符号和内部电路图如图 5-8 所示 要求配用相应的译码 / 驱动器 小型数码管的每段发光二极管的正向压降, 随显示光的颜色不同略有区别, 通常约为 2V, 电亮电流在 5~10mA 图 5-8 共阴数码管图形符号和电路图 2.4 线 七段译码 / 驱动器表 5-4 列出了常用的 BCD 输入 4 线 七段译码 / 驱动器 表 5-4 常用的 BCD 输入 4 线 七段译码 / 驱动器 型号 驱动数码管 引出端数 耐压 V 输出电流 ma 特点 74LS047 共阳 OC 输出 74LS048 共阴 OC 输出 有上拉电阻 74LS049 共阴 OC 输出 74LS048 是 BCD 输入的 4 线 七段译码 / 驱动器, 它的逻辑符号如图 5-9 所示 表 5-5 是其功能表 其中,A 3 A 2 A 1 A 0 是 BCD 码的输入端 ;Y a Y b Y g 是译码输出端, 有效输出为 1 器件内部有上拉电阻, 不必再外接负载电阻至电源, 能直接驱动共阴七段 LED 数码管工作 由于数码管每段的正向工作电压仅约 2V, 为了不使译码器输出的高电平电压值拉下太多, 通常在中间串接一只几百欧的限流电阻器 LT 是灯测试输入端, 当 LT =0 时, 输出为全 1;I BR 是灭 0 输入端, 图 LS048 逻辑符号 27

28 B 当 I BR =0, 且 A 3 A 2 A 1 A 0 的输入为 0000 时, 输出为全 0, 数字 0 不显示, 处于灭 0 状态 ;I B /Y BR 是输入 输出合用的引出端,I BB 是灭灯输入端, 当 I B =0 时输出为全 0,Y BR 是灭 0 输出端, 指该器件处于灭 0 状态时, Y BR =0, 否则 Y BR =1, 它主要用来控制相邻位的灭 0 功能 表 LS048 功能表 序 输入 号 A 3 A 2 A 1 A 0 I BR LT I BR /Y Y a Y b Y c Y d Y e Y f Y g BR 输出 字形 / / / / / / / / / / / / / / / / 灭 灭灯灯测灭 0/ 灭 0 / / 灭 零 28

29 I BR 图 5-10 所示为一个由 3 位十进制数组成的译码显示电路的连线图, 由于百位的译码器 =0, 若此位读数是 0 时, 将不显示字符, 并且是 Y BR 输出为 0, 图中可见, 百位的 Y BR 端 与十位的 I BR 端相连, 因而在百位处于灭 0 状态时, 十位也具有灭 0 功能 例如, 电路的读 数是 005, 由于采取了灭 0 的连接, 故数码管仅显示最低位一个 5 字 显然对个位的读数使 用灭 0 功能是不妥当的, 个位的 I 能, 电路的具体连接方法由读者自行设计 BR 应置 1 同样, 对于小数点后的无效 0 也可采用灭 0 功 图 位十进制数的译码显示电路 3. 译码显示器和计数译码显示器 (1) 译码显示器 CL002 和 CH283L 是一种 BCD 译码显示器, 是由 CMOS 译码器和 LED 数码管组装而成的组合器件, 完成 BCD 码寄存 译码 显示功能 其引出端功能表如表 5-6 所示 表 5-6 CL002 和 CH283L 引出端功能表 端名状态功能 A 3 A 2 A 1 A 0 Q 3 Q 2 Q 1 Q 0 M BCD 译码输入端寄存器输出 0 送数 1 寄存 0 数字显示 I BB 1 数字消隐 ( 灭灯 ) DP 0 小数点消隐 1 小数点显示 I BR I BR =0 I BR =1 灭 0 0 显示 Y BR 灭 0 输出端, 本位灭 0 时 Y BR =0, 用来控制相邻位灭 0 V DD +5V V SS 接地 V 通常接地 ( 可接 ±1V 控制字符亮度 ) 29

30 (2) 计数译码显示器 CL102 和 CH284L 是一种 NBCD 码的计数译码显示器, 是由 CMOS 电路和 LED 数码管组装而成的组合器件, 完成 NBCD 码计数 寄存 译码 显示功能 其引出端功能表如表 5-7 所示 表 5-7 CL102 和 CH284L 引出端功能表 端名 状态 功能 Q 3 Q 2 Q 1 Q 0 寄存器输出 M 0 送数 1 寄存 0 数字显示 I BB 1 数字消隐 ( 灭灯 ) DP 0 小数点消隐 1 小数点显示 I BR =0 灭 0 I BR I BR =1 0 显示 Y BR 灭 0 输出端, 本位灭 0 时 Y BR =0, 用来控制相邻位灭 0 R 1 置 0 CP EN 在 EN=1 时, 上升沿计数在 EN=0 时, 为保持态在 CP=0 时, 下降沿计数在 CP=1 时, 为保持态 Q CC 计数进位输出端, 下降沿驱动高位计数 V DD +5V V SS 接地 V 通常接地 ( 可接 ±1V 控制字符亮度 ) 30

31 实验六 脉冲信号产生电路 一. 实验目的 1. 掌握使用集成逻辑门 集成单稳态触发器和 555 时基电路设计脉冲信号产生电路的方法 2. 掌握影响输出波形参数的定时元件数值的计算方法 3. 熟悉使用信号源的计数功能, 测量脉冲信号周期 T 和脉宽 T w 的方法 二. 实验原理数字电路中, 经常使用矩形脉冲作为信号进行信息传送, 或者作为时钟脉冲用来控制和驱动电路, 是个部分协调动作 获得矩形脉冲波的电路通常有两类 : 一类是自激多谐振荡器, 它是不需要外加信号触发的矩形波发生器 ; 另一类是它激多谐振荡器, 在这类电路中, 有的是单稳态触发器, 它需要在外加触发信号作用下, 输出具有一定宽度的脉冲波 ; 有的是整形电路 ( 施密特触发器 ), 它对外加输入的正弦波等波形进行整形, 使电路输出矩形脉冲波 1. 利用与非门组成脉冲信号产生电路与非门作为一个开关倒相器件, 可用来构成各种脉冲波形的产生电路 电路的基本工作原理是利用电容器的充 放电, 当输入电压达到与非门的阈值电压 VT 时, 门的输出状态即发生变化, 因此电路中的阻容元件数值将直接与电路输出脉冲波形的参数有关 (1) 组成自激多谐振荡器由门组成的自激多谐振荡器有对称型振荡器 非对称型振荡器和环型振荡器等 图 6-1 所示为一种带有 RC 网络的环型振荡器 其中 R 0 为限流电阻, 一般取 100Ω, 受电路工作条件约束, 要求 R 1kΩ, 电路输出信号的周期 T 约等于 2.2RC 图 6-1 带有 RC 电路的环形振荡器 图 6-2 介绍了几种常用的晶体振荡器电路, 其中图 (a), 图 (b) 所示为 TTL 电路组成的晶体振荡电路 图 (c) 所示为由 CMOS 电路组成的晶体振荡电路, 它是电子钟内用来产生秒脉冲信号的一种常用电路, 其中晶体的 f 0 =32768Hz( 即 2 15 Hz) 图 6-2 常用的晶体振荡电路 (a) f 0 =5H Z ~30MH Z ;(b) f 0 =100kH Z (5kH Z ~30MH Z );(c) f 0 =32768H Z 31

32 图 6-3 微分型单稳态触发器 (a) 电路 ; (b) 工作波形 (2) 组成单稳态触发器图 6-3 所示为一种微分型单稳态触发器电路图及其各点的工作波形图 这种电路适用于触发脉冲宽度小于输出脉冲宽度的情况 稳态时要求 G2 门处于截止状态 ( 输出为高电平 ), 故 R 必须小于 1kΩ. 定时元件参数 RC 取值不同, 通常 tw=(0.7~1.3)rc 图 6-4 所示为一种积分形单稳态触发器电路图及其各点的工作波形图 这种电路适用于触发脉冲宽度大于输出脉冲宽度的情况 稳定条件要求 R 1kΩ 与微分型单稳态触发器相似, 脉冲宽度的变化范围经实验证明 tw=(0.7~1.4)rc 从电路分析可以知道, 输出脉冲宽度和电路的恢复时间均与 RC 电路的充放电有关, 因而电路的恢复时间较长 在实际工作中, 要求触发脉冲 ( 方波 ) 的周期应大于单稳态触发器输出脉冲宽度的两倍以上 (3) 组成施密特触发器图 6-5 所示为利用与非门组成的具有一定电位差的施密特触发器 由于目前已有多种具有施密特触发输入的集成器件, 因此实际使用时直接选用这类器件即可 32

33 图 6-4 积分型单稳态触发器 (a) 电路 ; (b) 工作波形 33

34 图 6-5 由集成门组成的施密特触发器 (a) 由二极管 D 产生回差的电路 ; (b) 由电阻 R 1,R 2 产生回差的电路 ; (c) 由射极跟随器电阻 R 3,R 4 产生回差的电路 ; 2. 集成单稳态触发器及其应用集成单稳态触发器在没有触发信号输入时, 电路输出 Q=0, 电路处于稳态 ; 当输入端输入触发信号时, 电路由稳态转入暂稳态, 使输出 Q=1; 待电路暂稳态结束, 电路又自动返回到稳态 Q=0 在这一过程中, 电路输出一个具有一定宽度的脉冲, 其宽度与电路的外接定时元件 C ext 和 R ext 的数值有关 集成单稳态触发器有非重触发和可重触发两种,74LS123 是一种双可重触发的单稳态触发器, 它的逻辑符号如图 6-6 所示, 表 6-1 是它的功能表 在 C ext >1000pF 时, 输出脉冲宽度 t W 0.45R ext C ext 表 LS123 的功能表 R D A B Q Q

35 图 LS123 逻辑符号图 6-7 可重触发输入 输出波形 器件的可重触发功能是指在电路一旦被触发 ( 即 Q=1) 后, 只要 Q 还未恢复到 0, 电路可以被输入脉冲重复触发,Q=1 将继续延长, 直至重复触发的最后一个触发脉冲到来后, 再经过一个 t W ( 该电路定时的脉冲宽度 ) 时间,Q 才变为 0, 如图 6-7 所示 74LS123 的使用方法 : (1) 有 A 和 B 两个输入端,A 为下降沿触发,B 为上升沿触发, 只有出现 AB=1 时电路才被触发 (2) 连接 Q 与 A 或 Q 与 B, 可使器件变为非重触发单稳态触发器 (3) R D =0 时, 使输出 Q 立即变为 0, 可用来控制输出脉冲宽度 (4) 按图 6-8 连接电路, 可组成一个矩形波信号发生器, 利用开关 S 瞬时接地, 使电路起振 图 6-8 矩形波信号发生器 时基电路及其应用 555 时基电路是一种模拟集成电路, 它的内部电路框图如图 6-9 所示 电路主要由两个高精度比较器 C 1,C 2 以及一个 RS 触发器组成 比较器的参考电压分别是 2/3V cc 和 1/3V cc, 利用触发输入端 TR 输入一个小于 1/3V cc 信号, 或者阈值输入端 TH 输入一个大于 2/3V cc 的信号, 可以使 RS 触发器状态发生变换 CT 是控制输入端, 可以外接输入电压, 以改变比较器的参考电压值 在不接外加电压时, 通常接 0.01uF 电容器到地 C t 是放电输入端, 当输出端的 F=0 时,C t 对地短路, 当 F=1 时,C t 对地开路 R 是复位输入端 当 R=0 时, 输出端有 F=0 35

36 图 时基电路内部电路框图 图 6-10 单稳态触发器电路 器件的电源电压 V cc 可以是 -15V ~+5V, 输出的最大电流可达 200mA, 当电源电压为 +5V 时, 电路输出与 TTL 电路兼容 555 电路能够输出从微秒级到小时级时间范围很广的信号 (1) 组成单稳态触发器 555 电路按图 6-10 连接, 即被连成一个单稳态触发器, 其中 R,C 是外接定时元件,R 1,R 2 和 C 1 是保证电路在没有输入信号触发时, 触发输入端 TR 的电压大于 1/3V cc, 使电路处于稳态 此时输出端 F 为低电平, 放电端 C t 与地短路 在输入端加负向脉冲信号 v i, 驱动 TR 端使电路 进入暂稳态,F 输出由低变高, 同时 C t 端呈高阻态 电源 V cc 通过 R 向 C 充电, 当 C 的电压上升 到高于 2/3V cc 时, 此时由于 TH 端大于 2/3V cc, 电路状态再次发生变化,C t 端与地短路,C 通 过 C t 端迅速放电,F 输出由高变低, 暂稳态结束, 电路又恢复到稳态 单稳态触发器的输出 脉冲宽度 tw 约等于 1.1RC (2) 组成自激多谐振荡器 按图 6-11 连线, 即可连成一个自激多谐振荡器电路, 此电路与单稳态触发器的工作过 程不同之处, 是电路没有稳态, 仅存在两个暂稳态, 电路不需要外加触发信号, 利用电源通 过 R 1,R 2, 向 C 充电, 以及 C 通过 R 2 向放电端 C t 放电, 使电路产生振荡 输出信号的时间参数 是 : T=T 1 +T 2 其中 : T 1 =0.7(R 1 +R 2 )C ( 正脉冲宽度 ) T 2 =0.7R 2 C ( 负脉冲宽度 ) T=0.7(R 1 +2R 2 )C 36

37 图 6-11 自激多谐振荡器电路 555 电路要求 R 1 与 R 2 均应 1kΩ, 但 R 1 +R 2 应 3.3MΩ 在图 6-11 所示电路中接入部分元件, 可以构成下述电路 : 1 若在电阻 R 2 上并接一只二极管 (2AP3), 并取 R1 R 2, 电路可以输出接近方波的信号 2 在 C 与 R 2 连接点和 TR 与 TH 连接点之间的连接线上, 串接入一个如图所示的晶体网络, 电路便成为一个晶体振荡器 晶体网络中 1MΩ 电阻器作直流通路用, 并联电容用来微调振荡器的频率 只要选择 R 1,R 2 和 C, 使在晶体网络接入之前, 电路振荡在晶体的基频 ( 或谐频 ) 附近, 接入网络后, 电路就能输出一个频率等于晶体基频 ( 或谐频 ) 的稳定振荡信号 (3) 组成施密特触发器利用控制输入端 CT 接入一个稳定的直流电压 被变换的信号同时从 TR 和 TH 端输入, 即可输出整形后的波形 ( 电路的正向阈值电压与 CT 端电压相等, 负向阈值电压是 CT 端电压的 1/2) 三. 实验前准备 1. 了解信号源计数的基本测试原理, 了解面板上各开关的作用和仪器使用方法 2. 预习思考题 (1) 分析图 6-1 所示电路中电容器 C 的充 放电过程 (2) 若图 6-3 所示的输入脉冲的宽度大于电路的输出脉冲宽度, 将会出现什么现象? 为了使电路能正常工作, 对电路应做哪些改进? 四. 实验任务 1. 使用 555 时基电路组成图 6-11 所示电路, 取 R 1 =R 2 =4.7kΩ,C=C 0 =0.01μF (1) 用示波器观察并记录触发输入端 TR 和输出端 F 的工作波形, 读出输出信号的周期 T 和正脉冲宽度 tw 的值 ; (2) 用信号源的计数功能测量与记录输出信号的 T 与 tw 的值 ; (3) 将上述两种测试结果与理论计算值比较, 分析实验误差 2. 按图 6-12 所示电路连接, 组成一个微分型单稳态触发器, 其中 R i =12kΩ,C i =300pF, R=300Ω,C=0.047μF, 当输入 1kH Z 方波信号时, 做如下内容 : (1) 观察并记录输入信号 u i, 输出信号 u o 以及 A,B,C,D 各点的工作波形, 读出 u o 的负脉冲宽度 tw 的值 ; (2) 用示波器读出 u O 的负脉冲宽度 tw 值 37

38 图 6-12 微分型单稳态触发实验电路 3. 使用集成单稳态触发器 74LS123 设计一个下降沿延迟电路, 把任务 1 输出的矩形 波下降沿延迟 20μs, 并使输出的负脉冲宽度为 20μs (1) 画出设计电路图, 取外接定时电容 C=0.01μF, 计算电阻器阻值 (2) 观察并记录输入 输出的工作波形 (3) 用通用计数器测量输出信号下降沿相对输入信号下降沿实际延迟时间和输出负脉 冲的实际宽度 五. 实验设备与器材 1. 二踪示波器 1 台 2. 信号源 1 台 3. 晶体管直流稳压电源 1 台 4. 通用实验底版 1 台 5. 万用电表及工具 1 套 6. 主要器材 :74LS000 1 块, 555 时基电路 1 块, 74LS123 1 块 电阻器 :100Ω,300Ω,4.7kΩ,1kΩ 等 若干只 电容器 :300pF,0.01μF,0.047μF 等 若干只 六. 实验报告要求 1. 写出设计计算过程, 画出标有元件参数的实验电路图, 并对测试结果进行分析 ( 包 括误差分析 ); 2. 用方格坐标纸画出工作波形图, 图中必须标出零电平线位置 七. 练习题 1. 按图 6-1 连接电路, 取 R=1kΩ,R0=100Ω,C=0.1μF 观察并记录 A,B,C,D,E 各点工作 波形及 u0 的波形 ; 用信号源的计数功能测量 u0 的周期 T 和正脉冲宽度 tw 值 2. 在图 6-11 所示的电路中 R2 上并联一只 2AP3 二极管, 按任务 1 中要求进行测试 3. 按图 6-8(b) 连接电路, 取 R1=R2=4.7kΩ,C1=C2=0.01μF, 用示波器和信号源的计数 功能测量并记录工作波形, 输出信号的周期 T 和脉冲宽度 tw 的值. 4. 任务 2 对图 6-12 所示电路中的 Ri 和 Ci 的值有什么要求? 为什么? 5. 利用 555 时基电路设计制作一只触摸式开关定时控制器, 每当用手触摸一次, 电路 即输出一个正脉冲宽度为 10s 的信号, 画出电路图并检测电路功能 38

39 实验七 顺序脉冲和脉冲分配器电路设计 一. 实验目的通过实验进一步掌握顺序脉冲发生器和脉冲分配器等电路的原理, 学会自行设计和使用这类电路 二. 实验内容 1. 顺序脉冲发生器的功能测试图 7-1 所示电路为扭环形计数器构成的顺序脉冲发生器 图中 FF2, FF1 用边沿 JK 触发器 74LS112 完成电路的接线 在 CP 端加点动脉冲, 测出电路的 Q 的状态变化顺序, 画出状态转换图形式 在 CP 端加连续脉冲, 观察并记录 Y 1 ~Y 4 和 CP 的波形, 画成时序图 2. 顺序脉冲发生器的设计试用 D 触发器设计一个能自动启动的环行计数器, 电路的输出 Q 3 Q 2 Q 1 为一组顺序脉冲, 脉冲的宽度为 2ms, 脉冲的高 低电平值分别为 5V 和 0V 试自行设计电路, 合理选取器件 3. 脉冲分配电路的设计 图 7-1 顺序脉冲发生器 试用 JK 触发器设计一个三相六拍步进电机的脉冲分配图, 用控制变量 C 控制步进电机正转 反转, 当 C=0 时, 步进电机正转,C=1 时, 步进电机反转 写出设计过程, 画出电路图, 完成电路的接线, 测试电路的功能, 检查你设计的电路能否自启动? 三相六拍步进电机脉冲分配电路的状态转换图如图 7-2 所示 图 7-2 三相六拍步进机状态转换图 4. 序列脉冲发生器图 7-3 所示为一个序列脉冲发生器电路 图中芯片用 74LS160 同步发生器 按图连线 在 CP 端加点动脉冲, 观察芯片 Q 3,Q 2,Q 1,Q 0 和 Y 的状态变化, 说明电路在 CP 的作用下 Y 端能输出什么样的脉冲序列? 若希望输出端 Y 能周期性地输出 的脉冲序列, 则电路应怎样改接? 试实验之 三. 思考题 1. 顺序脉冲发生器电路的特点是什么? 可用哪几种方法实现? 各有何优缺点? 39

40 2. 步进电机脉冲分配电路的自启动问题你认为应怎样解决? 从实验角度考虑, 你还有别的办法吗? 3. 试设计一个四相八拍的步进机脉冲分配电路, 并通过实验验证电路的功能 4. 试用 74LS161 芯片和部分门电路设计一个脉冲序列电路 要求电路输出端 Y 在时钟 cp 的作用下, 能周期性地输出 的脉冲序列 图 7-3 序列脉冲发生器 四. 实验报告要求 1 写出电路设计过程及设计技巧 2 对实验结果进行分析五. 实验设备与器材脉冲示波器 (TDS2002 型 ) 函数信号发生器 (EM1642 型 ) 直流稳压电源 (EM1716 型 ) 数字电路实验箱 (TPE-D6 型 ) 万用表与工具 74LS112 1 片 74LS160/161 1 片 74LS00 1 片 74LS10 2 片 74LS04 1 片 CD 片 1 台 1 台 1 台 1 台 1 套 40

41 实验八 四路优先判决电路设计 一. 实验目的 1. 掌握 D 触发器 与非门等数字逻辑基本电路原理及应用 2. 提高分析故障及排除故障能力 二. 实验仪器及材料 74LS00,74LS20,74LS175,NE555, 音乐片各一片按键开关 4 只双刀双位开关 1 只电阻, 电容若干只三. 预习要求 1, 认真阅读本实验说明, 分析电路工作原理 2, 在图 8-1 中标注管脚号, 拟定实验步骤 图 8-1 四. 电路设计要求优先判决电路是通过逻辑电路判决哪一个预定状态优先发生的一个装置, 可用于智力竞赛抢答及测试反应能力等 S1~S4 为抢答人所用按钮,LED1~LED4 为抢答成功显示, 同时扬声器发声 工作要求 : 1. 控制开关在 复位 位置时,S1~S4 按下无效 2. 控制开关打到 启动 位置时 : 41

42 1. S1~S4 无人按下时 LED 不亮, 扬声器不发声 2. S1~S4 有一个按下, 对应 LED 亮, 扬声器发声, 其余 S 开关再按则无效 3. 控制开关 Sc 打到 复位 时, 电路恢复等待状态, 准备下一次抢答 4. 说明设计原理及逻辑关系 五. 实验内容 1. 按设计电路图正确接线, 按预习拟定的实验步骤工作 2. 按上述工作要求测试电路工作情况 ( 至少 4 次, 即 S1~S4 各优先一次 ) 3. 对应预习原理分析电路工作状态并测试 如电路工作不正常, 自行研究排除 附注 :KD128 为门铃音乐集成电路, 其 4 脚为高电平时发声, 声音有 叮咚 等声, 亦可用其他音乐电路或蜂鸣器等作声响元件 六. 实验报告要求 1. 说明设计原理及逻辑关系 2. 说明实验方法及步骤 3. 对实验结果进行分析 七. 实验设备与器材脉冲示波器 (TDS2002 型 ) 1 台函数信号发生器 (EM1642 型 ) 1 台直流稳压电源 (EM1716 型 ) 1 台数字电路实验箱 (TPE-D6 型 ) 1 台万用表与工具 1 套 42

43 实验九简易数字闹钟电路综合设计 一 实验任务使用中 小规模集成电路设计与制作一台数字显示时 分 秒的闹钟 它应具有以下功能 : 1 能进行正常的时 分 秒计时功能使用 6 个七段发光二极管显示时间 其中时位以 12 小时为计数周期, 其计数序列应为 当时钟是 12 时 59 分 59 秒后, 再计一个秒脉冲, 时钟应显示 1 时 00 分 00 秒 电路还应有上午和下午的指示 设计要求时的十位数应采取灭零措施, 上 下午指示应与时十位合用一个数码管 2 能进行手动校时利用两个单刀双掷开关分别对时位和分位进行校正 校时位时, 要求时位以每秒计 1 的速度循环计数 校分位时, 要求分位以每秒计 1 的速度循环计数 此时秒位计数应置 0, 并且分位向时位的进位必须断开 3 能进行整点报时要求发出仿中央人民广播电台的整点报时信号, 即在 59 分 50 秒起每隔 2 秒钟发出一次低音的 嘟 信号 ( 信号鸣叫持续时间 1s, 间隙 1s) 连续发 5 次, 到达整点时 ( 即 00 分 00 秒时 ) 再鸣叫一次高音的 哒 信号 ( 信号持续时间仍为 1s) 因此, 电路必须有两路信号输出, 用来控制两种不同的音响信号输出 ( 实验仅需输出两路控制信号, 用发光二极管指示, 不要求输出声响 ) 二 设计说明与提示 1 数码管显示的时位 分位和秒位之间用数码管的小数点隔开 当时钟处在校时位或校分位时, 分别用时位或分位数码管的中间一个小数点点亮作为指示 2 秒脉冲信号的精确度决定了时钟走时的精确度 因此, 电子钟内部通常使用石英晶体振荡器 ( 参考电路如图 6-2 所示 ), 产生精确的秒脉冲信号, 信号的频率稳定度约为 10-5 为了实验时调试方便, 可以用脉冲信号发生器输出的方波信号代替 3 由于校正电路的引入, 秒 分 时之间的进位不能直接连接, 必须在中间插入一个校时网络 设计该网络时应注意 : (1) 不影响正常的进位功能 ; (2) 注意校正结束时, 开关的拨动不应导致加 1 的校时错误, 尽可能减小各级计数器的进位信号的脉冲宽度, 对防止出错是有利的 ; (3) 必须注意校正开关的抖动可能造成不良的影响, 必要时采用无抖动开关 数字闹钟电路工作原理框图如图 9-1 所示 43

44 图 9-1 数字闹钟框图 44

45 附录 常用集成电路型号对照表与引出端排列图 使用说明 1 本附录仅收集了部分常用集成电路, 供实验时查阅 在进行综合实验时, 设计选用其他器件, 可查阅其他手册 2 74LS 型号共有四个系列, 附录中仅使用表示品种代号的三位数字尾数来表示, 并在尾数的左上角加一撇号 例如 : 020 表示包括 74LS1020,74LS2020,74LS3020 和 74LS4020 等四种器件 3 常用器件型号对照表 ( 见表 A-1, 表 A-2) 中列出了与 CT0000 系列器件逻辑功能相同的部标 T000 系列型号和部分生产厂型号, 以及 CMOS 电路的 CC4000 和 C000 系列中的相应型号 此外, 还列出了少量国际系列中无相应型号的 T000 系列器件, 供实验选用 对于那些功能相同 引脚排列次序不同的器件, 将用 Δ 标出 4 引出端排列图 ( 见图 A-1) 按 74LS 系列和 T000 系列器件型号的顺序编排, 每一种排列图除标有型号 ( 包括排列相同的相应器件型号 ) 外, 还提供这种器件在本书中的有关资料供使用时查询 表 A-1 常用集成电路型号对照表 器件名称型号参考型号 静态随机存取存储器 静态随机存取存储器 8 通道 8 位 A/D 转换器 3½ 位双积分 A/D 转换器 555 时基电路通用 III 型运算放大器七段发光二极管数码管 ( 共阴 ) 单字七段发光二极管数码管 ( 共阴 ) 双字寄存 译码 数字显示器记数 寄存 译码 数字显示器 2114A 6116 ADC0809 CC F007 BS207 BS CL002 CL G555 CC7555 5G24 μa741 LC 50x1 11 LC 50x2 12 CH283L CH284L 45

46 表 A-2 常用集成电路型号对照表 TTL 电路 CMOS 电路 器件名称 74LS 系 列 T000 系 列 其他型号 CC 系列 C000 系列 四 2 输入与非门 000 T065 M41 T Δ C036 四 2 输入与非门 (OC) 003 T066 M40 SM3402 六反相器 004 T C033 双 4 输入与非门 4 线 -7 段译码器 / 驱动器 (BCD 输入, 有上拉 T063 M21 T Δ 4511Δ C034 电阻 ) 4 路 输入与或非门与门输入主从 J-K 触发器 ( 有预置 清除端 ) 双上升沿 D 触发器 T072Δ T077 M51Δ Z63Δ D Δ 4070Δ C043 C660 四 2 输入异或门 086 T690 双下降沿 J-K 触发器 112 T Δ J210Δ 双可重触发单稳态触发器 ( 有清除端 ) 123 J156 四总线缓冲器 (3S) 线 -8 线译码器 138 T330Δ 双 4 选 1 数据选择器 ( 有使能输入端 ) 153 T 十进制可预置同步计数器 ( 异步清除 ) 160 T 位二进制可预置同步计数器 ( 异步清除 ) 双进位保留全加器十进制可预置同步加 / 减计数器 T214 T Δ 4516Δ C661Δ C188Δ C189Δ 4 位二进制可预置同步加 / 减计数器 C181 十进制可预置同步加 / 减计数器 ( 双时钟 ) 192 T C184 4 位二进制可预置同步加 / 减计数器 ( 双时钟 ) 193 T C422 4 位双向移位寄存器 ( 并行存取 ) 194 T453 双 4 选 1 数据选择器 (3S) 253 T Δ C662 4 位二进制超前进位全加器 283 T693 二 - 五 - 十进制异步计数器 290 T210Δ 双异或门 T075 T54 SM6201 单 D 触发器 T076 C31 SC3101 单 J-K 触发器 T078 C11 46

47 CC 系列电源端 V DD V SS 与 74LS 系列电源端 V CC 地端对应 C181 和 C184 与 的引出端排列基本相同, 仅 CPU 和 CPD 两 引出端位置对调 000 四 2 输入与非门 (T065 M41 T24 C036) 003 四 2 输入与非门 (OC) (T066 M40 SM3402) 004 六反相器 (T082 CC4069 C033) 020 双 4 输入与非门 (T063 M21 T21 C034) 线 -7 段译码器 / 驱动器 (BCD 输入, 有上拉电阻 ) 路 输入与或非门 47

48 072 与门输入主从 J-K 触发器 ( 有预置 清除端 ) 074 双上升沿 D 触发器 (T077 D64 C043) 086 四 2 输入异或门 112 双下降沿 J-K 触发器 (T690 C660) 123 双可重触发单稳态触发器 ( 有清除端 ) (T156) 183 双进位保留全加器 (T694) 48

49 153 双 4 选 1 数据选择器 ( 有使能输入端 ) ( 253 T574 T575 CC14539) 160 十进制可预置同步计数器 ( 异步清除 ) (T216 CC40160) 125 四总线缓冲器 (3S) 线 -8 线译码器 位二进制可预置同步计数器 ( 异步清除 ) 190 十进制可预置同步加 / 减计数器 (T214 CC40161) 49

50 191 4 位二进制可预置同步加 / 减计数器 位双向移位寄存器 ( 并行存取 ) (T454 T453 CC40194 C422) 位二进制超前进位全加器 (T693 C662) 192 十进制可预置同步加 / 减计数器 ( 双时钟 ) (T217) T072 4 路 输入与或非门 (M51) T075 双异或门 (T54 SM6201) 50

51 290 二 - 五 - 十进制异步计数器 T078 单 J-K 触发器 (C11) T079 双下降沿 J-K 触发器 (C044) T076 单 D 触发器 (C31 SC3101) T210 二 - 五 - 十进制异步计数器 090 二 - 五 - 十进制异步计数器 51

52 T081 四反相器 (3S) 2114A 静态随机存取存储器 (2114) 静态随机存取存储器 ADC 通道 8 位 A/D 转换器 52

53 时基电路 (5G1GGG CC7555) F007 通用 III 型运算放大器 (5G24 μa741) BS207 七段发光二极管数码管 ( 共阴 ) 单字 (LC 50x1 11) CL102 记数 寄存 译码 数字显示器 (CH284L) 图 A-1 常用集成电路引出端排列图 53

54 通用实验底板及其使用方法 数字电路实验广泛使用各种逻辑实验箱或实验底板, 它们的结构大同小异 我们实验所使用的是 YB3262 型数字电路实验箱, 实验箱的中间有 3 块插座板, 上方有 8 路发光二极管逻辑电平指示器, 下方有 8 只数据开关, 右上角是电源接线柱 通用实验底板及其使用方法 : 1 插座板使用的是面包板, 它是实验板的主要部分, 实验时使用的所有器件都在面包板上连接插线, 实现各种电路功能 每块面包板中央有一凹槽, 凹槽两边各有 59 列小孔, 每 1 列的 5 个小孔在电气上相互连通, 相当于一个结点 ; 列与列之间在电气上互不相通 每一个小孔内允许插入一个元件引脚或一条导线 面包板的上 下两边各有一排 (50 个小孔 ), 每排小孔分为若干段 ( 一般是 2~3 段 ), 每段内部在电气上相互连通 实验底板通过外部接线将各段连在一起, 且将上排各孔与电源接线柱相连接, 下排各孔与地线接线柱相连接 2 LED 逻辑电平指示器使用 LED 逻辑电平指示器 被测信号从 Z 点输入, 当被测信号是高电平时,LED 点亮 ; 当被测信号是低电平时,LED 将熄灭 通常使用的 LED, 其正向工作压降为 2V, 工作电流 5~10mA 从减少电平指示器对被测电路的影响来考虑, 直接驱动电路是不适宜的 实验底板上 8 路 LED 电平指示器的驱动电路, 已经装入底板内, 使用 1 只 8 孔插座作为被测信号的 Z 输入端, 插孔与 LED 在位置上自左向右依次一一对应 3 数据开关数据开关是利用手动的机械开关, 为实验提供 0 或 1 信号的装置 1 个数据开关可以同时提供两个互补的逻辑值, 因此 8 个开关需要有 2 只 8 孔插座, 以便输出 16 个信号 在插座上, 每两个相邻孔成为一对, 输出 1 个开关提供的 1 对互补信号, 开关与每对插孔的位置, 自左向右依次对应 实验约定 : 每 1 对插孔中, 左边孔为原变量输出, 右边孔为反变量输出 那么当开关向上扳时, 原变量输出为 1, 开关向下扳时, 原变量输出为 0 4 集成电路实验板上使用双列直插结构的集成电路, 两排引脚分别插在面包板中间凹槽上下两侧的小孔中 在插拔集成电路时要非常小心 : 插入时, 要使所有集成电路的引脚对准小孔, 均匀用力插入 ; 拔出时, 必须用专门的拔钳, 向正上方均匀用力地拔出, 以免因受力不均匀而使引脚弯曲或断裂 为了防止在插拔过程中使集成电路受损, 可以把集成电路预先插在相同引脚数的插座上, 把连有插座的集成电路作为一个整体在面包板上使用, 插拔就较为方便 在整个实验板上, 元件布局要合理 所有集成电路应以同正方向插入, 有利于电路布线和故障检查 为了缩短外接导线长度, 而把集成电路倒插是不合适的 其他各种器件也应排列有序 位置合理 5 布线导线使用线径 0.5mm 的塑料单股导线, 要求线头剪成 45 o 斜口, 使能方便地插入 线头剥线长度约为 8mm, 在使用时应能全部插入面包板 这样既能保证接触良好, 又避免裸线部分露在外面, 与其他导线短路 布线是完成实验任务的重要环节, 要求走线整齐 清楚, 切忌混乱, 并尽可能使用不同颜色的导线, 以便区分 布线次序一般是先布电源线和地线, 再布固定电平的规则线, 最后按照信号流程逐级连接各逻辑控制线 切忌无次序连接, 以免漏线 必要时还可以连接一部分电路, 测试一部分电路, 逐级进行 导线应在集成电路块周围走线, 切忌在集成块上方悬空跨过 应避免导线之间的互相交叉重叠, 并注意不要过多地遮盖其他插孔, 所有走线尽可能贴近面包板表面 在合理布线的 54

55 前提下, 导线尽可能短些 清楚和规则的布线, 有利于实现电路功能, 并为检查和排除电路故障提供方便 任何草率凌乱的接线, 会给测试电路功能和检查与排除电路故障带来极大的困难, 因此是不可取的 55