Arria II器件中的逻辑阵列模块与自适应逻辑模块- Arria II器件手册，卷 1，第2章

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1 12? 2010? AIIGX Arria II 器件中的逻辑阵列模块与自适应逻辑模块 AIIGX 本章节介绍了 Arria II 核心架构中逻辑阵列模块 (LAB) 的功能特性 LAB 是由称作自适应逻辑模块 () 的基本构造模块组成, 通过配置这些模块, 能够实现逻辑功能算术功能以及寄存器功能本章节涵盖以下两方面内容 : 逻辑阵列模块第 2 1 页自适应逻辑模块第 2 5 页逻辑阵列模块图 2 1. Arria II 器件中的 LAB 结构每一个 LAB 均由 10 个多种进位链共享算术链 LAB 控制信号本地互联和寄存器链连接线组成本地互联是在相同 LAB 中的之间传输信号直链互联使 LAB 能够驱动至其左右相邻的本地互联中寄存器链连接将一个寄存器的输出传输到 LAB 中相邻的寄存器中 uartus II 编译器将相关的逻辑放置在 LAB 或者相邻的 LAB 中, 以支持本地使用共享算术链和寄存器链连接, 从而实现性能和面积有效率图 2 1 显示了 Arria II LAB 结构和 LAB 互联 C4 C12 R20 R4 s LAB MLAB 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARCOPY, MAX, MEGACORE, NIOS, UARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Arria II 器件手册卷 1: 器件接口与集成 2010 年 12 月反馈订阅

2 2 2 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块逻辑阵列模块存储器 LAB(MLAB) 是 Arria II 器件 LAB 的派生名称, 在 LAB 中添加了基于查找表 () 的 SRAM 性能 MLAB 最大支持 640 bit 的简单双端口 SRAM 您可以将 MLAB 中的每个作为 64 1 或者 32 2 模块进行配置, 生成一个或者简单双端口 SRAM 模块的配置 MLAB 和 LAB 模块在 Arria II 器件中总是成对存在的 MLAB 是 LAB 的超集, 包含了 LAB 的所有特性图 2 2 显示了 LAB 和 MLAB 拓扑结构示意图 f 要了解关于 MLAB 的详细信息, 请参考 TriMatrix Memory Blocks in Arria II evices 章节图 2 2. Arria II 中 LAB 和 MLAB 的结构 (1) -based-64 x 1 (1) -based-64 x 1 -based-64 x 1 (1) -based-64 x 1 (1) -based-64 x 1 (1) LAB Control Block -based-64 x 1 (1) -based-64 x 1 (1) -based-64 x 1 (1) -based-64 x 1 (1) -based-64 x 1 (1) MLAB LAB Control Block LAB 图 2 2 注释 : (1) 您可以将 MLAB 作为普通的 LAB 使用, 或者作为双端口 SRAM 进行配置 Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

3 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块 2 3 逻辑阵列模块 LAB 互联图 2 3. 直链连接 LAB 本地互联通过使用相同 LAB 中的行列互联以及输出来驱动相同 LAB 中的直链互联功能最大限度地降低了行列互联的使用, 并提供了更高的性能和更大的灵活性位于左侧或右侧的相邻 LAB/MLAB 存储器模块或者 SP 模块也能够通过直链连接来驱动 LAB 的本地互联每个 LAB 均能够通过快速本地和直链互联来驱动 30 个 10 个位于任意给定的 LAB 中,10 个位于相邻的每一个 LAB 中图 2 3 显示了连接相邻 LAB 存储器模块 SP 模块或者 I/O 单元 (IOE) 输出的直联连接 irect link interconnect from left LAB, memory block, SP block, or IOE output irect link interconnect from right LAB, memory block, SP block, or IOE output s s irect link interconnect to left Local Interconnect irect link interconnect to right MLAB LAB Altera 公司 2010 年 12 月 Arria II 器件手册卷 1: 器件接口与集成

4 2 4 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块逻辑阵列模块 LAB 控制信号图 2 4. 全 LAB 控制信号每个 LAB 中均包含专用逻辑, 一次最多驱动 10 个控制信号到它的中这些控制信号包括三个时钟信号三个时钟使能信号两个异步清零信号一个同步清零信号和一个同步加载控制信号尽管在实现计数器时通常使用同步加载和清零信号, 但也可以与其它功能一起使用这两个信号如图 2 4 所示, 每个 LAB 均含有两个唯一的时钟源和三个时钟使能信号通过使用两个时钟源和三个时钟使能信号,LAB 控制模块可以生成三个时钟每个时钟与时钟使能信号都是相连的例如, 在特定的 LAB 中, 使用 labclk1 信号的也会使用 labclkena1 信号如果 LAB 同时使用时钟的上升沿和下降沿, 则也会使用两个全 LAB(LAB-wide) 时钟信号置低时钟使能信号会关闭相应的全 LAB 时钟 LAB 行时钟 [5..0] 和 LAB 本地互联生成全 LAB 控制信号除了数据分配, MultiTrack 互联固有的低偏斜也能够实现时钟和控制信号分配 There are two unique clock signals per LAB. edicated Row LAB Clocks Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

5 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块 2 5 自适应逻辑模块自适应逻辑模块图 2 5. Arria II 的高级结构图是 Arria II 器件体系结构中逻辑的基本构造模块每个均包含多种基于的资源, 这些资源可由两个自适应组合逻辑 (A) 和两个寄存器划分出来通过使用两个组合 A 的八个输入, 一个能够实现两种功能的各种组合这一自适应特性使能够完全向后兼容 4 输入体系结构通过使用 6 输入和某些 7 输入功能, 一个可以实现任意功能除了基于 A 的资源, 每个还包含两个可编程寄存器, 两个专用完全加法器, 一个进位链, 一个共享算术链和一个寄存器链通过使用这些专用资源, 能够有效地实现各种算术功能和移位寄存器能够驱动所有类型的互联 : 本地行列进位链共享算术链寄存器链和直接链接图 2 5 显示了 Arria II 的高级结构框图 shared_arith_in carry_in Combinational/Memory A0 reg_chain_in labclk 6-Input adder0 reg0 6-Input adder1 reg1 Combinational/Memory A1 reg_chain_out shared_arith_out carry_out Altera 公司 2010 年 12 月 Arria II 器件手册卷 1: 器件接口与集成

6 2 6 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块自适应逻辑模块图 2 6. Arria II 的详细连接示意图图 2 6 显示了中所有连接的详细示意图 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr reg_chain_in 0 4-INPUT GN 3-INPUT + CLR local interconnect row, column direct link routing row, column direct link routing 3-INPUT 1 4-INPUT 3-INPUT + CLR local interconnect row, column direct link routing row, column direct link routing 3-INPUT V CC shared_arith_out carry_out reg_chain_out 一个包含两个可编程的寄存器, 其中每一个寄存器均有数据时钟时钟使能同步和异步清零, 同步加载和清零输入全局信号通用 I/O(GPIO) 管脚或者内部逻辑都能够驱动寄存器的时钟和清零控制信号 GPIO 管脚或者内部逻辑能够驱动时钟使能信号对于组合的功能, 寄存器被旁路, 的输出直接驱动到的输出每个都有两组用于驱动本地行列布线资源的输出加法器或者寄存器输出能够驱动输出 ( 请参考图 2 6) 对于每组输出驱动器, 两个输出能够驱动行列或者直链布线连接, 并且其中的一个输出也能够驱动本地互联资源或者加法器能够驱动其中一组输出, 而寄存器能够驱动另一组输出 Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

7 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块 2 7 自适应逻辑模块这一特性称为寄存器打包 (Register Packing), 能够使寄存器和组合逻辑用于互不相关的逻辑功能, 因而改善了器件的使用状况改善布局布线的另一个机制是支持寄存器输出驱动回相同的中, 使寄存器与其本身的扇出一起被打包此外, 也能够驱动已寄存和未寄存的或者加法器输出 uartus II 针对已优化的性能自动地对进行配置操作模式 Arria II 可以在以下模式操作 : 正常 (Normal) 扩展 (Extended ) 算术 (Arithmetic) 共享算术 (Shared Arithmetic) 寄存器 (-Register) uartus II 软件和所支持的第三方综合工具, 与参数化功能 ( 例如 : 参数化模块库 (LPM) 功能 ) 一起, 自动为常用功能 ( 例如 : 计数器加法器减法器和算术功能 ) 选择相应的模式每一种模式以不同的方式使用资源在每一种模式中, 上的 11 个可用输入包括 LAB 局部互联的 8 个数据输入, 来自前级或 LAB 的进位输入 (carry-in), 来自前级或 LAB 的共享算术链连接和寄存器链连接被定向到不同的目的地以实现所需的逻辑功能全 LAB 信号对寄存器提供时钟异步清零同步清零同步加载和时钟使能控制这些全 LAB 信号在所有的模式中可用要了解关于全 LAB 控制信号的详细信息, 请参考第 2 4 页 LAB 控制信号 Altera 公司 2010 年 12 月 Arria II 器件手册卷 1: 器件接口与集成

8 2 8 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块自适应逻辑模块正常模式正常模式适用于一般的逻辑运用和组合功能在此模式下, 来自 LAB 本地互联的 8 个数据输入是到组合逻辑的输入在正常模式下, 可以在一个 Arria II 中实现两个功能, 或者一个 6 输入功能能够支持某些完全独立的功能组合, 以及具有共同输入的多种功能的组合图 2 7 显示了正常模式下所支持的组合图 2 7. 正常模式中的 (1) combout0 5-Input combout0 combout1 5-Input combout1 5-Input 3-Input combout0 combout1 6-Input combout0 5-Input combout0 6-Input combout0 combout1 6-Input combout1 图 2 7 注释 : (1) 具有更少输入 ( 少于图中所示的 ) 的功能组合也是被支持的例如, 具有以下数量输入的功能组合是被支持的 :4 和 3,3 和 3,3 和 2,5 和 2 正常模式完全向后兼容 4 输入体系结构对于两个 5 输入功能封装到一个中的情况, 这两个功能必须要有至少两个共同输入, 分别是和 4 输入功能与 5 输入功能的组合要求一个共同输 ( 或者 ) Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

9 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块 2 9 自适应逻辑模块在一个中实现两个 6 输入功能的情况下, 要求四个输入必须共享, 并且组合功能必须相同在不常使用的器件中, 一个中的功能可能会通过 uartus II 在单独的中实现, 从而实现可能的最佳性能当器件开始运行,uartus II 将自动充分利用 Arria II uartus II 编译器自动搜索使用共同引脚的功能或者中完全独立的功能, 有效地利用器件资源此外, 通过设置位置约束, 您也能够手动控制资源的使用通过使用输入以及和, 或者和可以实现任意的 6 输入功能如果使用和, 那么输出会被驱动到 register0, 并且 / 或者 register0 被旁路, 同时使用顶部的输出驱动器将数据驱动到互联 ( 请参考图 2 8) 如果和被使用, 那么输出要么驱动到 register1, 要么旁路 register1, 同时使用底部驱动器驱动到互联 uartus II Compiler 自动选择到的输入正常模式中的支持寄存器打包图 2 8. 正常模式中的输入功能 (1) 6-Input reg0 (2) labclk reg1 图 2 8 注释 : (1) 如果和用作到 6 输入功能的输入, 那么和可用于寄存器打包 (2) 只有在 6 输入功能未被寄存时, 输入才可用于寄存器打包 Altera 公司 2010 年 12 月 Arria II 器件手册卷 1: 器件接口与集成

10 2 10 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块自适应逻辑模块扩展模式使用扩展模式来实现 7 输入功能的一个指定集合此集合必须是由共享 4 个输入的 2 个任意 5 输入功能来驱动的 2-to-1 多路复用器图 2 9 显示了使用扩展模式的所支持的 7 输入功能模板在此模式中, 如果 7 输入功能是未寄存的, 那么未使用的第 8 个输入可用于寄存器打包如图 2 9 中所示, 符合模板的功能经常出现在设计中, 作为 Verilog HL 或 VHL 代码中的 if- else 语句图 2 9. 扩展模式中所支持的 7 输入功能模板 5-Input 5-Input combout0 reg0 (1) This input is available for register packing. 图 2 9 注释 : (1) 如果 7 输入功能是未寄存的, 那么未使用的第 8 个输入可用于寄存器打包第二个寄存器 reg1 不可用 Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

11 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块 2 11 自适应逻辑模块算术模式图算术模式中的算术模式是实现加法器计数器累加器宽校验功能和比较器的理想选择算术模式中的使用两组 4 输入以及两个专用全加器专用加法器使可用于执行预加器逻辑 ; 因此, 每一个加法器能够将两个 4 输入功能相加四个共享和输入如图 2 10 所示, 进位输入信号传输至 adder0, 来自 adder0 的进位输出信号传输至 adder1 的进位输入信号来自 adder1 的进位输出信号驱动到 LAB 中下一个的 adder0 算术模式中的能够驱动已寄存和未寄存的加法器输出 carry_in adder0 reg0 adder1 reg1 carry_out 在算术模式中, 支持同时使用加法器的进位输出和组合逻辑输出加法器输出在此操作中被忽略对于使用此模式的功能, 与组合逻辑输出一起使用加法器将节省高达 50% 的资源此外, 算术模式也支持时钟使能计数器使能同步上下控制加减控制同步清零以及同步加载 LAB 本地互联数据输入生成时钟使能计数器使能同步上下以及加减控制信号对于共享中 4 个的输入而言, 这些控制信号是很好的选择同步清零和同步加载选项是对 LAB 中所有寄存器产生影响的全 LAB 信号每个寄存器中的这些信号能够被单独禁用或使能 uartus II 自动将没有被计数器使用的寄存器布局到其它 LAB 中 Altera 公司 2010 年 12 月 Arria II 器件手册卷 1: 器件接口与集成

12 2 12 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块自适应逻辑模块进位链 (Carry Chain) 进位链提供了算术或者共享算术模式中专用加法器之间的快速进位功能 Arria II 器件中的 2-bit 进位选择特性将中的进位链传播延迟减少一半进位链开始于 LAB 中的第一个或者第五个最后的进位输出信号路由至中, 驱动本地行或者列互联 uartus II 编译器在设计过程中会自动生成进位链逻辑, 或者在设计输入期间手动创建进位链逻辑参数化功能 ( 例如 LPM) 会自动针对相应的功能来使用进位链 uartus II 编译器通过自动将 LAB 连接在一起来创建超过 20 个长的进位链 ( 算术或者共享算术模式中的 10 个 ) 要增强布局布线, 长进位链需要纵向运行, 并实现到 TriMatrix 存储器和 SP 模块的快速水平连接进位链持续运行直到全列当实现高扇进算术功能时, 要避免器件中一小块区域内的布线拥塞, 连接到下一个 LAB 之前,LAB 能够对只使用 LAB 的上半部或者下半部的进位链提供支持这样,LAB 中的另半部可用于实现正常模式中较窄的扇进功能使用第一个 LAB 中的头五个的进位链传输到列中下一个 LAB 中的的上半部使用第一个 LAB 中的后五个的进位链传输至列中下一个 LAB 中的的下半部在每隔一个 LAB 列中, 上半部能够被旁路 ; 在其它 MLAB 列中, 下半部能够被旁路 1 要了解关于进位链互联的详细信息, 请参考第 2 17 页互联 Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

13 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块 2 13 自适应逻辑模块共享算术模式图共享算术模式中的在共享算术模式中, 可以实现其中的 3 输入加法在此模式中, 使用四个 4 输入对进行配置每个要么计算三个输入的和, 要么计算三个输入的进位通过使用称作共享算术链的专用连接, 将进位计算的输出传送到下一个加法器这一共享算术链通过减少实现加法器数所要求的求和步骤来显著地提升加法器树的性能图 2 11 显示了使用这一特性的 shared_arith_in carry_in labclk reg0 reg1 shared_arith_out carry_out 您能够在很多不同的应用中发现加法器树例如, 基于逻辑的乘法器中的部分乘积的求和能够在树结构中实现另一个例子是相关器功能, 使用一个大型加法器树在给定时间内对已过滤的数据采样求和, 来对使用扩频技术传输的数据进行恢复或者解扩散 Altera 公司 2010 年 12 月 Arria II 器件手册卷 1: 器件接口与集成

14 2 14 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块自适应逻辑模块共享算术链增强算术模式中共享算术链使能够实现 3 输入加法这样可以显著降低用于实现大型加法器树或者相关器功能的必要资源共享算术链开始于 LAB 中的第一个或者第六个 uartus II 编译器通过自动将 LAB 连接在一起来创建超过 20 个长的共享算术链 ( 算术或者共享算术模式中的 10 个 ) 要增强布局布线, 需要长共享算术链纵向运行, 使快速水平连接到 TriMatrix 存储器和 SP 模块共享算术链继续运行直到全列与进位链类似, 相隔 LAB 列中的共享算术链的上半部和下半部能够被旁路这一性能使得共享算术链通过 LAB 中的一半进行级联, 而剩下的一半用于较窄扇进功能每隔一个 LAB 列是上半部可旁路的, 而其它 LAB 列是下半部可旁路的 1 要了解关于共享算术链互联的详细信息, 请参考第 2 17 页互联寄存器模式寄存器模式支持在中使用第三个寄存器两个内部反馈环路支持组合的 A1 实现主锁存, 并支持组合的 A0 实现从锁存, 这两种锁存都是第三个寄存器所需要的寄存器与顶部专用寄存器一起共享它的时钟时钟使能和异步清零源图 2 12 显示了使用中两个组合模块构建的寄存器图来自两个组合模块的寄存器 clk aclr 4-input sumout combout regout Master latch sumout datain() sclr 5-input combout Slave latch Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

15 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块 2 15 自适应逻辑模块图 2 13 显示了寄存器模式中的图具有第 3 个寄存器的寄存器模式中的 clk [2..0] aclr [1..0] reg_chain_in Third register C1 datain aclr sclr regout latchout aclr datain sdata regout lelocal 0 leout 0 a leout 0 b E0 F1 lelocal 1 aclr datain E1 F0 sdata regout leout 1 a leout 1 b reg_chain_out Altera 公司 2010 年 12 月 Arria II 器件手册卷 1: 器件接口与集成

16 2 16 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块自适应逻辑模块寄存器链除了一般的布线输出, 在任何给定的 LAB 中都有寄存器链输出, 使相同 LAB 中的寄存器被级联在一起寄存器链互联支持 LAB 将用于单一组合功能, 并将寄存器用于互不相关的移位寄存器实现在节省了本地互联资源的同时, 这些资源还加速了之间的连接 ( 请参考图 2 14) uartus II 编译器自动利用这些资源来提高使用率及性能图 LAB 中的寄存器链 (1) adder0 From previous in the LAB reg_chain_in labclk reg0 Combinational Logic adder1 reg1 adder0 reg0 Combinational Logic adder1 reg1 reg_chain_out To next in the LAB 图 2 14 注释 : (1) 您可以使用组合逻辑或者加法器逻辑来实现互不相关, 未寄存的功能 1 要了解关于寄存器链互联的详细信息, 请参考第 2 17 页互联 Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

17 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块 2 17 自适应逻辑模块互联之间有三个专用通路 : 寄存器级联 (Register Cascade) 进位链 (Carry- chain) 和共享算术链 (Shared Arithmetic chain) Arria II 器件在 LAB 中包含的一个增强的互联结构, 实现有效算术功能的共享算术链以及进位链的布线寄存器链连接支持一个的寄存器输出直接连接到 LAB 中的下一个的寄存器输出, 实现快速移位寄存器这些 -to- 连接会旁路本地互联图 2 15 显示了共享算术链进位链和寄存器链互联图共享算术链进位链和寄存器链互联 Local interconnect routing among s in the LAB Carry chain & shared arithmetic chain routing to adjacent 1 2 Register chain routing to adjacent 's register input Local interconnect 清零和预设逻辑控制全 LAB 信号控制寄存器清零信号的逻辑直接支持异步清零功能通过 uartus II 的非门推回逻辑 (NOT-gate push-back logic) 选项来实现寄存器预设每个 LAB 支持两个清零操作 Arria II 器件提供一个对器件中所有寄存器进行复位的全器件复位管 (EV_CLRn) 在 uartus II 中进行编译前, 所设置的选项将使能这一管脚这一全器件复位覆盖所有其它控制信号 LAB 功耗管理技术下面的技术用于管理 LAB 中的静态及动态功耗 : 当加法器没有用于降低 AC 功耗时,uartus II 强制所有的加法器输入为低 Arria II LAB 运行在高性能或者低功耗模式 uartus II 根据设计的要求自动为 LAB 选择相应的模式, 从而优化速度与漏电之间的综合标准 Altera 公司 2010 年 12 月 Arria II 器件手册卷 1: 器件接口与集成

18 2 18 第 2 章 :Arria II 器件中的逻辑阵列模块与自适应逻辑模块文档修订历史由于时钟的高度开关活动性与较长通路特性, 时钟代表了动态功耗十分重要的部分对 LAB 中的寄存器分配时钟信号的 LAB 时钟, 是产生整个时钟功耗的主要因素每个 LAB 时钟与时钟使能信号都是相互连接的例如, 在特定 LAB 中的组合 A 或者寄存器使用 labclk1 信号, 同时也使用 labclkena1 信号要想在不禁用整个时钟树的情况下禁用全 LAB 时钟功耗, 则需要使用全 LAB 时钟使能信号来选通全 LAB 时钟 uartus II 自动将寄存器级时钟使能信号提升至 LAB 级 LAB 中所有共享通用时钟与时钟使能信号的的寄存器都是由共享选通的时钟控制的要利用这些时钟使能信号, 需要将 HL 代码中时钟使能构建功能用于寄存的逻辑 f 要了解关于实现 LAB 中静态及动态功耗的详细信息, 请参考 uartus II Handbook 第 2 卷的 Power Optimization 章节文档修订历史表 2 1 列出了本文档的修订历史表 2 1. 文档修订历史日期版本修订内容 2010 年 12 月 2.0 针对 uartus II 10.1 的发布所作的更新 : 添加了 Arria II GZ 器件信息更新了第 2 1 页逻辑阵列模块第 2 3 页 LAB 互联第 2 4 页 LAB 控制信号第 2 5 页自适应逻辑模块第 2 7 页操作模式和第 2 8 页正常模式部分添加了图 2 7 和图 2 8 添加了第 2 17 页 LAB 功耗管理技术部分 2009 年 6 月 1.1 更新了图年 2 月 1.0 首次发布 Arria II 器件手册卷 1: 器件接口与集成 Altera 公司 2010 年 12 月

Stratix IV器件中的逻辑阵列模块和自适应模块， Stratix IV Device Handbook, Volume 1, Ch 2

Stratix IV器件中的逻辑阵列模块和自适应模块， Stratix IV Device Handbook, Volume 1, Ch 2 2? 2011? SIV51002-3.1 2. Stratix IV 器件中的逻辑阵列模块和自适应模块 SIV51002-3.1 本章节介绍了 Stratix IV 核心架构中的逻辑阵列模块 (LAB) 的特性 LAB 由自适应逻辑模块 (ALM) 构成, 通过配置这些 ALM 能够实现逻辑功能算术功能和寄存器功能 LAB 和 ALM 是 Stratix IV 器件的基本构造模块, 用于配置逻辑