Stratix IV器件中的逻辑阵列模块和自适应模块， Stratix IV Device Handbook, Volume 1, Ch 2

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1 2? 2011? SIV Stratix IV 器件中的逻辑阵列模块和自适应模块 SIV 本章节介绍了 Stratix IV 核心架构中的逻辑阵列模块 (LAB) 的特性 LAB 由自适应逻辑模块 (ALM) 构成, 通过配置这些 ALM 能够实现逻辑功能算术功能和寄存器功能 LAB 和 ALM 是 Stratix IV 器件的基本构造模块, 用于配置逻辑算术和寄存器功能 ALM 提供了具有有效逻辑使用和完全向后兼容的高级特性本章节涵盖以下两方面内容 : 逻辑阵列模块第 2 1 页自适应逻辑模块第 2 5 页逻辑阵列模块每个 LAB 均由十个 ALM 各种进位链共享算术链 LAB 控制信号本地互联和寄存器链连接线组成本地互联的 ALM 之间互相传输信号在同一 LAB 中直接链接互联 (direct link interconnect) 使 LAB 能够驱动到与 LAB 左右相邻的本地互联中寄存器链连接将 ALM 寄存器的输出传输到 LAB 中相邻的 ALM 寄存器中 Quartus II Compiler 将相关的逻辑布局在 LAB 或相邻的 LAB 中, 通过使用本地的共享算术链和寄存器链的连接来实现性能和有效率的面积 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Stratix IV 器件手册卷年 2 月反馈订阅

2 2 2 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块逻辑阵列模块图 2 1 显示了 Stratix IV LAB 结构与互联图 2 1. Stratix IV LAB 结构与互联 C4 C12 R20 R4 ALMs LAB MLAB Stratix IV 器件的 LAB 有一个派生的名称存储器 LAB (MLAB),MLAB 在 LAB 的基础上增加了基于查找表 ()SRAM 的功能, 如图 2 2 所示 MLAB 支持高达 640 位的简单双端口静态随机访问存储器 (SRAM) 您可以将 MLAB 中的每一个 ALM 作为 64 1 或者 32 2 模块来进行配置, 从而产生了一个或者简单双端口 SRAM 模块的配置在所有的 Stratix IV 器件系列中,MLAB 和 LAB 模块始终是成对存在的 MLAB 是 LAB 的超集, 具备 LAB 的全部特性要了解关于 MLAB 的详细信息, 请参考 TriMatrix Embedded Memory Blocks in Stratix IV Devices 章节 Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

3 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 3 逻辑阵列模块图 2 2. Stratix IV LAB 与 MLAB 结构 -based-64 x 1 Simple dual-port SRAM ALM -based-64 x 1 Simple dual-port SRAM ALM -based-64 x 1 Simple dual-port SRAM ALM -based-64 x 1 Simple dual-port SRAM ALM -based-64 x 1 Simple dual-port SRAM ALM LAB Control Block LAB Control Block -based-64 x 1 Simple dual-port SRAM ALM -based-64 x 1 Simple dual-port SRAM ALM -based-64 x 1 Simple dual-port SRAM ALM -based-64 x 1 Simple dual-port SRAM -based-64 x 1 Simple dual-port SRAM MLAB ALM ALM LAB 图 2 2 注释 : 您可以将普通的 LAB ALM 用作 MLAB ALM, 或者将其作为双端口 SRAM 来进行配置, 如图所示 Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

4 2 4 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块逻辑阵列模块 LAB 互联图 2 3. 直接链接连接 LAB 本地互联能够驱动同一 LAB 中的 ALM LAB 本地互联是由列与行互联以及同一 LAB 中的 ALM 输出驱动的左右两侧相邻的 LAB/MLAB M9K RAM 模块 M144K 模块或者数字信号处理 (DSP) 模块也能够通过直接链路连接来驱动 LAB 的本地互联直接链接连接的特性最大限度地减少了行与列互联的使用, 实现了更高的性能以及更大的灵活性通过快速本地互联和直接链接互联, 每个 LAB 能够驱动 30 个 ALM 图 2 3 显示了直接链接连接 (direct-link connection) Direct-link interconnect from the left LAB, TriMatrix memory block, DSP block, or IOE output Direct-link interconnect from the right LAB, TriMatrix memory block, DSP block, or IOE output ALMs ALMs Direct-link interconnect to left Local Interconnect Direct-link interconnect to right MLAB LAB LAB 控制信号每个 LAB 均包含专用逻辑, 将控制信号驱动到它的 ALM 中这些控制信号包括三个时钟三个时钟使能两个异步清零一个同步清零和一个同步加载控制信号这样一次最多可提供 10 个控制信号尽管在实现计数器时通常使用同步加载和清零信号, 但您也可以将这两个信号用于其它功能每个 LAB 有两个独特的时钟源和三个时钟使能信号, 如图 2 4 所示 LAB 控制模块通过使用这两个独特的时钟源和三个时钟使能信号能够生成三个时钟每个 LAB 的时钟与时钟使能信号都是相连的例如, 在一特定的 LAB 中, 任何使用 labclk1 信号的 ALM 也会使用 labclkena1 信号如果 LAB 同时使用时钟的上升沿和下降沿, 那么也会使用两个全 LAB(LAB-wide) 时钟信号时钟使能信号置低时将关闭相应的全 LAB 时钟 Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

5 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 5 自适应逻辑模块图 2 4. 全 LAB 控制信号 LAB 行时钟 [5..0] 和 LAB 本地互联生成全 LAB 控制信号 MultiTrack 互联所固有的低偏移不但实现了数据的分布, 也实现了时钟与控制信号的分布 Dedicated Row LAB Clocks Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr 自适应逻辑模块 ALM 是 Stratix IV 体系结构中逻辑的基本构建模块 ALM 提供了高效逻辑的高级特性每个 ALM 均包含了多种以为基础的资源, 可从自适应 (A) 和两个寄存器的组合来划分通过使用这两个组合 A 的 8 个输入, 一个 ALM 能够实现这两个功能的各种组合这一自适应性使 ALM 完全向后兼容 4 输入体系结构一个 ALM 也能够通过 6 个输入和某些 7 输入功能来实现任意功能 Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

6 2 6 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块自适应逻辑模块图 2 5. Stratix IV ALM 的高级结构框图除了自适应基于的资源, 每个 ALM 还包括两个可编程的寄存器两个专用完全加法器一个进位链一个共享算术链和一个寄存器链通过这些专用资源, 一个 ALM 能够有效地实现各种算术功能和移位寄存器每个 ALM 能够驱动所有类型的互联 : 本地行列进位链共享算术链寄存器链和直接链接图 2 5 显示了 Stratix IV ALM 的高级结构框图 shared_arith_in carry_in reg_chain_in Combinational/Memory A0 labclk 6-Input adder0 D Q reg0 dataf1 6-Input adder1 D Q reg1 Combinational/Memory A1 reg_chain_out shared_arith_out carry_out Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

7 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 7 自适应逻辑模块图 2 6 显示了 ALM 中所有连接的详细视图图 2 6. 详细的 Stratix IV ALM 连接 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr reg_chain_in 0 4-INPUT GND 3-INPUT + CLR D Q local interconnect row, column direct link routing row, column direct link routing 3-INPUT 1 4-INPUT 3-INPUT + D CLR Q local interconnect row, column direct link routing row, column direct link routing 3-INPUT V CC dataf1 shared_arith_out carry_out reg_chain_out 一个 ALM 包含两个可编程寄存器每个寄存器具有数据时钟时钟使能同步和异步清零以及同步加载和清零输入全局信号通用 I/O 管脚或者内部逻辑能够驱动寄存器的时钟和清零控制信号通用 I/O 管脚或者内部逻辑能够驱动时钟使能信号对于组合逻辑功能, 寄存器会被旁路, 的输出直接驱动到 ALM 的输出每个 ALM 具有两组用于驱动本地行和列布线资源的输出端加法器或者寄存器输出能够驱动这些输出驱动器 ( 请参考图 2 6) 对于每组输出驱动器, 两个 ALM 输出能够驱动列行或者直接链接布线连接其中的一个 ALM 输出也能够驱动本地互联资源这使得当寄存器驱动一个输出时, 或者加法器能够驱动另一个输出 Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

8 2 8 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块自适应逻辑模块这一称为寄存器封装 (register packing) 的特性可以提高器件的利用率, 因为器件可以将寄存器和组合逻辑用于不相关的功能另一种特殊的封装模式使寄存器输出能够反馈到同一 ALM 的中, 使寄存器能够使用自己的扇出进行封装这对另一种机制提供了改善的布局布线 ALM 也能够驱动寄存的以及未寄存的或者加法器输出 ALM 操作模式 Stratix IV ALM 运行在下面其中的一个模式中 : 标准模式 (Normal) 扩展模式 (Extended ) 算术模式 (Arithmetic) 共享算术模式 (Shared Arithmetic) 寄存器模式 (-Register) 每一种模式以不同的方式使用 ALM 资源在每一种模式中,ALM 的十一个输入被指向不同的目的地来实现所需的逻辑功能 ( 这十一个输入包括来自 LAB 本地互联的 8 个数据输入, 来自前一个 ALM 或者 LAB 的 carry-in 和共享算术链连接, 以及寄存器链连接 ) 全 LAB 信号对寄存器提供了时钟异步清零同步清零同步加载和时钟使能控制信号这些全 LAB 信号在所有的 ALM 模式中可用要了解关于全 LAB 控制信号的详细信息, 请参考第 2 4 页 LAB 控制信号 Quartus II 和所支持的第三方综合工具, 同参数化功能 ( 例如 : 参数化模块库 (LPM) 功能 ) 自动选择相应的模式来对应常用功能 ( 例如 : 计数器加法器减法器和算术功能 ) Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

9 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 9 自适应逻辑模块标准模式标准模式适用于一般的逻辑应用和组合功能在此模式中, 来自 LAB 本地互联的 8 个数据输入是组合逻辑的输入标准模式支持在一个 Stratix IV ALM 中实现两个功能, 或者一个功能含有 6 输入 ALM 支持某些完全独立的组合功能, 以及具有共同输入的各种组合功能图 2 7 显示了标准模式中所支持的组合图 2 7. 标准模式中的 ALM combout0 5-Input combout0 dataf1 combout1 dataf1 5-Input combout1 dataf1 5-Input 3-Input combout0 combout1 6-Input combout0 5-Input combout0 6-Input combout0 dataf1 combout1 dataf1 6-Input combout1 图 2 7 注释 : 具有比图中更少输入的组合功能也是被支持的例如, 支持具有下面数量输入的组合功能 :4 和 3 3 和 3 3 和 2 5 和 2 标准模式完全向后兼容于四输入体系结构 Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

10 2 10 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块自适应逻辑模块对于 2 个 5 输入的功能封装进一个 ALM 中的情况, 这些功能必须至少有两个通用输入, 分别是和 4 输入的组合功能与 5 输入的组合功能要求一个通用输入 ( 或者 ) 在一个 ALM 中实现 2 个 6 输入的功能的情况下,4 个输入必须是共享的, 并且组合功能必须相同在不常使用的器件中, 布局在 ALM 中的功能可能会被 Quartus II 在不同的 ALM 中实现, 从而可能获得最佳性能开始填满器件时,Quartus II 将自动使用全部有潜能的 Stratix IV ALM Quartus II Compiler 自动搜索使用通用输入的功能或者完全独立的功能, 将这些功能布局在 ALM 中, 从而更加有效地利用器件资源此外, 通过设置位置约束, 您也可以手动控制资源的使用通过使用输入以及和, 或者和 dataf1, 您可以实现任意的 6 输入的功能如果使用和, 那么输出会被驱动到 register0, 并且 / 或者 register0 被旁路, 使用顶部的输出驱动器将数据驱动至互联 ( 请参考图 2 8) 若使用和 dataf1, 则输出将驱动到 register1, 或者旁路 register1, 使用底部的输出驱动器将输出驱动至互联 Quartus II Compiler 自动选择的输入标准模式中的 ALM 支持寄存器封装 (register packing) 图 2 8. 标准模式中的输入功能 6-Input D reg0 Q To general or local routing To general or local routing dataf1 (2) labclk These inputs are available for register packing. D reg1 Q To general or local routing 图 2 8 注释 : 如果将和 dataf1 用作 6 输入功能的输入, 那么和可用于寄存器封装 (2) 仅在 6 输入功能未寄存时, dataf1 输入才可用于寄存器封装 Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

11 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 11 自适应逻辑模块扩展模式 (Extended Mode) 使用扩展的模式来实现特定的一组 7 输入的功能这一特定组必须是一个 2-to-1 多路复用器, 由共享四个输入的两个任意 5 输入的功能进行驱动图 2 9 显示了扩展模式所支持的 7 输入功能的模板在此模式中, 如果 7 输入功能是未寄存的, 那么未使用的第 8 个输入可用于寄存器封装适合图 2 9 中所示模板的功能会自然出现在设计中这些功能通常作为 Verilog HDL 或者 VHDL 代码中的 if-else 语句出现在设计之中图 2 9. 扩展模式中所支持的 7 输入功能模板 5-Input combout0 D Q 5-Input reg0 dataf1 图 2 9 注释 : 如果 7 输入功能是未寄存的, 那么未使用的第 8 个输入可用于寄存器封装第二个寄存器 reg1 是不可用的 Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

12 2 12 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块自适应逻辑模块算术模式图算术模式中的 ALM 算术模式是实现加法器计数器累加器全奇偶校验功能以及比较器的理想选择算术模式中的 ALM 使用两组 2 个四输入以及两个专用全加法器专用加法器支持用于执行预加法器逻辑 ; 因此, 每一个加法器均能够对 2 个四输入功能的输出进行相加四个共享和输入如图 2 10 所示,carry-in 信号驱动到 adder0, 来自 adder0 的 carry-out 信号驱动到 adder1 的 carry-in 来自 adder1 的 carry-out 驱动到 LAB 中下一个 ALM 的 adder0 算术模式中的 ALM 能够驱动寄存的加法器输出和 / 或未寄存的加法器输出 carry_in adder0 D Q reg0 adder1 D Q dataf1 reg1 carry_out 在算术模式中运行时,ALM 支持加法器的进位输出与组合逻辑输出的同时使用在此操作中, 加法器输出被忽略运用此功能时, 一起使用加法器与组合逻辑能够节省高达 50% 的资源此外, 算术模式也支持时钟使能计数器使能同步上 / 下控制加 / 减控制同步清零和同步加载功能 LAB 本地互联数据输入会生成时钟使能计数器使能同步上 / 下和加 / 减控制信号对于在 ALM 中的 4 个之间共享的输入而言, 这些控制信号是很好的选择同步清零和同步加载选项是影响 LAB 中所有寄存器的全 LAB 信号这些信号在每个寄存器上也能够被单独地禁用或使能 Quartus II 自动将未使用的寄存器布局到其它的 LAB 中 Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

13 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 13 自适应逻辑模块进位链进位链提供了一个在算术或者共享算术模式中的专用加法器之间的快速进位功能 Stratix IV 器件中的 2 位进位选择特性使 ALM 中的进位链传输延迟减少了一半进位可以开始于 LAB 中的第一个 ALM, 或者第五个 ALM 最终的 carry-out 信号会被传送到 ALM 中, 并驱动到本地行或列互联 Quartus II Compiler 在设计处理过程中自动创建进位链逻辑, 您也可以在设计输入期间进行手动创建参数化功能 ( 例如 LPM 功能 ) 自动将进位链用于相应的功能通过将 LAB 连接在一起,Quartus II Compiler 能够创建长于 20 的进位链 ( 在算术或者共享模式中的 10 个 ALM) 对于增强的布局布线, 一个长进位链会纵向运行, 实现了与 TriMatrix 存储器和 DSP 模块的快速水平连接一个进位链可继续运行直到全列当实现高扇进 (high fan-in) 算术功能时, 为了避免器件小块区域中的布线拥塞, LAB 对进位链提供了支持, 仅在使用 LAB 的上半部或者下半部在该进位链连接到下一个 LAB 之前这使得 LAB 中的另半部分 ALM 可用于在标准模式中实现更窄的扇进功能使用第一个 LAB 中的上面 5 个 ALM 的进位链进位到列中下一个 LAB 中的上半部 ALM 中使用第一个 LAB 中的底部 5 个 ALM 的进位链进位到列中下一个 LAB 中的下半部 ALM 中 LAB 隔列中的上半部能够被旁路 ; 其它 MLAB 列中的下半部能够被旁路要了解关于进位链互联的详细信息, 请参考第 2 18 页 ALM 互联 Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

14 2 14 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块自适应逻辑模块共享算术模式图共享算术模式中的 ALM 在共享算术模式中,ALM 能够实现 ALM 中的 3 输入加法运算在此模式中, 通过 4 个 4 输入对 ALM 进行配置每个将计算三个输入的和, 或者计算三个输入的进位通过使用一个称为共享算术链的专用连接将进位计算的输出提供给下个一个加法器 ( 可用于同一 ALM 中的 adder1, 或是下一个 ALM 中的 adder0) 通过减少用于实现加法器树的求和步骤, 此共享算术链能够显著地提高加法器树的性能图 2 11 显示了使用该特性的 ALM shared_arith_in carry_in labclk D Q reg0 D Q reg1 shared_arith_out carry_out 加法树用于各种应用程序中例如, 部分积的求和, 在基于逻辑的乘法器中能够在树结构中得以实现另一个用例是相关器功能, 使用一个大型加法器树在给定的时间内对过滤的数据采样求和, 对那些使用扩频技术传输的数据进行恢复以及解扩共享算术链增强算术模式中的共享算术链使 ALM 能够实现三输入加法运算, 从而显著地减少了用于实现大型加法器树或者相关器功能所需要的资源共享算术链开始于 LAB 中的第一个 ALM 或者第六个 ALM Quartus II Compiler 通过自动将 LAB 链接在一起来创建长于 20 的共享算术链 ( 算术或者共享算术模式中的 10 个 ALM) 对于增强的布局布线, 长共享算术链纵向运行, 从而实现了到 TriMatrix 存储器和 DSP 模块的快速水平连接共享算术链可继续运行直到全列 Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

15 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 15 自适应逻辑模块与进位链类似, 在交替的 LAB 列中, 共享算术链的上半部和下半部能够被旁路此功能使得共享算术链能够对 LAB 中的一半 ALM 进行级联, 而留下的另一半 ALM 用于较窄的扇进功能 LAB 隔列的上半部可旁路, 其它 LAB 列的下半部可旁路要了解关于共享算术链互联的详细信息, 请参考第 2 18 页 ALM 互联寄存器模式图两个组合模块中的寄存器寄存器模式支持 ALM 中的第三个寄存器能力两个内部反馈环路使组合 A1 能够实现第三个寄存器所需要的主锁存器, 并能够使组合 A0 实现第三个寄存器所需要的从锁存器寄存器与顶部专用寄存器共享其时钟时钟使能以及异步清零源图 2 12 显示了使用 ALM 中的两个组合模块构建的寄存器 clk aclr 4-input sumout combout regout sumout datain() sclr 5-input combout Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

16 2 16 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块自适应逻辑模块图 2 13 显示了寄存器模式中的 ALM 图具有三个寄存器的模式中的 ALM clk [2:0] aclr [1:0] reg_chain_in DC1 datain aclr sclr regout latchout aclr datain sdata regout lelocal 0 leout 0 a leout 0 b E0 F1 lelocal 1 aclr datain E1 F0 sdata regout leout 1 a leout 1 b reg_chain_out Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

17 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 17 自适应逻辑模块寄存器链除了通用布线输出,LAB 中的 ALM 也有寄存器链输出寄存器链布线使同一 LAB 中的寄存器能够级联在一起寄存器链互联使 LAB 能够将用于单一组合功能, 并将寄存器用于不相关的移位寄存器实现这些资源在节省了本地互联资源的同时, 加速了 ALM 之间的连接 ( 请参考图 2 14) Quartus II Compiler 自动利用这些资源来提高利用率及性能图 LAB 中的寄存器链 reg_chain_in labclk To general or local routing adder0 D Q reg0 Combinational Logic adder1 D Q reg1 To general or local routing To general or local routing adder0 D Q reg0 Combinational Logic adder1 D Q reg1 To general or local routing reg_chain_out 图 2 14 注释 : 您能够使用组合或加法器逻辑来实现无关的未寄存的功能要了解关于寄存器链互联的详细信息, 请参考第 2 18 页 ALM 互联 Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

18 2 18 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块自适应逻辑模块 ALM 互联 ALM 之间有三条专用的通路寄存器级联进位链和共享算术链 Stratix IV 器件在 LAB 中包括一个增强的互联结构, 对共享算术链和进位链进行布线以实现有效的算术功能寄存器链连接使一个 ALM 的寄存器输出能够直接连接到 LAB 中的下一个 ALM 的寄存器输入, 从而实现快速的移位寄存器这些 ALM 到 ALM 连接会旁路本地互联 Quartus II Compiler 自动利用这些资源来提高利用率及性能图 2 15 显示了共享算术链进位链和寄存器链互联图共享算术链进位链和寄存器链互联 Local interconnect routing among ALMs in the LAB Carry chain & shared arithmetic chain routing to adjacent ALM ALM 1 ALM 2 Register chain routing to adjacent ALM's register input Local interconnect ALM 3 ALM 4 ALM 5 ALM 6 ALM 7 ALM 8 ALM 9 ALM 10 清零和预置逻辑控制全 LAB 信号控制寄存器清零信号的逻辑 ALM 直接支持异步清零功能您可以通过 Quartus II 的 NOT-gate push-back logic 选项来实现寄存器预置每个 LAB 最多支持两个清零操作 Stratix IV 器件提供了一个对器件中所有寄存器进行复位的全器件复位管脚 (DEV_CLRn) 编译前, 在 Quartus II 中设置一个选项来控制此管脚此全器件复位覆盖了所有其它信号 Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

19 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块 2 19 自适应逻辑模块 LAB 功耗管理方法下面的方法用于管理 LAB 中的静态和动态功耗 : 为了降低 AC 功耗, 在 ALM 加法器未被使用时,Quartus II 会强制所有的加法器输入保持在低电平 Stratix IV LAB 运行在高性能或者低功耗模式中 Quartus II 根据设计自动对 LAB 选择相应的模式, 优化速度与泄漏间的权衡由于时钟的高开关活动和长路径的特性, 因此它代表着动态功耗的一个重要部分 LAB 时钟 ( 用于将时钟信号分布到 LAB 中的寄存器 ) 是总时钟功耗的一个重要部分每个 LAB 的时钟和时钟使能信号都是相连的例如, 在一个特定的 LAB 中, 使用 labclk1 信号的组合 A 或者寄存器也使用 labclkena1 信号在不禁用整个时钟树的情况下要禁用全 LAB 时钟功耗, 需要使用全 LAB 时钟使能信号来控制全 LAB 时钟 Quartus II 自动将寄存器级时钟使能信号提升至 LAB 级在 LAB 中, 所有共享通用时钟和时钟使能的寄存器都是由共享的选通时钟进行控制要想使用这些时钟使能信号, 需要使用 HDL 代码中的时钟使能构建功能来实现寄存的逻辑 f 要了解关于在 LAB 中实现静态和动态功耗的详细信息, 请参考 Quartus II Handbook 卷 2 中的 Power Optimization 章节文档修订历史表 2 1 列出了本章节的修订历史表 2 1. 文档修订历史日期版本修订内容更新了图年 2 月 3.1 应用了新的模板少量的文本编辑 2009 年 11 月 3.0 更新了图形少量的文本编辑删除了结论部分 2009 年 6 月 2.2 添加了引导句以提高搜索能力少量的文本编辑 2009 年 3 月 2.1 删除了引用的文档部分 2008 年 11 月 2.0 更新了图 2 6 少量的编辑修正 2008 年 5 月 1.0 首次发布 Altera 公司 2011 年 2 月 Stratix IV 器件手册卷 1

20 2 20 第 2 章 :Stratix IV 器件中的逻辑阵列模块和自适应模块自适应逻辑模块 Stratix IV 器件手册卷 1 Altera 公司 2011 年 2 月

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