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配洛鱼
5 years ago
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1 课程代码 :483 第十讲时序逻辑时序元件 ( 锁存器 ) 佟冬 Microprocessor &D Center tongdong@mprc.pku.edu.cn

2 课程回顾二进制及编码布尔代数 ( 共设和定理 ) 开关函数和开关电路开关函数和开关电路的对应关系组合电路分析与综合组合电路的刻画 : 输入输出函数组合电路的化简 ( 门数和扇入 ) 开关函数的化简卡诺图法 -M 方法自顶向下的设计方法标准组合电路模块及其设计 2

3 组合电路总结分析应用问题文字规范说明开关函数真值表时序图其它功能描述 ( 开关函数 ) 化简最小项范式 MOP 最大项范式 MPO 卡诺图,-M 最小覆盖 -M, Petrick 综合开关电路 ( 门级网络 ) AND-O NAND O-AND NO AND-O-INV 其它 3

4 自顶向下的层次化设计方法学设计划分需要设计的模块文字规范说明可重用的模块自顶向下开关函数真值表时序图其它化简最小项范式 MOP 最大项范式 MPO 卡诺图,-M 最小覆盖 -M, Petrick 模块化标准组合电路门级网络模块连接最终的电路设计门级网络自底向上 4

5 数字电路的分析与设计模拟世界 A/D D/A 数字世界编码实现应用问题分析设计者知识方法工具设计分析输入存储数字系统门级网络组合电路时序电路输出 5

6 存储元件内存只读存储器 (ead-only Memory, OM) OM, POM, EPOM, E 2 POM Flash 快速闪存存储器随机访问存储器 (andom-access Memory, AM) 静态 AM(AM) 动态 AM DAM DAM DD/2/3 ambus 6

7 存储元件辅助存储设备磁盘硬盘软盘磁带存储和计算之间的速度瓶颈 7

8 芯片内部的存储元件锁存器 (Latch) - 锁存器 D 锁存器触发器 (Flip-flop) 主从触发器主从 D 触发器主从 JK 触发器边沿 D 触发器边沿 JK 触发器 T 触发器 8

9 计算机内部的层次化存储结构速度快寄存器触发器 / 锁存器静态存储器本课程研究的内容内部寄存器高速缓存 Cache 动态存储器主存外部存储器辅存容量大 9

10 . 时序电路的引入电梯控制电路的设计当前状态 ( 现态,present state) 电梯所在的层数电梯的运行方向下一个状态 ( 次态,next state) 电梯将要运行的方向电梯将要去的层数输入 (input) 电梯内部的控制按钮各楼层的电梯控制按钮输出 (output) 对电梯电机系统发出的控制信号状态转换 (state transition)

11 时序电路带反馈 (feedback) 的电路 outputs = f(inputs, past inputs, past outputs) 在逻辑电路中构造记忆的基础门组合锁例子状态是记忆状态是组合逻辑的输出和输入存储单元的组合 value C C2 C3 multiplexer comparator mux control new equal reset comb. logic state clock equal open/closed

12 带反馈的电路如何控制反馈? 如何从无限循环中停止? X X2 Xn 开关网络 Z Z2 Zn 2

13 时序电路的基本概念状态现态次态输入信号输出信号 Moore 机 Mealy 机状态变换 3

14 时序电路的表示函数表示输入 (x, x 2,, x n ) 输出 z=(z, z 2,, z m ) 组合电路 z i =f i (x, x 2,, x m ), i =,, m 现态 (y, y 2,, y r ) 次态 (Y, Y 2,, Y r ) 时序电路 z i =g i (x, x 2,, x m, y, y 2,, y r ), i =,, m Y i = h i (x, x 2,, x m, y, y 2,, y r ), i =,, m 4

15 函数表示 ( 续 ) 向量表示 z=g(x, y) Y=h(x, y) z,y, x, y 为向量表示时间表示 y(t k ) 表示在 t 时刻 y 的值 y( t k ) y( k t) y k 5

16 时序电路的表示图表示 x Combinational z logic x n z m (a) x z x n Combinational logic z m y y r Y r Y Memory (b) 6

17 状态表和状态图状态图圆 : 状态线 : 状态变换线上标注 : 产生状态变换的输入和相应输出 Present state Input x Present state x/z y Next state Y Input/output y Y/z Next state/output (a) (b) 7

18 状态的二进制表示 N 个状态可以用 n 位二进制表示 N 2 n 状态编码状态的二进制表示需要优化状态编码的优化状态转换电路的优化 ( 组合电路化简 ) 8

19 状态变换实例 A / / C Input x Present state A B C D D/ B/ C/ A/ C/ A/ D/ B/ / / / / (a) / B / x/z D (b) 9

20 状态变换实例 ( 续 ) 输入 :x = 初始状态 :A Present state A B C D Input x D/ B/ C/ A/ C/ A/ D/ B/ 时间 : 现态 : A D B A D B B A C C C 输入 : 次态 : D B A D B B A C C C 输出 : (a) / / A C / / / / 输出 :z = 最后状态 :C / B / x/z D (b) 2

21 .2 存储元件存储元件 (Memory device) 双稳态 (bistable) 电子线路状态状态二进制的存储状态, 表示存储逻辑状态, 表示存储逻辑输出, 指示存储元件的现态 2

22 存储元件 (2) 激励输入 (excitation inputs) 每个存储元件有多个输入, 能激励或者驱动存储元件进入确定的状态的输入, 被称为激励输入一般的存储元件的命名是根据它与其它存储元件不同的激励输入存储元件的类型锁存器 (latch) 触发器 (flip-flop) 22

23 存储元件 (3) 锁存器锁存器的激励输入控制元件的状态置位锁存器 (set latch), 激励输入强制元件的输出为复位锁存器 (reset latch), 激励输入强制元件的输出为置位复位锁存器 (set-reset latch), 同时具有置位和复位激励信号的元件 23

24 存储元件 (4) 触发器时钟控制信号 (clock) 时钟信号向触发器发命令, 触发器根据激励信号改变状态在多触发器的电路中, 时钟信号可以使所有的触发器同步 (synchronized) 的改变状态时钟树的概念 24

25 存储元件 (4) 锁存器和触发器的操作锁存器立即响应激励输入 et eset 触发器只依赖时钟响应激励输入 et (a) eset Clock (b) 25

26 存储元件的特征性质锁存器和触发器预置 (preset) 端和清零 (clear) 端同步的预置端和清零端异步的预置端和清零端脉冲 (pulse) 触发和边沿 (edged) 触发正脉冲触发和负脉冲触发上升沿触发和下降沿触发 26

27 .3 锁存器或门 (O) 复习 a b f O (a, b) =a + b A B Y L L H H L H L H L H H H A B A B (c) Y Y (a) (b) (d) (a) 或门的逻辑功能 (b) 或门的电子功能 (c) 标准符号表示 (d) IEEE 块符号表示. 功能 (a) 正逻辑 : 输入同时为, 输出为任意输入为, 输出为 (b) 通过的功能 27

28 锁存器置位锁存器 (set latch) 利用输出信号的反馈形成锁存器由到, 变为由到, 不变原因, 组合反馈将或门锁住 (a) (b) (c) (d) 28

29 锁存器 (2) 复位锁存器 (reset latch) (a) = = (b) (c) = (d) (e) 29

30 锁存器 NO 结构 N N2 N N2 (a) (b) N N2 (c) (d) 3

31 锁存器 NAND 结构 N = = N2 = = (a) (b) (c) (d) (e) 3

32 锁存器的时序图和延时参数 et eset et Illegal inputs (a) Unknown values et eset et Illegal inputs (b) Unknown values 32

33 锁存器的状态行为锁存器行为的真值表 ' ' ' hold unstable ' ' 33

34 锁存器的理论行为 ' 状态图状态 : 可能的值 = = 状态转换 : 基于输入改变可能在和状态简震荡 ' = = = = = = = ' ' = = = = ' = = = 34

35 可观测的锁存器行为观测锁存器的状态非常困难通常和中的一个先变化不明确返回状态还是 ' = = = ' = = = ' = = = = ' = = = 35

36 锁存器的激励输入限制置位端和复位端不能同时变为无效产生信号追逐 (race) 输出将产生震荡 (oscillate) 必有一个门最终获胜, 锁存器达到稳态, 但是不能确定输出的结果恢复时间 (ecovery Time, t rec ), 复位和置位有效信号间的最小时间置位端和复位端的有效脉冲不能太短进入亚稳态 (metastable) 状态脉冲的宽度基本上要大于恢复时间 t rec 应该在设计电路时, 十分注意 36

37 亚稳态 (Metastable) 锁存器的两个稳态 : 逻辑和逻辑亚稳态为两个稳态之外的第三个平衡的状态随着噪声的介入, 会在比较长的时间内变为稳态, 但是并不能确定稳态的类型亚稳态的危害 : 不同的门对相同的亚稳态信号地解释, 逻辑或者逻辑并不一致 Metastable status 37

38 锁存器的传播延迟 ' t PHL (N ) t PLH ( to ) t PLH (N 2) t PHL ( to ) t PHL (N 2) t PLH (N ) 38

39 锁存器的激励表和特征方程现态,* 次态 d d Excitation inputs Present state Next state * (b) No change eset et Not allowed - - (a) 特征方程 : * = + (c) 39

40 门控 (gated) 锁存器 C* C C C (a) (b) C* (c) C (d) et eset ' ' enable' ' 4

41 激励表和特征方程 Enable inputs C Excitation inputs Present state Next state * Hold No change eset et Not allowed dd, d C dd, d (a) (b) * = C + + C 4

42 D 锁存器 (Delay latch, D latch) 存储数据 D C (a) D D C C latch latch (b) (c) 42

43 D 锁存器特征 Enable input C Excitation input D Present state Next state * Hold tore tore d, CD d, (a) (b) * = DC + C 43

44 D 锁存器时序图 D C Enabled Hold Enabled Hold Enabled 44

45 锁存器总结锁存器 N * = + N2 门控锁存器 C* * = C + + C C C D 锁存器 D D C* * = DC + C C C latch 45

46 锁存器的总结优点 : 速度比较快采用的门比较少缺点 : 不太安全容易产生组合回路进而产生震荡和不确定状态如何解决不稳定的问题? 采用同步时钟 (clock) 46

数字逻辑设计2013

数字逻辑设计2013 第十一讲锁存器和触发器 Latch and Flip-flop 佟冬 tongdong@mprc.pku.edu.cn http://mprc.pku.edu.cn/courses/digital/24spring 课程回顾二进制及编码布尔代数 ( 共设和定理 ) 开关函数和开关电路开关函数和开关电路的对应关系组合电路分析与综合组合电路的刻画 : 输入输出函数公式原理图 Verilog