L18 CPU III

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1 Lecture 23: CPU Design (Multiple Cycle)

2 多周期处理器的设计 主要内容 多周期数据通路实现思想 单周期数据通路和多周期数据通路的差别 通过简要分析 LOAD 指令分阶段执行过程, 以加深理解单周期和多周期数据通路的差别 多周期通路中存储单元的 竞争 问题及其解决思路 详细分析 7 条指令在多周期通路中的执行过程 在分析执行过程基础上, 分析每个周期内控制信号的取值, 生成相应的状态 综合生成所有指令的状态转换图 根据状态转换图, 生成控制器输出的逻辑表达式 根据逻辑表达式, 用 PLA( 硬布线 ) 实现控制逻辑

3 Drawback of Single Cycle Processor 单周期处理器的 CPI 为, 所有指令执行时间都以最长的 load 指令为准 最长指令时间为 : Cycle time must be long enough for load instruction PC s Clock -to-q + Instruction Memory Access Time + Register File Access Time + Delay (address calculation) + Data Memory Access Time + Register File Setup Time + Clock Skew 时钟周期远远大于其他指令实际所需的执行时间, 效率极低 R-type 指令 立即数运算指令不需要读内存 Store 指令不需要写寄存器 分支指令不需要访问内存和写寄存器 Jump 不需要 运算, 不需要读内存, 也不需要读 / 写寄存器

4 多周期处理器的实现思想 单周期处理器的问题根源 : 时钟周期以最复杂指令所需时间为准, 太长! 解决思路 : 把指令的执行分成多个阶段, 每个阶段在一个时钟周期内完成 - 时钟周期以最复杂阶段所花时间为准 - 尽量分成大致相等的若干阶段 - 规定每个阶段最多只能完成 次访存或寄存器堆读 / 写或 每步都设置存储元件, 每部执行结果都在下个时钟开始保存到相应单元 多周期处理器的好处 : 时钟周期短 不同指令所用周期数可以不同, 如 : - Load: five cycles - Jump: three cycles( 前两个都一样 ) 允许功能部件在一条指令执行过程中被重复使用 如 : - Adder + ( 多周期时只用一个, 在不同周期可重复使用 ) - Inst. / Data mem( 多周期时合用, 不同周期中重复使用 )

5 多周期数据通路 指令 MDR 只有一个 一个 Memory 多处增加 MUX 和临时寄存器

6 lw 指令的执行时间最长, 它所花时间作为时钟周期时钟周期 Clk PC Old Value Rs, Rt, Rd, Op, Func ctr Clk-to-Q New Value Old Value Old Value Instruction Memory Access Time New Value Delay through Control Logic New Value PC+4 PC PC+4 ExtOp Old Value New Value Src Old Value New Value MemtoReg Old Value New Value RegWr Old Value New Value busa busb Old Value Delay through Extender & Old Value Register Write Occurs Register File Access Time New Value New Value Delay Addres Old Value New Value s Data Memory Access Time busw Old Value New

7 Load 指令各阶段分析 取指令阶段 执行一次存储器读操作 读出的内容 ( 指令 ) 保存到寄存器 IR( 指令寄存器 ) 中 IR 的内容不是每个时钟都更新, 所以 IR 必须加一个 写使能 控制 在取指令阶段结束时, 的输出为 PC+4, 并送到 PC 的输入端, 但不能在每个时钟到来时就更新 PC, 所以 PC 也要有 写使能 控制 译码 / 读寄存器堆阶段 经过控制逻辑延迟后, 控制信号更新为新值 执行一次寄存器读操作 读出的内容 ( 操作数 ) 保存到临时寄存器 A 和 B 中 每个时钟到来时,A 和 B 中的值都要更新, 所以不需 写使能 控制 对 6 位立即数进行符号扩展后, 送到 的 B 口的多路选择器 地址生成阶段 ( 运算 ) 的 A 口和 B 口的多路选择器在相应控制信号控制下选择操作数进行加法运算, 输出结果在下个时钟到达时, 保存到临时寄存器 BranchTarget (out) 中 读存储器阶段 由 out 作为地址访问存储器, 读出数据, 保存在临时寄存器 MDR 中 写结果到寄存器 把 MDR 中的内容写到寄存器堆中

8 寄存器堆和存储器的写定时 ( Ideal vs. Reality) 单周期机器中, 寄存器组和存储器被简化为理想的 : 时钟边沿到来时, 才进行写 时钟边沿到来之前, 地址 数据和写使能都已经稳定 实际机器中, 寄存器组和存储器的情况为 : 寄存器有时钟输入, 存储器没有时钟输入 写操作不是由时钟边沿触发, 是组合电路, 其过程为 : - 写使能 (WE) 为, 并且 Din 信号已稳定的前提下, 经过 Write Access 时间,Din 信号被写入 Adr 处 重要之处 : 地址和数据必须在写使能为 前稳定因此, 存在地址 Adr 数据 Din 和写使能 WrEn 信号的 竞争 问题! WrEn Adr Ideal Memory DinDout Clk WrEn Adr Real Memory DinDout

9 竞争 (race) 问题 Register File( 寄存器组 ): 实际寄存器组在单周期通路中不能可靠工作这是因为 : 不能保证 Rw 在 RegWr = 之前稳定即在 Rw 和 RegWr 之间存在 race Ra RegWr Rb busa Reg File Rw busb busw Memory( 存储器 ): 实际存储器在单周期通路中也不能可靠工作这是因为 : 不能保证 Adr 在 WrEn = 之前稳定即 : 在 Adr 和 WrEn 之间存在 race Adr WrEn Real Memory Din Dout

10 如何在多周期通路中避免 race 问题 多时钟周期中解决 竞争 问题的方案 确认地址和数据在第 N 周期结束时已稳定 使写使能信号在一个周期后 ( 即 : 第 N+ 周期 ) 有效 在写使能信号无效前地址和数据不改变 Ra RegWr Rb busa Reg File Rw busb busw Adr WrEn Real Memory Din Dout Race 问题有时会导致机器神秘出错, 甚至崩溃!

11 取指周期 ( 取指令 计算下地址 ) 开始时 在一个时钟到来的下降沿开始取指令周期的任务 : M[PC] ; PC PC + 4 Clk You are here! PCWr=? One Logic Clock Cycle Clk PC 下个时钟到达时,PC 和 IR 的输入端应是什么? 能否每个时钟更新 PC 和 IR? PC 和 IR 怎样在必要时更新? 加 写使能 控制! MemWr=? Adr Real Memory Dout Din IRWr=? I R 4 op=? Control Clk 控制信号 PCWr=?, MemWr=?, IRWr=?, op=? 控制信号 PCWr=, MemWr=, IRWr=, op=add

12 取指周期结束时 每一个周期都在下一个时钟到来时结束 ( 此时, 存储元件被更新 ): Clk IR M[PC] PC PC + 4 PCWr= One Logic Clock Cycle You are here! Clk PC 取指结束时, 新的 PC 值 (PC+4) 开始写入 PC 吗? 即下个周期里,PC 中已经是 PC+4 了 MemWr= Adr Real Memory IRWr= Din Dout Instruction Reg Clk 4 Op = Add Control 取指结束时, 当前指令开始写入 IR! 为保证本指令期间 IR 中指令不变, 后面周期中 IRWr 应该为

13 考察整个取指周期 ( 第一个周期 ) 分析 : 取指周期中各控制信号的取值应为? PCWr= PC 为什么多周期时需要 PCWr? Adr Real Memory Din Dout Instruction Reg Ifetch 想想看, 和单周期有哪些不同? PC 的更新时间 PC 需要写使能信号 ( 非每个周期都写 ) 多了一个指令寄存器 IR 每个周期产生各自的控制信号 Op=Add : PCWr, IRWr PCWrCond=x x: PCWrCond RegDst, Mem2R PCSrc= BrWr= Zero Others: s IorD= MemWr= IRWr= SelA= Target busa busb Control Zero 分析的结果就是生成的一个 状态 SelB= Op=Add

14 寄存器取 / 指令译码周期 ( 第二个周期 ) busa RegFile[rs] ; busb RegFile[rt] ; Decoder Op and Func; is not being used: ctr = xx PCWr= PC IorD=x PCWrCond= Zero MemWr= Adr Real Memory DinDout IRWr= Instruction Reg Go to the Op Control 6 Func 6 RegDst=x Rs Rt Rt Rd Imm 指令未译码, 故只执行公共操作 空闲, 可用 投机计算 转移地址! RegWr= Ra Rb busa Reg File Rw busb busw SelA=x 4 PCSrc=x 2 3 SelB=xx Control Zero Op=xx 问题 :PC 中已是下条顺序指令的地址, 对本条指令的执行有没有影响? 没有影响, 因为 IRWr=! 考虑转移地址的投机计算的数据通路如何?

15 busa Reg[rs] ; busb Reg[rt] ; Decoder Op and Func; 投机 :Target PC + SignExt(Imm6)*4 ( 为什么不是 PC +4+ SignExt(Imm6)*4?) PCWr= PC 寄存器取 / 指令译码周期 ( 第二个周期 ) Beq Rtype Ori Memory IorD=x PCWrCond= Zero : MemWr= Adr Real Memory Din Dout Op Control Func 指令译码 控制信号与指令相关吗? IRWr= RegDst=x Instruction Reg 6 6 Rs Rt Rt Rd 5 5 Rfetch/Decode Op=Add : BrWr, ExtOp SelB= x: RegDst, PCSrc IorD, MemtoReg Others: s RegWr= Ra Rb busa Reg File Rw busb busw << 2 SelA= Control Target Imm SelB= Extend 6 Op=Add ExtOp= 第二周期结束时, 执行的结果是什么? 4 PCSrc=x 2 3 为什么不直接送 PC? 为什么加 BrWr? BrWr= Zero

16 寄存器取 / 指令译码周期 ( 第二个周期 ) PCWr= PC Rtype Beq Ori IorD=x Memory : PCWrCond= Zero MemWr= Adr Real Memory DinDout Control Op Func IRWr= Instruction Reg 6 6 RegDst=x Rs Rt Rt Rd 5 5 Imm Extend 6 ExtOp= RegWr= Ra RbbusA Reg File Rw busb busw << 2 SelA= 4 PCSrc=x 2 3 SelB= BrWr= Control Target Zero Op=Add 如果指令译码输出为 :Beq 下面第三个周期就是 Beq 指令的第一个执行周期!

17 Branch 指令执行并完成周期 ( 第三个周期 ) 如果指令译码输出为 :Branch if (busa == busb) PCWr= PC PC Target IorD=x PCWrCond= Zero MemWr= Adr Real Memory Din Dout IRWr= Instruction Reg PC 中是否在下个周期更新为 Target, 则由 Zero 决定! 每步都不空闲, 被重复使用 若不 投机, 则在此周期前还要加一个周期, 用来计算转移地址后保存到 Target 中! 控制信号的取值是什么? RegDst=x Rs Rt Rt Rd 5 5 Imm Extend 6 ExtOp=x RegWr= Ra Rb busa Reg File RwbusB busw << 2 SelA= 4 BrFinish Op=Sub SelB= x: IorD, Mem2Reg RegDst, ExtOp : PCWrCond PCSrc SelA PCSrc= 2 3 SelB= BrWr= Control Target Zero Op=Sub

18 寄存器取 / 指令译码周期 ( 第二个周期 ) PCWr= PC Beq Rtype Ori Memory IorD=x PCWrCond= Zero : MemWr= Adr Real Memory DinDout Op Control Func IRWr= Instruction Reg 6 6 RegDst=x Rs Rt Rt Rd 5 5 Imm Extend 6 ExtOp= RegWr= Ra RbbusA Reg File Rw busb busw << 2 SelA= 4 PCSrc=x 2 3 SelB= BrWr= Control Target Zero Op=Add 如果指令译码输出为 :R-Type 下面第三个周期就是 R-Type 指令的第一个执行周期!

19 R-type 指令的执行周期 ( 第三个周期 ) RExec : RegDst Output busa op busb SelA SelB= R-type Op=Rtype 指令的第一个周期, 控制信号取值? x: PCSrc, IorD PCWr= PCWrCond= MemtoReg ExtOp PCSrc=x BrWr= Zero IorD=x MemWr= IRWr= RegDst= RegWr= SelA= Target PC Rs Zero Ra Adr Rt 5 Real RbbusA 5 Reg File Memory Rt 4 Rw busb DinDout Rd busw 2 3 << 2 Control Instruction Reg 为解决 Race 问题, 该周期使 RegDst=, 而使 RegWr=. Why? 保证地址 Rw 在写使能 RegWr 前先稳定, 准备好下周期写 Imm Extend 6 ExtOp=x MemtoReg= Op=Rtype SelB=

20 R-type 完成周期 ( 第四个周期 ) R[rd] Output R-type 指令的第二个周期, 控制信号取值? PCWr= PC IorD=x PCWrCond= Zero MemWr= Adr Real Memory Din Dout RegDst= 使 Rw 继续稳定 RegWr= 使 busw 的值写入 SelA=, SelB=, op=rtype, 使 输出 保持稳定, 直到本周期结束 IRWr= Instruction Reg RegDst= Rs Rt Rt R d Rfinish 5 5 RegWr= Ra RbbusA Reg File Rw busb busw Imm Extend 6 ExtOp=x Op=Rtype : RegDst, RegWr sela SelB= x: IorD, PCSrc ExtOp SelA= << 2 4 B MemtoReg= PCSrc=x BrWr= 2 3 Control Target Zero Op=Rtype SelB= 有谁发现和最初多周期通路的说明有何不同? 这里少了些什么? 为什么能少? A

21 寄存器取 / 指令译码周期 ( 第二个周期 ) PCWr= PC Beq Rtype Ori Memory IorD=x PCWrCond= Zero : MemWr= Adr Real Memory Din Dout IRWr= Intruction Reg Control Op 6 Func 6 RegDst=x Rs Rt Rt Rd Imm ExtOp= Extend RegWr= Ra RbbusA Reg File RwbusB busw SelA= << 2 4 PCSrc=x 2 3 SelB= BrWr= Control Target Zero Op=Add 指令译码输出为 :ori 下面第三个周期就是 ori 指令的第一个执行周期!

22 Ori 指令执行周期 ( 第三个周期 ) output busa or ZeroExt[Imm6] SelB= 指令的第一个周期, 控制信号取值? x: MemtoReg IorD, PCSrc PCWr= PCWrCond= PCSrc=x BrWr= Zero IorD=x MemWr= IRWr= RegDst= RegWr= SelA= Target PC Rs Zero Ra Adr 5 Rt Rb busa Real 5 Reg File Memory Rt 4 Rw busb Din Dout Rd busw 2 3 << 2 Control ori 指令的第一个周期 Instruction Reg Op=Or : SelA OriExec 为解决 Race 问题, 该周期使 RegDst=, 而使 RegWr= Imm Extend 6 ExtOp= MemtoReg= Op=Or SelB=

23 Ori 指令完成周期 ( 第四个周期 ) R [rt] output x: IorD, PCSrc ori 指令的第二个周期, 控制信号取值? SelB= PCWr= PCWrCond= : SelA RegWr PCSrc=x BrWr= Zero IorD=x MemWr= IRWr= RegDst= RegWr= SelA= Target PC Rs Zero Ra Adr 5 Rt Rb busa Real 5 Reg File Memory Rt 4 RwbusB DinDout Rd busw 2 3 << 2 Control Instruction Reg OriFinish Op=Or RegDst= 使 Rw 继续稳定,RegWr= 使 busw 上的值写入 Imm Extend 6 ExtOp= MemtoReg= Op=Or SelB=

24 寄存器取 / 指令译码周期 ( 第二个周期 ) PCWr= PC Beq Rtype Ori Mem IorD=x PCWrCond= Zero : MemWr= Adr Real Memory DinDout IRWr= Instruction Reg Control Op 6 Func 6 RegDst=x Rs Rt Rt Rd Imm ExtOp= 指令译码输出 : 访存指令 (lw 或 sw) Extend RegWr= Ra RbbusA Reg File Rw busb busw SelA= << 2 4 PCSrc=x 2 3 SelB= BrWr= Control Target Zero Op=Add 下面第三个周期就是 lw/sw 指令的第一个周期!

25 lw/sw 内存地址计算周期 ( 第三个周期 ) MemAdr : ExtOp SelA SelB= Op=Add lw/sw 指令的第一个周 x: MemtoReg PCWr= PCWrCond= 期, 控制信号取值? PCSrc PCSrc=x BrWr= Zero IorD= MemWr= IRWr= RegDst=x RegWr= SelA= Target PC Rs Zero Ra Adr 5 Rt busa Rb Real 5 Reg File Memory Rt 4 Rw busb DinDout Rd busw 2 3 << 2 Control output busa + SignExt[Imm6] Instruction Reg 的输出可能是读地址, 也可能是写地址! Imm Extend 6 ExtOp= MemtoReg=x Op=Add SelB=

26 sw 指令存数周期 ( 第四周期 ) : ExtOp swfinish MemWr SelA M[ output] busb SelB= Op=Add sw 指令的第二个周期, 控制信号取值? x: PCSrc,RegDst PCWr= PCWrCond= MemtoReg PCSrc=x BrWr= Zero IorD= MemWr= IRWr= RegDst=x RegWr= SelA= Target PC Rs Zero Ra Adr 5 Rt RbbusA Real 5 Reg File Memory Rt 4 Rw busb Dout Din Rd busw 2 3 << 2 Control Instruction Reg 必须保持 SelA, SelB, Op 与上个周期取值相同! 才能保证 Adr 稳定不变! Imm Extend 6 ExtOp= MemtoReg=x Op=Add SelB=

27 lw 指令取数周期 ( 第四周期 ) : ExtOp MemFetch SelA, IorD Mem Dout M[ output] SelB= lw 指令的第二个周期, 控制信号取值? Op=Add x: MemtoReg PCSrc PCWr= PCWrCond= PCSrc=x BrWr= Zero IorD= MemWr= IRWr= RegDst= RegWr= SelA= Target PC Rs Zero Ra Adr 5 Rt Rb busa Real 5 Reg File Memory R 4 Rw t busb DinDout Rd busw 2 3 << 2 Control Instruction Reg RegDst=,RegWr=,Memto Reg= 使 Rw 和 busw 在 RegWr= 前先稳定 Imm Extend 6 ExtOp= MemtoReg= Op=Add SelB=

28 lw 指令回写周期 ( 第五周期 ) R[rt] Mem Dout lwfinish : SelA RegWr, ExtOp MemtoReg lw 指令的第三个周期, 控制信号取值? SelB= Op=Add PCWr= PCWrCond= x: PCSrc IorD PCSrc=x BrWr= Zero IorD=x MemWr= IRWr= RegDst= RegWr= SelA= Target PC Rs Zero Ra Adr 5 Rt Rb busa Real 5 Reg File Memory Rt 4 Rw busb DinDout Rd busw 2 3 << 2 Control Instruction Reg RegDst=,RegWr= 使 Rw 在 RegWr= 后继续保持稳定 输出在 控制不变时保持稳定, 以使 Dout 和 busw 保持稳定 Imm Extend 6 ExtOp= MemtoReg= SelB= Op=Add

29 完成前述 6 条指令的完整多周期数据通路 PCWr PC IorD PCWrCond PCSrc BrWr Zero MemWr IRWr RegDst RegWr SelA Target Adr Ideal Memory Din Dout Instruction Reg Rs Rt Rt 5 5 Rd Ra RbbusA Reg File Rw busb busw << Control Zero 到现在为止, 给出了指令在每个周期内的数据流动过程, 以及每个周期包含的控制信号取值和书中的图书中的图有一些不同 Imm Extend 6 Op ExtOp SelB MemtoReg 下面关键是如何控制在不同周期产生不同的控制信号取值! 这就是控制器的任务 下面考虑如何设计控制器!

30 状态转换图 每来一个时钟, 进入下一个状态 问题 : 各指令的时钟数多少? R-4, ori-4, beq-3, Jump-3, lw-5, sw-4 下一步目标 : 设计 状态转换电路 即 : 控制器

31 多周期控制器的实现 回忆单周期控制器单周期控制器的实现 : 控制信号在整个指令执行过程中不变, 用真值表能反映指令和控制信号的关系 根据真值表就能实现控制器! 多周期控制器能不能这样做? 多周期数据通路的控制更复杂, 体现在 : 每个指令有多个周期, 每个周期控制信号取值不同! 多周期控制器功能描述方式 : 有限状态机 : 采用组合逻辑设计用硬连线路 (PLA) 实现 微程序 : 用 ROM 存放微程序实现 初始表示顺序控制逻辑表示 实现技术 Finite State Diagram Explicit Next State Function Logic Equations PLA hardwired control 硬连线路控制器 ( 硬布线控制器 ) Microprogram Microprogram counter + Dispatch ROMs Truth Tables ROM microprogramme d control 微程序控制器

32 复习 : 单周期数据通路 (The Main Control) op<5>.. <> op<5>.. op<5>.. op<5>.. op<5>.. op<5>.. <> <> <> <> op<> R-type ori lw sw beq jump RegWrite Src RegDst MemtoReg MemWrite Branch Jump ExtOp op<2> op<> op<> BACK

33 时序控制的描述 由时钟 当前状态和操作码确定下一状态 不同状态输出不同控制信号值控制逻辑采用 摩尔机 方式, 即 : 输出函数仅依赖于当前状态 组合逻辑控制单元 输出 Multicycle Datapath Opcode 输入 clk 下一步目标 : 设计控制逻辑 (control Logic) 状态寄存器 Next State 下一状态被看成和其他控制信号一样 下一状态是当前状态和操作码的函数 每来一个时钟, 当前状态变到下一个状态在不同状态下输出不同的控制信号

34 多周期控制器状态转换表 当前状态 S 3 S 2 S S State State (IFetch) State (ID/RFetch) State (ID/RFetch) State (ID/RFetch) State4 (OriExec) State (ID/RFetch) State6 (RExec) State (ID/RFetch) State (ID/RFetch) State8 (MemAdr) State8 (MemAdr) State (MemFetch) 指令操作码 OP 5 OP 4 OP 3 OP 2 OP OP (beq) (jump) (ori) (R-type) (lw) (sw) (sw) (lw) 下一状态 NS 3 NS 2 NS NS 以上功能可以由 PLA 电路来实现!

35 用 PLA 电路实现的组合逻辑控制单元 ( 硬布线方式 ) 左上角 : 由操作码和当前状态确定下一状态的电路右下角 : 由当前状态确定控制信号的电路 你能找出图中的错误吗? 有三个点的位置不对!

36 用 PLA 电路实现的组合逻辑控制单元 ( 另一种布局方式 ) Op5 Op4 Op3 Op2 Op Op S3 S2 S S = = 2 = 3 = 4 = 5 = 当前状态 6 = 7 = 8 = 9 = = = beq j ori R lw sw lw sw R= beq= lw= sw= ori= j= NS3 NS2 NS NS PCWr IorD RegDst

37 小结 单周期 CPU 和多周期 CPU 的成本比较 : 单周期下功能部件不能重复使用 ; 而多周期下可重复使用, 比单周期省 单周期指令执行结果直接保存在 PC Regfile 和 Memory; 而多周期下需加一些临时寄存器保存中间结果, 比单周期费 单周期 CPU 和多周期 CPU 的性能比较 : 单周期 CPU 的 CPI 为, 但时钟周期为最长的 load 指令执行时间 多周期 CPU 的 CPI 是多少? 时钟周期多长? 假定程序中 22% 为 Load,% 为 Store,49% 为 R-Type,6% 为 Branch, 2% 为 Jump 每个状态需要一个时钟周期,CPI 为多少? 分析如下 : 每种指令所需的时钟周期数为 : Load:5;Store:4;R-Type:4;Branch:3;Jump:3 CPI 计算如下 : CPI=CPU 时钟周期数 / 指令数 = Σ( 指令数 i x CPI i )/ 指令数 = Σ( 指令数 i / 指令数 )x CPI i CPI =.22x5+.x4+.49x4+.6x3+.2x3 = 4.4 假设单周期时钟宽度为, 则多周期时钟周期约为单周期的 /5, 所以, 多周期的总体时间约 :4.4x/5=.8 ; 而单周期总体时间为 :x= 由此看出 : 多周期比单周期效率高!

38 微程序设计和异常处理 主要内容 硬连线路控制器设计的优点和缺点 微程序设计控制器的基本思想 微程序 微指令 微操作和微命令的概念及其关系 微指令格式设计 微操作码字段 - 水平微程序 : 不译法 字段直接编译法 字段间接编译法 - 垂直微程序 : 垂直编译法 下条微指令地址确定方式 - 增量法 ( 计数器法 ) - 断定法 ( 下址字段法 ) MIPS 指令子集的微程序控制器设计 为什么处理器设计要考虑异常的处理 异常 和 中断 的概念 如何在数据通路中加入异常处理部件 如何控制数据通路中的异常处理部件

39 硬连线路设计和微程序设计 硬连线路设计的特点 : 优点 : 速度快, 适合于简单或规整的指令系统, 例如,MIPS 指令集 缺点 : 它是一个多输入 / 多输出的巨大逻辑网络 对于复杂指令系统来说, 结构庞杂, 实现困难 ; 修改 维护不易 ; 灵活性差 甚至无法用有限状 态机描述! 微程序控制器的基本思想 : 简化控制器设计的一个方法 : 微程序设计 仿照程序设计的方法, 编制每个指令对应的微程序 每个微程序由若干条微指令构成, 各微指令包含若干条微命令 ( 一条微指令相当于一个状态, 一个微命令就是状态中的控制信号 ) 所有指令对应的微程序放在只读存储器中, 执行某条指令时, 取出对应 微程序中的各条微指令, 对微指令译码产生对应的微命令, 这个微命令就是控制信号 这个只读存储器称为控制存储器 (Control Storage), 简称控存 CS 微程序设计的特点 : 具有规整性 可维性和灵活性, 但速度慢

40 微程序控制器的基本结构 输入 : 指令 条件码 输出 : 控制信号 ( 微命令 ) 指令 核心 : 控存 CS µpc: 指出将要执行的微指令在 CS 中的位置 µir: 正在执行的微指令 每个时钟执行一条微指令 微程序第一条微指令地址由起始地址发生器产生 顺序执行时, µpc+ 转移执行时, 由控制转移字段指出对哪些条件码进行测试, 转移地址发生器根据条件码修改 µpc 最初把固化在只读存储器的微程序称为固件固件 (Firmware), 表示用软件实现的硬部件, 现在对固件通俗的理解是在 ROM 中 固化的软件

41 状态和微程序的对应关系 每条指令用一个微程序实现微程序由若干微指令组成, 每个状态对应一条微指令取指令和译码用专门的微程序实现, 称为取指微程序 问题 : 上述取指微程序包含几条微指令? 2 条 lw 指令有几条微指令? 3 条

42 微程序 \ 微指令 \ 微命令 \ 微操作的关系 将指令的执行转换为微程序的执行微程序是一个微指令序列每条微指令是一个 / 序列, 其中包含若干个微命令 ( 即 : 控制信号 ) 每个微命令控制数据通路的执行 一条机器指令一个微程序 控制程序执行要解决什么问题? () 指令的编码和译码 (2) 下条指令到哪里去取微程序执行也要解决两个问题 : () 微指令中如何对微命令编码 (2) 下条微指令在哪里 微指令 微指令 2 微命令 微命令 2 微命令 m 微指令 n 微操作 微操作 微操作

43 第一个问题 : 微指令格式的设计 ( 自学 ) 微指令中包含了 : 若干微命令 下条微指令地址 ( 可选 ) 常数 ( 可选 ) 微指令 µop µadd 格式 : 常数 µop: 微操作码字段, 产生微命令 ; µadd: 微地址码字段, 产生下条微指令地址 微指令格式设计风格取决于微操作码的编码方式 ( 微命令 : 控制信号 ) 微操作码编码方式 : 不译法 ( 直接控制法 ) 字段直接编码 ( 译 ) 法水平型微指令风格字段间接编码 ( 译 ) 法最小 ( 最短 垂直 ) 编码 ( 译 ) 法垂直型微指令风格问题 : 指令采用的是哪种编码方式?

44 第一个问题 : 微指令格式的设计 水平型微指令基本思想 : 相容微命令尽量多地安排在一条微指令中 优点 : 微程序短, 并行性高, 适合于较高速度的场合 缺点 : 微指令长, 编码空间利用率较低, 并且编制困难 垂直型微指令基本思想 : 一条微指令只控制一 二个微命令二个微命令 优点 : 微指令短, 编码效率高, 格式与机器指令类似, 故编制容易 缺点 : 微程序长, 一条微指令只能控制一 二个, 无并行, 速度慢 垂直型微指令面向算法描述, 水平型微指令面向内部控制逻辑的描述 下面讨论第二个问题 : 下条微指令的指定

45 不译法 ( 直接控制法 ) 基本思想 : 一位对应一个微命令 ( 控制信号 ), 不需译码 对于二值微命令 (/), 本来就占一位, 没有增加位数对于多值微命令, 因为没有进行编码, 因而相对来说增加了位数 例如 : 4- MUX: 编码则只需 2 位, 不编码则要 4 位 Ctrl: 编码则只需 4 位, 不编码则要 6 位 优点 : 并行控制能力强, 不必译码, 故执行速度快 编制的微程序短 缺点 : 微指令字很长, 可能多达几百位 编码空间利用率低 ( 几百位中可能只有几位为 ) 刚提出微程序设计时, 采用的就是不译法

46 Wilkes 微程序控制器 IR 微地址寄存器 Ⅱ 下条微指令地址 G 微地址寄存器 Ⅰ 时钟 微地址译码器 控制信号 条件信号

47 多周期数据通路对应的微操作码 PCWr PC IorD PCWrCond PCSrc BrWr Zero MemWr IRWr RegDst RegWr SelA Target RAdr Ideal Memory WrAdr DinDout Instruction Reg Rs Rt Rt 5 5 Rd Ra RbbusA Reg File Rw busb busw << Control Zero 采用不译法, 则微操作码格式为 : Imm Extend 6 ExtOp MemtoReg SelB Op PCWr IorD MemWr PCSrc BrWr 控制字 ( 即 : 微指令 ) 的长度等于控制信号 ( 微命令 ) 的总位数

48 字段直接编码法 基本思想 : 将微指令分成若干字段, 每个字段对包含的若干微命令编码 把互斥微命令组合在同一字段, 相容微命令组合在不同字段 一条微指令中最多可同时发出的微命令个数就是字段数相容微操作 : 能同时进行的微操作, 称为相容的 互斥微操作 : 不能同时进行的微操作, 称为互斥的 如 : 运算 ( add/sub/or/ ), 存储器操作 ( 读指令 / 读数据 / 写数据 ) 你还能想出哪些互斥微操作? 多路选择器的输入控制信号, 等等 优点 : 有较高的并行控制能力, 速度较快 微指令短, 能压缩到压缩到不译法不译法的 /2 到 /3, 节省控存容量 缺点 : 增加译码线路, 并开销一部分时间 但因分段后各字段位数少, 所以译码对微指令的执行速度影响不大 鉴于以上特点, 它为大多数微程序控制的计算机所采用

49 直接控制法和字段直接编译法举例 例 : 假定图 6.9 和 6. 所示单总线数据通路有 4 个通用寄存器 R,R,R2 和 R3, 6 种 操作, 主存和 CPU 间采用 异步 方式通信, 存取操作有 Read 和 Write 信号控制 每条指令结束时, 都要执行一个公共操作, 用来进行指令结束处理 ( 如, 查询是否有外部 中断 请求 ), 由控制信号 End 控制 要求 : 分别写出采用直接控制法和字段直接编码法的微操作码格式 寄存器和总线间传送信号三组共 7 个 : Rin:Rin, Rin, R2in, R3in, Yin, PCin, IRin Rout:Rout, Rout, R2out, R3out, Zout, PCout, MARout, MDRout MRin:MARin, MDRin 暂存器 Y 清 信号 个 :ClearY 操作类型 6 种 :add/sub/or/and/xor/ /mov 存储器信号 3 个 :Read Write WMFC 进位信号 个 : C 结束信号 个 :End

50 直接控制法和字段直接编译法举例 直接控制法 µop 的长度 = 控制信号的总个数 操作控制信号不是 6 个 ( 是 4 个 ), 这是由 结构和功能决定的 ( 为什么?) 共有 =27 个控制信号 ( 微命令 ) 微操作码字段共 27 位 某位为, 对应微命令有效, 否则对应微命令无效 字段直接编码法 ( 表 6.9) 哪些微操作之间是互斥的? - Rout 中信号之间 : 某时刻只能有一个寄存器输出到总线 ; - 操作控制信号间 : 某时刻 只能做一种操作 - 主存读 / 写信号 : 不能同时读和写, 有些节拍中没有读和写 (No action) 如何分组? - 按互斥关系分组 : 上述 3 个互斥组在 3 个不同字段中 - 可同时做但实际不可能同时发生 : 如 Rin,MRin( 这两组可同时进行 ) - 其余的需直接控制 ( 无需编码 ): 如 C, Clear Y, WMFC, END 等 共分 9 组, µop 仅有 =9 位, 比直接控制法少 8 位 9 组中有 5 组进行了编码, 执行微指令时需译码

51 字段直接编码法举例 (P.27 表 6. / P.272 表 6. )

52 字段间接编码法 基本思想 : 在字段直接编码法基础上, 进一步压缩微指令长度 通过另一字段的编码或标志位来对某个字段的编码加以解释 即 : 一个微命令字段可以表示多个微命令组, 到底代表哪一组微命令, 则由另一个专门的字段来确定 特点 : 可进一步缩短微指令字长度, 节省控存容量 ( 意义不大!) 译码线路复杂, 时间开销大 鉴于以上特点, 它只限于局部场合使用

53 最小 ( 最短 垂直 ) 编码法 基本思想 : 采用指令编码思想 ( 每条指令产生一个操作 ), 每条微指令只包含一个微命令 即将所有微命令进行全编码即将所有微命令进行全编码 采用这种方式编码的微指令称为垂直型微指令由其组成的微程序称为垂直微程序 特点 : 能得到最短的微指令字 微程序规整 直观, 易于编制 但并行能力差, 速度慢, 并且微程序长 主要用在具有两级微程序的控制器设计中, 用垂直微程序解释指令, 用水平微程序解释垂直微指令 此时, 水平微程序称为毫微程序

54 第二个问题 : 下条微地址的确定方式 什么是微程序执行顺序的控制? 指在现行微指令执行完毕后, 怎样控制产生下一条微指令的地址 怎样控制微程序的执行顺序? 通过在本条微指令中明显或隐含地指定下条微指令在控存中的地址来控制 微指令地址的产生方法有两种 : 增量 ( 计数器 ) 法 : 下条微指令地址隐含在隐含在微程序计数器 μpc 中 断定 ( 下址字段 ) 法 : 在本条微指令中明显指定明显指定下条微指令地址下条微指令地址 选择下条要执行的微指令有三种情况 : 第一条微指令 : 每条指令执行完, 就会取出下条指令执行, 当指令取出后, 需要转移到下条指令对应的第一条微指令执行 顺序执行时 : 微程序执行过程中顺序取出下条微指令执行 分支执行时 : 在遇到按条件转移到不同微指令执行时, 需要根据控制单元的输入来选择下条微指令 还有一种情况 ( 取指微程序首址 ): 每条指令都要先执行 取指微程序

55 不同微地址产生方法对应的控制器结构 指令 指令 转移控制 增量 ( 计数器 ) 法 断定 ( 下址字段 ) 法

56 微程序控制器的设计 举例 : 用 转移控制 字段实现分支, 指令微程序首址在 ROM 中 分别采用计数器法和下址字段法实现表 6. 给出的微程序, 画出微程序控制器结构 状态号 ( 微地址 ) 转移控制字段 BrCtr= : 取指首址 :ROM :ROM2 : µpc+ 下址字段 P.275 图 6.4 BrCtr= : 下址段 :op3 修改 :ROM 问题 : 哪是增量法? 哪是断定法? 当 op3 为 时, 将应将 修正为 SKIP

57 分支 (ROM ) Op Name State Rtype jmp beq ori lw sw 分支 2( ROM 2) Op Name State lw sw 多周期 CPU 的有限状态机 分支 2 中 op3 是区分 lw 和 sw 的标志, 当 op3 为 时, 将应将 修正为 即: 将后 2 位取反 BACK

58 微指令字的解释执行微指令字的解释执行微指令字的解释执行微指令字的解释执行 MM 执行部件执行部件执行部件执行部件控存控存控存控存 CPU ADD SUB AND DATA... 用户程序和数据用户程序和数据用户程序和数据用户程序和数据可以修改可以修改可以修改可以修改 AND 微程序微程序微程序微程序每条指令对应一段微每条指令对应一段微每条指令对应一段微每条指令对应一段微指令构成的微程序指令构成的微程序指令构成的微程序指令构成的微程序 ADD 微程序微程序微程序微程序 SUB 微程序微程序微程序微程序

59 异常和中断的处理 程序执行过程中 CPU 会遇到一些特殊情况, 使正在执行的程序被 中断 此时,CPU 中止原来正在执行的程序, 转到处理异常情况或特殊事件的程序去执行, 执行后再返回到原被中止的程序继续执行 程序执行被 中断 的事件有两类 内部 异常 : 在 CPU 内部发生的意外事件或特殊事件按发生原因分为硬故障中断和程序性中断两类硬故障中断 : 如电源掉电 硬件线路故障等程序性中断 : 执行某条指令时发生的 例外 (Exception), 如溢出 缺页 越界 越权 非法指令 除数为 堆栈溢出 访问超时 断点 单步 系统调用等 外部 中断 : 在 CPU 外部发生的特殊事件, 通过 中断请求 信号向 CPU 请求处理 如实时钟 控制台 打印机缺纸 外设准备好 采样计时到 DMA 传输结束等 ( 中断是一种 I/O 方式, 所以有关中断的概念在第 9 章介绍 )

60 异常和中断的处理 内部 异常 按处理方式分为故障 自陷和终止三类故障 (fault) : 执行指令引起的异常事件, 如溢出 缺页 堆栈溢出 访问超时等 自陷 (Trap) : 预先安排的事件, 如单步跟踪 系统调用 ( 执行访管指令 ) 等 是一种自愿中断 终止 (Abort) : 硬故障事件, 机器将 终止, 调出中断服务程序来重启操作系统 思考 : 自陷处理完成后回到哪条指令执行? 回到下条指令! 思考 2: 哪些故障补救后可继续执行, 哪些只好终止当前进程? 缺页等 : 补救后可继续, 回到发生故障的指令重新执行 溢出 除数为 非法操作非法操作 内存保护错等 : 终止当前进程 不同体系结构和教科书对 异常 和 中断 定义的内涵不同, 在看书时要注意! 本章主要介绍如何在数据通路中增加 程序性异常 的检测和处理逻辑

61 处理器中的异常处理机制 检测到异常时, 处理器必须进行以下基本处理 : 关中断 : 使处理器处于 禁止中断 状态, 以防止新异常 ( 或中断 ) 破坏断点和现场 2 保护断点和程序状态 : 将断点和程序状态保存到堆栈或特殊寄存器中 即 : PC 堆栈或 EPC( 专门存放断点的寄存器 ) PSWR 堆栈或 EPSWR ( 专门保存程序状态的寄存器 ) PSW(Program Status Word): 程序状态字, 包括条件码 中断码 状态位等状态位等 PSWR(PSW 寄存器 ): 用于存放程序状态字的寄存器 如, X86 的 FLAGS) ) 3 识别异常事件 : 有软件识别软件识别和硬件识别 ( 向量中断方式 ) 两种不同的方式

62 处理器中的异常处理机制 有两种不同的识别方式 : 软件识别和硬件识别 ( 向量中断方式 ) () 软件识别 (MIPS 采用 ) 设置一个异常状态寄存器 (MIPS 中为 Cause 寄存器 ), 用于记录异常原因 操作系统使用一个统一的异常处理程序, 该程序按优先级顺序查询异常状态寄存器, 识别出异常事件 ( 例如 :MIPS 中位于内核地址 x8 8 处有一个专门的异常处理程序, 用于检测异常的具体原因, 然后转到内核中相应的异常处理程序段中进行具体的处理 ) (2) 硬件识别 ( 向量中断 )(8x86 采用 ) 用专门的硬件查询电路按优先级顺序识别异常, 得到 中断类型号, 根据此号, 到中断向量表中读取对应的中断服务程序的入口地址

63 举例 -886/888 中断系统 统称为 中断 : 内中断 ( 内部异常 ) 和外中断 ( 外部中断 ) 内中断 :CPU 自己产生而不通过中断请求线请求, 皆为不可屏蔽中断 指令引起的异常 :CPU 执行预置的指令后在特定的情况下发生的异常 INTO 溢出 : 执行算术指令后, 若发生溢出, 则产生类型 4 中断 INT n 用户定义 : 指令的第二字节给出一个类型号 (n=~255) 其中 n=3 (INT 3) 时为断点设置, 该指令执行后, 自动产生类型 3 中断 处理器检测异常 :CPU 执行指令时产生的异常, 如 : 除法错 无效操作码无效操作码 缺页 单步跟踪调试等单步跟踪调试等 如 : 除法错 : 除数为 或商溢出, 则产生类型 中断 单步跟踪 : 当自陷位 TF= 且处在开中断状态 ( 即 IF=) 时, 每条指令执行完就自动产生类型 中断 外中断 : 通过中断请求线 INTR 和 NMI 来实现 INTR: 可屏蔽中断 ( 外设中断源引起的中断 ) NMI: 不可屏蔽中断 ( 重要或紧急的硬件故障 ), 属于类型 2 中断 所有事件都被分配一个 中断类型号, 每个中断都有相应的 中断服务程序, 可根据中断类型号找到中断服务程序的入口地址

64 886/888 的中断向量表 中断向量表也称中断入口地址表 ( 或异常表 ), 位于 H~3FFH 共 256 组, 每组占四个字节 CS:IP 向量地址 = 中断类型号 x 4 例 : 除法错的中断类型号为, 故其向量地址为 :x4= 例 2:NMI 的中断类型号为 2, 故其向量地址为 : 2x4=8 除法错单步 NMI CS:IP CS:IP CS:IP CS:IP CS:IP ~3H 4~7H 8~BH 3FC~3FFH 中断向量表 ( 异常表 ) 中每一项是对应中断服务程序的入口地址, 被称为中断向量 (Interrupt Vector) 中断向量表的起始地址存放在一个异常表基址寄存器中

65 MIPS 带异常处理的数据通路设计 MIPS 采用软件 ( 操作系统提供的一个特定的异常查询程序 ) 识别中断源 数据通路中需增加以下两个寄存器 : EPC: 位, 用于存放断点 ( 异常处理后返回到的指令的地址 ) - 写入 EPC 的断点可能是正在执行的指令 ( 故障时 ), 也可能是下条指令 ( 自陷和中断时 ) 前者需要把 PC 的值减 4 后送到 EPC, 后者则直接送 PC 到 EPC Cause: 位 ( 有些位还没有用到 ), 记录异常原因 - 假定处理的异常类型有以下两种 : 未定义指令 (Cause=) 数据溢出 (Cause=) 需要加入两个寄存器的 写使能 控制信号 EPCWr: 在保存断点时该信号有效, 使断点 PC 写入 EPC CauseWr: 在处理器发现异常 ( 如 : 非法指令 溢出 ) 时, 该信号有效, 使异常类型被写到 Cause 寄存器 需要一个控制信号 IntCause 来选择正确的值写入到 Cause 中 需要将异常查询程序的入口地址 (MIPS 为 x8 8) 写入 PC, 可以在原来 PCSource 控制的多路复用器中再增加一路, 其输入为 x8 8

66 带异常处理的数据通路 需加入两个寄存器的 写使能 控制信号 EPCWr: 保存断点时该信号有效, 使断点 PC 写入 EPC CauseWr: 在处理器发现异常 ( 如 : 非法指令 溢出 ) 时该信号有效, 使异常类型被写到 Cause 寄存器 需一个控制信号 IntCause 来选择正确的值写入到 Cause 中 需将异常查询程序入口地址 (MIPS 为 x8 8) 写入 PC, 可在原 PCSource 控制的多路器中再增加一路, 其输入为 x8 8

67 带异常处理的控制器设计 在有限状态机中增加异常处理的状态, 每种异常占一个状态 每个异常处理状态中, 需考虑以下基本控制 Cause 寄存器的设置 计算断点处的 PC 值 (PC-4), 并送 EPC 将异常查询程序的入口地址送 PC 将中断允许位清 ( 关中断 ) 假设要控制的数据通路中有以下两种异常处理 未定义指令 (Cause=): 状态 2 数据溢出 (Cause=): 状态 3 注 :7 条指令共需 2 个状态 : 第 ~ 状态 在原来状态转换图基础上加入两个异常处理状态 如何检测是否发生了这两种异常 - 未定义指令 : 当指令译码器发现 op 字段是一个未定义的编码时 - 数据溢出 : 当 R-Type 指令执行后在 输出端的 Overflow 为 时 2 UndefInstr IntCause= CauseWrite= SelA= SelB= op=sub EPCWrite= PCWrite= PCSrc= 2 未定义指令异常状态 3 Overflow IntCause= CauseWrite= SelA= SelB= op=sub EPCWrite= PCWrite= PCSrc= 3 数据溢出异常状态

68 加入异常处理后的有限状态转换图 问题 : 何时检测 缺页? MMU 中地址转换时! 问题 : 中断检测能否和异常检测一样 fault 异常的检测在指令执行中 指令译码 ( 系统调用 ) 或在指令执行中进行? trap 异常怎样检测? 条件码检测 ( 单步 ) 中断随机发生, 与指令执行不同步不能在指令执行中检测总是每条指令执行结束时检测问题 : 为什么在指令执行中不能响应中断? 因为无法回到一条指令的中间继续执行 异常响应周期加入异常处理后的控制器设计可根据上述有限状态机实现!

69 TLB 缺失处理和缺页处理 TLB 缺失处理 ( 可以由硬件处理, 也可发出 TLB 缺失 异常由软件来处理 ) TLB miss 说明可能发生以下两种情况之一 : - 页在内存中 : 只要把主存中的页表项装载到 TLB 中 - 页不在内存中 ( 缺页 ):OS 从磁盘调入一页, 并更新主存页表和 TLB 缺页 (page fault) 处理 当主存页表的页表项中 valid 位为 时, 发生 page fault Page fault 是一种 故障 异常, 按以下方式处理 (MIPS 异常处理 ) - 关中断 ( 中断允许位清 ) - 在 Cause 寄存器置相应位为 - 发生缺页的指令地址 (PC 减 4) 送 EPC - x8 8( 异常查询程序入口 ) 送 PC 执行 OS 的异常查询程序, 取出 Cause 寄存器中相应的位分析, 得知发生了 缺页, 转到 缺页处理程序 执行 page fault 一定要在发生缺失的存储器操作时钟周期内捕获到, 并在下个时钟转到异常处理, 否则, 会发生错误 - 例 :lw $, ($), 若没有及时捕获 异常 而使 $ 改变, 则再重新执行该指令时, 所读的内存单元地址被改变, 发生严重错误!

70 实例 :IA- 处理器的实现 问题 :IA- 处理器适合用单周期还是多周期方式来实现? 单周期方式 : - 每条指令都按最复杂指令时间执行 ( 指令执行效率低!) - 功能部件不能重复使用, 对于一条具有多个复杂寻址的指令来说, 可能要用到相当多个 ( 成本高!) 多周期方式 : - 每条指令执行时间可以不同, 简单指令 3-4 个时钟, 复杂指令几十个时钟 ( 指令执行效率高!) - 功能部件可以在一条指令执行过程中重复使用, 这对于一条指令中具有多个复杂寻址的指令, 非常有好处 ( 成本低!) 问题 :IA- 处理器适合用硬连线路控制器还是微程序控制器来实现? Hardwired Control: 速度快, 但无法实现复杂指令 Microprogrammed control: 容易实现复杂指令, 但速度慢 从 8x486 开始, 采用了一种折中的方式 : 简单指令 ( 在数据通路中可一遍执行完 ) 用 Hardwired Control 复杂指令用 microcoded control, 不需为复杂指令构造复杂的数据通路多周期数据通路和微程序控制器为 IA- 指令集提供了一个实现框架 下一章详细介绍 Pentium4 处理器 ( 是一种 IA- 结构 ) 的流水线实现

71 本讲小结 硬连线路控制器的优点是速度快, 适合于简单规整指令集的数据通路 ; 缺点是设计周期长 繁琐繁琐 不灵活不灵活 不易修改和增删指令不易修改和增删指令 微程序控制器设计借用程序设计思想, 将每个周期所涉及的状态用只读存储器保存起来, 执行到某条指令时, 把这条指令对应的状态按序取出, 转换为控制信号 优点 : 简化设计 灵活灵活 易修改易修改 易维护易维护 ; 缺点 : 速度慢 微指令格式设计 微操作码字段大多采用字段直接编译法, 将互斥微命令组合在同一个字段进行编码 这样, 在缩短微指令字的同时, 保证了并行性, 并避免同一周期出现两个不能同时执行的微命令的问题 下条微指令地址可以采用计数器 ( 增量 ) 法和下址字段 ( 断定 ) 法 ; 两种方法都要解决分支问题 可以增加一个 转移控制 信号来解决下条微地址的顺序控制问题 异常会改变程序执行流程, 所以处理器设计要考虑异常处理 在数据通路中加入异常处理必须考虑 : 保存断点和异常原因, 并将控制转到异常处理程序的首地址处 带异常的有限状态机中, 每个异常对应一个状态和进入状态的检测条件