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1 第一章. 冯 诺依曼 (Vn Neumann) 机工作方式的基本特点是 A. 指令流单数据流 B. 按地址访问并顺序执行指令 C. 堆栈操作 D. 存储器按内容选择地址 下列描述中 是正确的 A. 控制器能够识别 解释和执行所有的指令及存储结果 B. 计算机主要由输入输出单元 控制器 存储器和算术逻辑单元构成 C. 所有的数据运算都在控制器中完成 D. 以上三者都正确 计算机系统中的存储器系统是指 A.RAM 存储器 ; B.ROM 存储器 ; C. 主存储器 ; D. 主存储器和外存储器 计算机科技文献中, 英文缩写 CAI 代表 A. 计算机辅助制造 B. 计算机辅助教学 C. 计算机辅助设计 D. 计算机辅助管理 能够被计算机硬件直接识别的语言是 A. 汇编语言 B. 高级语言 C. 机器语言 D. 应用语言 计算机软件分为两大类, 他们是 A. 操作系统与应用软件 B. 操作系统与系统软件 C. 操作系统与 CAD 软件 D. 系统软件与应用软件 完整的计算机系统是由 组成的 A. 主机与外设 B.CPU 与存储 C.ALU 与控制器 D. 硬件系统与软件系统 高级语言源程序不能直接在计算机上运行, 需要有相应的语言处理程序翻译成 才能运行 程序后 A.C 语言 B. 汇编语言 C. 机器语言 D. 宏汇编语言

2 当前设计高性能计算机的重要技术途径是 A. 提高 CPU 主频 B. 扩大主存容量 C. 采用非冯 诺依曼结构 D. 采用并行处理技术 下列体系结构中, 最适合多个任务并行执行的体系结构是 A. 流水线向量机结构 B. 堆栈处理机结构 C. 共享存储多处理机结构 D. 分布存储多计算机结构 电子计算机从诞生至今, 按其工艺和器件特点, 大致经历了四代 第一代从 A 年开始, 采用 B ; 第二代从 C 年开始, 采用 D ; 第三代从 E 年开始, 采用 F ; 第四代从 G 年开始, 采用 H 计算机的硬件是指 A, 软件是指 B 计算机将部分软件存储在只读存储器中, 称之为 A 将许多电子元件集成在一块芯片上称为 A 系统软件是 A, 应用软件是 B, 操作系统是 C 数据库是 A, 数据库管理系统是 B 计算机系统结构的发展和演变看, 早期的计算机是以 A 为中心的系统结构, 而近代的计算机是以 B 为中心的系统结构 在下列常用术语后面, 写出相应的中文名称 : VLSI A MPP B RISC C DMA D 在由 n 台计算机构成的并行计算机中, 其运行程序的加速比一般都小于 n, 其主要原因是 A 和 B 在计算机系统当中, 根据应用条件和硬件资源的不同, 数据传输方式可以采用 A 传送 B 传送和 C 传送三种方式 为了使计算机能够直接处理十进制形式的数据, 采用 A 形式和 B 形式两种表示形式 前者主要用在 C 计算的应用领域 字符信息是 _ A 数据, 属于处理 B 领域的问题 国际上采用的字符系统是七单位的 C 码 冯 诺依曼计算机体系的基本思想是什么? 按此思想设计的计算机硬件系统应由哪些部件组成? 计算机的系统软件和应用软件的作用是什么? 试说明冯 诺依曼计算机结构的特点 计算机一般有哪些分类方法? 试说明计算机的层次结构 简述计算机的工作特点

3 1. B 2. B 3.D 4. B 5. C 6. A 7. D 8. C 9.D 10.D A B. 电子管 声汞延迟线 磁鼓 C D. 分立晶体管 铁淦氧磁芯 磁盘 E F. SSI 电路和 MSI 电路 G H. LSI 电路和 VLSI 电路 半导体存储器 A. 计算机中的电子线路和物理装置 B. 描述解决问题的方法 思想和过程的程序和数据 A. 固件 A. 集成电路 A. 用于实现计算机系统的管理 调度 监视和服务等功能的程序, 其目的是方便用户, 提高计算机使用效率, 扩充系统的功能 B. 用户为解决某种应用问题而编制的一些程序 C. 为提高计算机利用率, 方便用户使用计算机以及提高计算机响应时间而配备的一种软件 A. 计算机存储设备上存放的相互关联的数据的集合 B. 操作和管理数据库的一种软件 A. 运算器 B. 主存储器 A. Very Large Scale Integratin 超大规模集成电路 B. Massively Parallel Prcessing 大规 模并行处理机 C. Reduced Instructin Set Cmputing 简化指令系统计算机 D. Direct Memry Access 直接存储器访问 A. 程序中有不能并行的串行计算部分 存在通信开销 10.A. 并行 B. 串行 C. 复用 11. A. 字符串 B. 压缩的十进制数 C. 非数值 12. A. 符号 B. 非数值 C.ASCII 根据冯 诺依曼计算机体系结构来设计的计算机具有共同的基本配置, 即具有五大部件 : 输入设备 存储器 ( 主存储器 ) 运算器 控制器和输出设备 运算器与控制器合称为中央处理器(CPU) CPU 和存储器通常组装在一个主板上, 合称为主机 输入设备和输出设备统称输入 / 输出设备, 有时也称为外部设备或外围设备 系统软件用于实现计算机系统的管理 调度 监视和服务等功能, 其目的是方便用户, 提高计算机使用效率, 扩充系统的功能 通常将系统软件分为以下六类 : 操作系统 语言处理程序 标准库程序 服务性程序 数据库管理系统和计算机网络软件 应用软件是用户为解决某种应用问题而编制的程序, 如科学计算程序 自动控制程序 工程设计程序

4 数据处理程序 情报检索程序等 随着计算机的广泛应用, 应用软件的种类及数量将越来越多 越来越 庞大 近年来, 计算机系统的结构和制造技术发生了极大的变化 但是, 就计算机最基本的原理而言, 大 都沿用冯 诺依曼结构 冯 诺依曼结构的主要特点是主要特点是二进制和存储程序原理 按信息的表示形式和处理方式分类, 可分为数字计算机 模拟计算机和混合计算机 按用途分类, 可分为通用计算机和专用计算机 按规模分类, 可分为巨型机 大型机 中型机 小型机 微型机和单片机等 按使用方式分类, 可分为工作站和服务器 现代计算机系统可分为五个层次级别 : 第一级是微程序设计级 这是一个实在的硬件级, 它由机器硬件直接执行微指令 第二级是一般机器级, 也称为机器语言级 由微程序解释机器指令系统 属硬件级 第三级是操作系统级, 它由操作系统程序实现 这一级也称为混合级 第四级是汇编语言级 这一级由汇编程序支持和执行 第五级是高级语言级 这是面向用户的, 这一级由各种高级语言编译程序支持 层次结构的特点是上层是下层功能的扩展, 下层是上层的基础 另外, 站在不同的层次观察计算机系统, 会得到不同的概念 层次的划分不是绝对的 机器指令系统级与操作系统级的界面, 又称硬 软件交界面, 常常是分不清的, 它随着软件硬化和硬件软化而动态变化 操作系统和其他系统软件的界面, 也不是很清楚的, 例如, 数据库软件也部分地起到了操作系统的作用 此外, 某些常用的带有应用性质的程序, 既可以划归为应用程序层, 也可以划归为系统软件层 计算机的工作特点为 : 运算速度快 运算精度高 记忆功能强 通用性广 自动运算

5 第二章. 一 选择题 在机器数中, 零的表示形式是唯一的 A. 原码 B. 补码 C. 补码和反码 D. 原码和反码 是 若浮点数格式为 1 位阶符 6 位阶码 1 位数符 8 位尾数, 则浮点数所能表示的数的范围 说明 : 负数用 2 的补码表示, 尾数部分没有规格化的情况也在考虑范围之内 若浮点数用补码表示, 则判断运算结果是否为规格化数的方法是 A. 阶符与数符相同为规格化数 B. 阶符与数符相异为规格化数 C. 数符与尾数小数点后第 1 位数字相异为规格化数 D. 数符与尾数小数点后第 1 位数字相同为规格化数 原码加减法是指 A. 操作数用原码表示, 连同符号位直接相加减 B. 操作数用原码表示, 尾数直接相加减, 符号位单独处理 C. 操作数用原码表示, 根据两数符号决定实际操作, 符号位单独处理 D. 操作数取绝对值, 直接相加减, 符号位单独处理 补码加减法是指 A. 操作数用补码表示, 两数尾数相加减, 符号位单独处理, 减法用加法代替 B. 操作数用补码表示, 符号位与尾数一起参加运算, 结果的符号与加减相同 C. 操作数用补码表示, 连同符号位直接相加减, 减某数用加负某数的补码代替, 结果的符号在运算中形成 D. 操作数用补码表示, 由数符决定两尾数的操作, 符号位单独处理 若一个数的编码是 , 它的真值为 +7, 则该编码是 A. 原码 B. 反码 C. 补码 D. 移码 n+1 位定点整数补码的范围为

6 运算器的主要功能是进行 A. 逻辑运算 B. 算术运算 C. 逻辑运算与算术运算 D. 初等函数运算 运算器由许多部件组成, 其核心部分是 A. 数据总线 B. 算术逻辑运算单元 C. 多路开关 D. 累加寄存器 在定点二进制运算器中, 减法运算一般通过来实现 A. 原码运算的二进制减法器 B. 补码运算的二进制减法器 C. 补码运算的十进制加法器 D. 补码运算的二进制加法器 计算机内进行加 / 减法运算时常采用 A.ASCII 码 B. 原码 C. 反码 D. 补码 计算机内常采用作为字符编码 A.ASCII 码 B. 原码 C. 反码 D. 补码 补码运算的特点是符号位 A. 与数值位分别进行运算 B. 与数值位一起参与运算 C. 要舍去 D. 表示溢出 原码一位乘法中符号位 A. 与数值位分别进行运算 B. 与数值位一起参与运算 C. 表示进位 D. 表示溢出 在原码加减交替除法中, 当余数为负时的算法为 A. 商 1, 余数左移一位, 加除数 B. 商 1, 余数左移一位, 减除数

7 C. 商 0, 余数左移一位, 加除数 D. 商 0, 余数左移一位, 减除数 采用原码一位乘法运算时, 结果的符号可由两数的符号位进行得到 A. 逻辑加 B. 逻辑乘 C. 异或 D. 与非运算 有关算术右移中, 说法正确的是 A. 数据右移 1 位, 最高位用 0 补充 B. 数据右移 1 位, 最高位用 1 补充 C. 数据右移 1 位, 最高位用原最低位补充 D. 数据右移 1 位, 最高位用原最高位补充 有关逻辑右移中, 说法正确的是 A. 数据右移 1 位, 最高位用 0 补充 B. 数据右移 1 位, 最高位用 1 补充 C. 数据右移 1 位, 最高位用原最低位补充 D. 数据右移 1 位, 最高位用原最高位补充 加 / 减法器做减法运算使用的方法是 A. 用减法器实现被减数减去减数 B. 从被减数中减去减数后求反 C. 将减法转化为补码的加法运算 D. 根据减数形式选择一种适当的方法 关于浮点数加减法以下论述正确的是 A. 对阶时较小的数进行左移 B. 对阶时小阶向大阶对齐 C. 对阶时大阶向小阶对齐 D. 对阶时较大的数进行左移 若寄存器中存放的是数据的, 则经过一次算术右移操作后, 结果相当于原 来的数除以 2 A. 原码 B. 反码 C. 补码 D. 无符号数 二 填空题 8 位补码定点整数所能表示的绝对值最大的负数 ( 即最负的数 ) 为 A 8 位二进制补码表示的最小值为 A, 最大值为 B 二进制数 X 的真值为 B, 其原码表示为 A, 补码表示位 B, 反码表示为 C

8 补码一位乘法运算法则通过判断乘数最未位和补充位的值决定下一步操作, 当 = A 时, 执行部分积加, 再右移一位, 当 = B 时, 执行 部分积加, 再右移一位 在浮点加法运算中, 主要的操作内容及步骤 是 A B C 完成浮点加法或减法时, 需要进行对阶 求和 规格化和舍入等步骤, 在对阶时, 使 A 阶向 B 阶看齐, 使小阶的尾数向 C 移位, 每 D 移一位, 其阶码加 1, 直到两 数的阶码相等为止 两个用 n+1 位 ( 包括符号位 ) 原码表示的数, 在机器中作一位乘法运算时, 需要重复进 行 A 次 B 操作和 C 操作, 才能得到最后乘积, 而符号位需要 D 浮点数的编码表示通常由 A 和 B 两部分组成 浮点数中尾数用补码表示时, 其规格化的特征是 A ASCII 码用 A 个二进制位表示, 共有 B 种字符 变形补码判断溢出的条件是 A 运算器的基本功能是实现 A 和 B 运算 运算器组成除了加法器外, 还应 有 A B C D 和 E 现代计算机的运算器一般通过总线结构来组织 按其总线数不同, 大体 有 A B 和 C 三种形式 其中 D 操作速度慢, E 操 作速度最快 内部总线是指 A 内部连接各逻辑部件的一组 B, 它 用 C 或 D 来实现 浮点运算器由 A 和 B 组成, 它们都是 C 运算器 D 只 要求能执行 E 运算, 而 F 要求能进行 G 运算 采用双符号位的方法进行溢出检测时, 若运算结果中两个符号位 A 则表明发生了溢出 若结果的符号位为 B 时, 表示发生正溢出 ; 为 C 时, 表示发生负溢出 在减法运算中, 正数减 A 数可能产生溢出, 此时的溢出为 B 溢出 ; 负数 减 C 数可能产生溢出, 此时的溢出为 D 溢出 原码一位乘法中, 符号位与数值位 A, 运算结果的符号位等于 B 原码加减交替除法的算法中, 当余数为正时, 商为 A, 余数 B 一位, C 除数 机器码 在原码表示法中表示为 A, 在反码表示法中表示为 B ; 在补码表 示法中, 表示为 C 十六进制数 (3A.4) 的二进制形式为 A, 八进制形式为 B, 十进制形式 为 C 变形补码形式中, 判断是否溢出的条件是 A 移码表示法的主要用途是 : 表示 _ A 数的阶码 E, 以便于比较两个 _ B 的大小和 C _ 操作 四 问答题 8421 码就是二进制数 这种说法对吗? 为什么?

9 如何识别浮点数的正负? 浮点数能表示的数值范围和数值的精确度取决于什么? 何为定点溢出? 给出判别定点溢出的两种方法 计算机中为什么使用二进制来表示数据? 试述加 / 减法器如何实现减法运算 补码运算的特点是什么? 简述采用双符号位检测溢出的方法 简述浮点运算中溢出的处理方法 为什么说并行加法器的进位信号是同时产生的? 浮点数的阶码选用移码表示有何优点? 浮点数表示中的隐藏位技术作用是什么? 在什么时刻完成对隐藏位的处理? 浮点数表示中, 当尾数选用补码表示时, 如何表示十进制的 0.5, 才满足规格化表示的要求 回答奇偶校验码的用途是什么? 写出下面几个二进制数的奇 / 偶校验码的值 : 一 选择题 1. B 2. B 3. C 4. C 5. C 6.D 7. A 8. C 9. B 10.D 11. D 12. A 13.B 14. A 15. C 16. C 17. D 18. A 19.C 20.B 21. C 二 填空题 A A. -128( 或 ) B. 127( 或 ) A B C A. 10 B. 01 A. 对阶 B. 求和 C. 规格化 A. 小 B. 大 C. 右 D. 右 A. n B. 加法 C. 右移 D. 单独处理 A. 阶码 B. 尾数 A. 符号位与尾数最高位相反 A. 7 B. 128 A. 结果的两个符号位不同 A. 算术 B. 逻辑 A. 数据寄存器 B. 移位器 C. 条件码寄存 器 D. 数据选择器 E. 数据总线 A. 单总线结构 B. 双总线结构 C. 三总线结 构 D. 单总线 E. 三总线 A. CPU B. 数据传输线 C. 三态缓冲 门 D. 多路开关

10 A. 阶码运算器 B. 尾数运算器 C. 定 点 D. 阶码运算器 E. 加 减法 F. 尾数运算 器 G. 加 减 乘 除 A. 不相同 B. 01 C. 10 A. 负 B. 正 C. 正 D. 负 A. 分开运算 B. 被乘数与乘数的符号位异或 A. 1 B. 左移 C. 加 A. 负 0 B C. 负 1 A B C A. 看两符号位是否相异 24. A. 浮点 B. 指数 C. 对阶 四 问答题 8421 码是用四位二进制代码表示一位十进制数字, 其中有六种组合不允许出现 即不允许出现 1010~1111 六种组合 8421 码与十进制数之间的转换是以四位对应一位, 直接进行变换 一个 n 位十进制数对应的 8421 码一定是 4n 位 因此 8421 码不是二进制数, 而是用二进制编码的十进制数 浮点数的正负是通过尾数的符号来确定的 数的范围通过阶码有效地确定, 阶码 E 指明小数点的位置, 而数的精度则是通过尾数的数值确定的 利用浮点数可以扩大数据的表示范围 上溢和下溢统称为溢出 上溢是数据的绝对值太大, 超出了数据表示的能力范围 ; 而下溢则是数据的绝对值太小, 使得数据无法有效表示 判别溢出的两种方法 : 方法一, 定点数是否在数据能够表示的范围内 ; 方法二, 设置两位符号位, 即采用变形码表示, 当符号位为 01 或 10 时, 即发生了溢出 计算机中采用二进制的数据表示方式, 因为二进制数能方便的用数字电路的逻辑电平表示, 易于实现 加 / 减法器的核心部件是全加器 当进行减法运算时, 由于 [X-Y] 补 =[X] 补 +[-Y] 补, 因此可利用全加器将 Y 取反后的结果 ( 同时置进位 Ci =1) 与 X 相加即可 对 Y 求反的过程由 Y 与 1 异或 ( 取反 ) 获得 补码运算的特点是符号位作为数的一部分一起参加运算, 且运算要在模 2 的意义下进行 采用双符号位检测溢出时是采用两位二进制位表示符号, 即正数的符号位为 00, 负数的符号位为 11 在进行运算时, 符号位均参与运算, 计算结果中如果两个符号位不同, 则表示有溢出产生 若结果的符号位为 01, 则表时运算结果大于允许取值范围内的最大正数, 一般称为正溢出 ; 若结果的符号位为 10, 则表时运算结果是负数, 其值小于允许取值范围内的最小负数, 一般称为负溢出 两个符号为中的高位仍为正确的符号 所谓溢出就是超出了机器数所能表示的数据范围, 浮点数范围是由阶码决定的 当运算阶码大于最大阶码时, 属溢出 ( 依尾数正 负决定是正溢出还是负溢出 ); 当运算阶码小于最小负阶码时, 计算机按 0 处理 分两种情况 : 采用串行进位 此时进位信号从低位向高位逐步传递, 因而不是同时产生的 采用并行进位 根据并行进位链表达式, 各进位信号的输入只依赖于相加数的各位, 与低位进位信号无关, 并且它们均是简单的与或表达式, 都是两级门延时 所以进位信号是同时产生的

11 浮点数的阶码用移码表示有利于表示和处理浮点数的机器零 ( 或有利于简化机器中的判 0 线路 ) 浮点数表示中的隐藏位, 是指可以把规格化浮点数的尾数最高位的值 ( 原码时为 1, 补码时与符号位相反 ) 省去, 以便提高一位二进制尾数的表示精度 这一处理应出现在保存浮点数到存储器之前 ( 隐藏起来 ), 或从存储器读浮点数到运算器中 ( 恢复回来 ) 的时刻来进行 十进制的 -0.5 应表示为 -1*2-1 的形式 奇偶校验码是一种能发现数据编码中一位错或奇数个位出错的一种编码, 常用于存储器读写检查或 ASCII 字符及其它类型信息传送过程中的出错检查. 数据 的奇校验码为 , 偶校验码为 数据 的奇校验码为 , 偶校验码为

12 第三章. 练习题 一 选择题 存储器是计算机系统中的记忆设备, 它主要用来 A. 存放数据 B. 存放程序 C. 存放数据和程序 D. 存放微程序 存储周期是指 A. 存储器的读出时间 B. 存储器的写入时间 C. 存储器进行连续读和写操作所允许的最短时间间隔 D. 存储器进行连续写操作所允许的最短时间间隔 和外存储器相比, 内存储器的特点是 A. 容量大, 速度快, 成本低 B. 容量大, 速度慢, 成本高 C. 容量小, 速度快, 成本高 D. 容量小, 速度快, 成本低 EPROM 是指 A. 随机读写存储器 B. 只读存储器 C. 可编程的只读存储器 D. 可擦可编程的只读存储器 和动态 MOS 存储器比较, 双极型半导体存储器的性能是 A. 集成度低, 存取周期快, 位平均功耗大 B. 集成度低, 存取周期慢, 位平均功耗小 C. 集成度高, 存取周期快, 位平均功耗小 D. 集成度高, 存取周期慢, 位平均功耗大 有关高速缓冲存储器 Cache 的说法正确的是 只能在 CPU 以外 CPU 内外都可以设置 Cache 只能在 CPU 以内 若存在 Cache,CPU 就不能再访问内存 采用虚拟存储器的主要目的是 A. 提高主存储器的存取速度 B. 扩大主存储器的存储空间, 并能进行自动管理调度 C. 提高外存储器的存取速度 D. 扩大外存储器的存储空间

13 器 常用的虚拟存储系统由两级存储器组成, 其中辅存是大容量的磁表面存储 A. 主存 辅存 B. Cache 辅存 C. 主存 Cache D. 通用寄存器 主存 动态半导体存储器 A.DRAM B.PROM C.SRAM D.ROM 需要刷新的存储器是 A. Cache B.ROM C. 静态存储器 D. 动态存储器 若存储器中有 1K 个存储单元, 采用双译码方式是需要译码输出线为 A.1024 B.10 C.32 D.64 CPU 不能直接访问的是 A.DRAM B.ROM C. 磁盘 D.SRAM 断电后会丢失信息的是 A.ROM B.RAM C.PROM D. 快闪存储器 下面叙述不正确的是 随机存储器可随时存取信息, 掉电后信息丢失 在访问随机存储器时, 访问时间与单元的物理位置无关 内存储器中存储的信息均是不可改变的 随机存储器和只读存储器可以统一编址 二 填空题 有如下六种存储器 : 主存 快存 通用寄存器 磁带存储器 活动头磁盘存储器 固定头 磁盘存储器 请在图 3.15 中按存取时间和存储容量两项指标依次排列的顺序填入适当的存储器名称

14 三级存储系统是由 A B 和 C 组成 二级存储系统则 由 A 和 B 组成 分级的目的是 C RAM 的速度指标一般用 A 表示, 而磁盘存储器的速度指标一般需分 为 B C 和 D 三项 动态半导体存储器的刷新一般有 A B 和 C 三种方式, 之所 以刷新是因为 D 使用高速缓冲存储器是为了解决 A 问题, 存储管理主要由 B 实现 使用虚拟存储器是为了解决 C 问题, 存储管理主要由 D 实现 在后一种情况下, CPU E 访问第二级存储器 虚拟存储器通常由 A 和 B 两级存储系统组成 为了在一台特定的机器 上执行程序, 必须把 C 映射到这台机器主存储器的 D 空间上, 这个过程称 为 E 计算机中存储器是用来存放 A 的, 随机访问存储器的访问速度与 B 无关 半导体存储器分为 A B 只读存储器(ROM) 和相联存储器等 双译码方式采用 A 个地址译码器, 分别产生 B 和 C 信号 静态存储单元是由晶体管构成的 A, 保证记忆单元始终处于稳定状态, 存储的信息不 需要 B 一个 2M 8 位的 ROM, 其地址线有 A 根, 数据线有 B 根 常用的地址映象方法有 A B 组相联映象三种 构成 32M 的存储器, 需要 1M 4 位的芯片 A 片 已知某计算机存储器容量为 4M 字节, 用 1M 1 动态 RAM 芯片构成该存储器, 共需要 这种类型的 RAM A 片, 每片 RAM 上有 B 根地址引线 用 M264 静态 RAM 芯片 (8K 8) 构成 48K 字节的存储器需要 A 片, 芯片上 的地址引线有 B 根,CPU 要访问该存储器, 应该发出 C 位地址 要组成一个 32K 8 位的存储器, 当分别选用 1K 4 位,16K 1 位,2K 8 位的三种不同规 格的存储芯片时, 各需 A B 和 C 片 在多级存储体系中,Cache 存储器的主要功能是 A, 虚拟存储器的主要功能是 B 由于闪速存储器具有高性能, 低功率, 高可靠性, 以及 _ A 能力, 并且给现有的 _ B 体系结构带来了巨大的变化, 因此其作为 _ C 常被用于便携式电脑当中 双端口存储器和多模块交叉存储器都属于 A 存储器结构 但是前者采用 B 技术, 而后者采用 C 技术 相联存储器不是按地址而是按 _ A 访问的存储器, 其在 cache 中存放 _ B 在虚拟存储 器中存放 _ C Cache 是一种 A _ 存储器, 它是为了解决 CPU 和主存间速度不匹配而采用的一项重要的 硬件技术 现发展为 _ B 体系 ; C _ 分设体系 虚拟存储器只是一个容量非常大的存储器 A _ 模型, 而不是任何实际的 _ B 存储 器 与存储有关的物理过程其本身有时是不稳定的, 因此, 其所存放的数据信息在一段时间后 有可能会发生数据丢失的现象 在通常情况下, 有三种破坏信息的重要存储特性, 它们分别是 : A, B, C 三 分析题 存储器 试回答 : 使用 16K 1 位的静态 RAM 存储器芯片, 外围电路用 ECL 电路, 构成 128K 16 位的 Cache

15 需要多少存储芯片? 存储器地址码位数是多少? 单个芯片的地址码位数是多少? 计算写使能端的 负载端数 若每个 ECL 门带 8 个负载, 需要多少 ECL 门? 设有一个具有 14 位地址和 8 位字长的存储器 问 : 该存储器能存储多少字节的信息? 如果存储器由 1K 1 位的 RAM 芯片组成, 需要多少片? 需要地址多少位作芯片选择? 外围电路用 TTL 电路, 使用 64K 4 位的 DRAM 存储器芯片构成 1M 64 位的主存储器 试回 答 : 需要多少存储芯片? 存储芯片地址引脚个数是多少? 存储器地址码位数是多少? 作为片选译码的地址码位数是多少? 假定一个 TTL 门电路驱动 8 个 端 计算存储器的 端需要多少 TTL 门电 路驱动? 有一个 16K 16 位的存储器, 由 1K 4 位的动态 RAM 芯片构成 ( 芯片内是 结构 ), 问 : 总共需要多少 RAM 芯片? 存储体的组成框图 采用异步方式, 如单元刷新间隔不超过 2 ms, 则刷新信号周期是多少? 如采用集中式刷新方式, 存储器刷新一遍最少用多少读 / 写周期? 5. 用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽 四 设计题 用 4K 4 位的 EPROM 存储器片组成一个 16K 8 位的半导体只读存储器, 试问 : 数据寄存器多少位? 地址寄存器多少位? 共需要多少个这样的存储器? 画出此存储器的组成框图? 某 8 位机采用单总线结构, 地址总线 16 根 (A15~A0,A0 为低位 ), 数据总线 8 根 (D7~ D0), 控制总线中与主存有关的有 MREQ( 允许访存, 低电平有效 ),R / W( 高电平为读命令, 低电平为写命令 ) 主存地址空间分配如下 :0~ 8191 为系统程序区, 由只读存储器芯片组成 8192 ~32767 为用户程序区 ; 最后 ( 最大地址 )2K 字节地址空间为系统程序工作区 上述地址为十进制, 按字节编址 现有如下存储器芯片 : ROM:8K 8 位 ( 控制端仅有 ) RAM( 静态 ):16K 1 位,2K 8 位,4K 8 位,8K 8 位请从上述芯片中选择适当芯片设计该计算机主存储器, 画出主存储器逻辑框图 注意画选片逻辑 ( 可选用门电路及 译码器 74LS138) 与 CPU 的连接, 说明选哪些存储器芯片, 选多少片?

16 设 CPU 共有 16 根地址线, 8 根数据线, 并用 IO/ M 作访存控制信号, 用 R/W 作读写 命令信号, 现有下列存储芯片及 138 译码器和各种门电路 ( 自定 ) RAM 2K 8 位, 4K 4 位, 8K 8 位 ROM 2K 8 位, 4K 8 位, 8K 8 位画出 CPU 与存储器的连接图, 要求 : (1) 最小 8K 地址空间为系统程序区, 与其相邻的 4K 地址空间为用户程序区 ; (2) 合理选用上述存储芯片, 并写出每片存储芯片的地址范围 ; 详细画出存储芯片的片选逻辑 设主存容量为 1MB, Cache 容量为 16KB, 每字块有 16 个字, 每字 32 位 (1) 若 Cache 采用直接相联映像, 求出主存地址字段中各段的位数 (2) 若 Cache 采用四路组相联映像, 求出主存地址字段中各段的位数 5. 设存储器容量为 32 字, 字长 64 位, 模块数 m = 4, 分别用顺序方式和交叉方式进行组织. 若存储周期 T = 200ns, 数据总线宽度为 64 位, 总线传送周期 τ = 50ns, 问 : 顺序存储器和交叉存储器带宽各是多少? 6. 已知 cache 命中率 H=0.98, 主存比 cache 慢 4 倍, 已知主存存取周期为 200ns, 求 cahce/ 主存系统的效率和平均访问时间 7. 已知 cache/ 主存系统效率为 85%, 平均访问时间为 60 ns,cache 比主存快 4 倍, 求主存存储器周期是多少?cache 命中率是多少? 8. 刷新存储器的重要性能指标是它的带宽 实现显示适配器的几个功能部分要争用刷新存储器的带宽 假设总带宽的而 50% 用于刷新屏幕, 保留 50% 带宽用于其他非刷新功能 那么 : 若显示工作方式采用分辨率为 , 颜色深度为 3B, 刷新频率为 72Hz, 计算刷新存 储器的总带宽? 为达到这样高的带宽, 应该采取什么样的技术措施? 五 问答题 存储器的作用是什么? 动态存储器的刷新方式有哪几种? 各有什么特点? 说明采用多级结构的存储器系统的目的? 说明每一层存储器所用的存储介质的种类 使用多体结构的主存储器的目的是什么? 什么是低位地址交叉, 其优点何在? 在计算机中, 为什么要采用多级结构的存储器系统? 它的应用是建立在程序的什么特性之上的? 多级结构的存储器是由哪三级存储器组成的? 每一级存储器使用什么类型的存储器介质? 这些介质的主要特性是什么? 在多级结构的存储器系统中, 何谓信息的一致性原则和包含性原则? 比较 DRAM 和 SRAM 芯片的主要特性 为什么当前的计算机系统中, 多选用 DRAM 芯片组成主存储器? 多体结构的主存储器的作用是什么? 什么是多体交叉编址技术 ( 低地址交叉 )? 作用是什么?

17 高速缓冲存储器在计算机系统中的主要作用是什么? 用什么类型的存储器芯片实现, 为什么? 高速缓存与主存在读写原理方面有何区别? 高速缓冲存储器有哪三种主要的映像方式? 从地址映射和地址变换比较它们各自的组成特点 练习题题解一 选择题 1. C 2. C 3. C 4. D 5. A 6.B 7. B 8. A 9. A 10.D 11.D 12.D 13.B 14.C 二 填空题 A. 通用寄存器 B. 快存 C. 主存 D. 固定头磁盘存储器 E. 活动头磁盘存储器 F. 磁带存储器 A. 快存 B. 主存 C. 辅 存 D. 主存 E. 辅存 F. 解决容量 速度 价格之间的矛盾 A. 存取周期 B. 找道 ( 定位 ) 时 间 C. 平均等待时间 A. 集中式 B. 分散式 C. 异步式 D. 有电荷泄漏, 需定期补充 A. CPU 和主存的速度匹配, 提高主存速度 B. 硬件 C. 扩大主存容量和地址分配 D. 软件 E. 不能直接 A. 主存 B. 辅存 C. 逻辑地址 D. 物理地 址 E. 地址映射 A. 程序和数据 B. 存储位置 A. 静态存储器 (SRAM) B. 动态存储器 (DRAM) A. 两 B. 行选通 C. 列选通 A. 双稳态电路 B. 刷新 ( 或恢复 ) A. 21 B. 8 A. 直接映象 B. 全相联映象 A. 64 A.32 B.20 A.6 B.13 C.16 A.64 B.16 C.16 A. 匹配 CPU 和主存之间的速度 B. 匹配主存和辅存之间的速度 A. 瞬间启动 B. 存储器 C. 固态盘

18 A. 并行 B. 空间并行 C. 时间并行 A. 内容 B. 行地址表 C. 段表 页表和快表 A. 高速缓冲 B. 多级 cache C. 指令 cache 和数据 cache A. 逻辑 B. 物理 A. 破坏性读出 B. 动态存储 C. 断电后信息丢失 三 分析题 需要 (128K 16)/(16K 1)=8 16=128 片 (1) 使用 16K 1 位的 SRAM 存储器芯片构成 128K 16 位的 Cache 存储器 (2) 存储器容量为 128K 16 位, 则存储器有 128K=217 个存储单元, 故存储器的地址码为 17 位 (3) 单个芯片的容量为 16K 1 位, 则单个芯片有 16K=214 个存储单元, 故单个芯片的地址码为 14 位 (4) 由于存储体需要 128 个 SRAM 芯片, 故存储器负载有 128 个 (5) 因为每个 ECL 电路可驱动 8 个端 :128/8=16, 大于 8, 故需第 2 级驱动 16/8=2 所以共需用 6+2=18 个门电路驱动 (1) 存储单元数为 位 = 16K 8 位 = B, 故其能存储 个字节的信息 (2) 由于存储容量为 16KB(8 位字长 ), 每 1KB( 位并联方式 ) 需要 8 片, 故所需芯片总数为 16 8 = 128 片 (3) 地址总线低 10 位可直接接到芯片的 A0~A9 端, 而地址总线的高 4 位 (A13,A12,A11,A10) 需通过 译码器进行芯片选择, 存储器组成方案为位并联与地址串联相结合的方式 3. (1) 使用 64K 4 位的 DRAM 存储器芯片构成 1M 16 位的存储器需要 (1024K 16)/ (64K 4)=16 4=64 片 (2) 单个芯片的容量为 64K 4 位, 则单个芯片有 64K=216 个存储单元, 故单个芯片的地址码为 16 位 (3) 存储器容量为 1M 16 位, 则存储器有 1M=220 个存储单元, 故存储器的地址码为 20 位 片选位数为 1024/64=16 位, 译码时需要 4 位参加 (4) 由于存储体需要 64 个 DRAM 芯片, 故存储器负载有 64 个 因为每个 TTL 电路可驱动 8 个端 :64/8=8, 大于 8, 故需第 2 级驱动 8/8=1 所以共需 8+1=9 个门电路驱动 4. (1) 存储器的总容量为 16K 16 位, 所用 RAM 芯片为 4K 1 位, 故芯片总数为 (16K 16)/(4K 1) = 4 16=64 片 (2) 由于存储单元数为 16K=214, 故地址长度为 14 位 ( 设 A13~ A0) 芯片单元数为 1K, 则占用地址长度为 10 位 (A9~ A0) 每一组 16 位 (4 片 ), 共 16 组, 组与组之间译码使用 译码 其组成框图如图 3.16 所示

19 ms 采用异步方式, 如单元刷新间隔不超过 2 ms, 则刷新信号周期 =2/64=0.031 由于是按行刷新, 故存储器刷新一遍需要 64 个读 / 写周期 5. 假设 (1) 存储器模块字长等于数据总线宽度 ;(2) 模块存取一个字的存储周期等于 T;(3) 总线传送周期为 τ ;(4) 交叉存储器的交叉模块数为 m 那么, 交叉存储器为了实现流水线方式存储, 即每经过 τ 时间延迟后启动下一模快, 应满足 T = mτ, 交叉存储器要求其模快数 m, 以保证启动某模快后经过 mτ 时间后再次启动该模快时, 它的上次存取操作已经完成 这样连续读取 m 个字所需要时间为 t1 = T + (m 1)τ = mτ + mτ τ = (2m 1) τ 故存储器带宽为 W1 = 1/t1 = 1/(2m-1)τ 而顺序方式存储器连续读取 m 个字所需时间为 t2 = mt = m2 τ 存储器带宽为 W2 = 1/t2 = 1/m2 τ 比较 (3) 和 (5) 式可知, 交叉存储器带宽 W1 应大于顺序存储器带宽 W2 四 设计题 数据寄存器 8 位 地址寄存器 14 位 共需要 8 片 EPROM 存储器的组成框图如图 3.17 所示

20 图 3.17 存储器组成框图 2. 解 : 主存地址空间分布如右图所示 根据给定条件, 选用 ROM:8K 8 位芯片 1 片,RAM:8K 8 位芯片 3 片,2K 8 位芯片 1 片, 使用 译码器, 仅使用 和输出端, 对最后的 2K 8 位选片还需加门电路译码 主存储器的逻辑框图如图 3.18 所示 3. 图 3.18 主存储器的逻辑框图 A14 A13 A12 A11 A10 A9 8 7 A6 5 4 A KX 片 KX RAM 两片 图 图 3.19 主存储器结构

21 图 3.20 CPU 与主存储器连接图 4. (1) 若 Cache 采用直接相联映像 : 字块中含 64 个字节, 字块的位数为 b=6 Cache 中含有 256 个字块, 所以字块地址位数 c=8 主存容量为 1M 字节, 总位数为 20 主存字块标记位数 t=6 (2) 若 Cache 采用四路组相联映像, 字块中含 64 个字节, 字块的位数为 b=6 每组含有四个字块, 每组含 256 个字节 Cache 中含有 64 个字块, 所以组地址位数 q=6 主存容量为 1M 字节, 总位数为 20 主存字块标记位数 t=8 5. 存储器和交叉存储器连续读出 m=4 个字的信息总量都是 q = 64 位 4 =256 位顺序存储器和交叉存储器连续读出 4 个字所需的时间分别是 t2 = mt = 4 200ns =800ns = (S) t1 = T + (m 1)t =200ns ns = 350ns = (S) 顺序存储器带宽 W2 = q/t2 = 256 / ( ) = ( 位 /S) 交叉存储器带宽 W1 = q/t1 = 256 / ( ) = ( 位 /S) 6. r = t m/t c = 4 t c = t m /4 = 50ns e = 1/[r+(1-r)h] = 1/[4+(1-4) 0.98] t a = t c /e = t c [ ] = = 53ns 7. 因为 Ta=Tc/e 所以 Tc=Ta e = =510ns (cache 存取周期 ); r=4, Tm=Tc r =510 4 =204ns ( 主存存取周期 ); 因为 e =1/[r+(1-r)H] 所以 H= 2.4/2.55 = 0.94; 8. (1) 因为刷新所需带宽 = 分辨率 每个像素点颜色深度 刷新速率 ; 所以 B 72/S = KB/S = 162 MB/S; 刷新总带宽应为 162MB/S 100/50 = 324MB/S; 为达到这样高的刷存带宽, 可采取如下技术措施 :

22 使用高速 DRAM 芯片组成刷存 ; 刷存采用多体交叉结构 ; 刷存至显示控制器的内部总线宽度由 32 位提高到 64 位, 甚至 128 位 ; 刷存采用双端口存储器, 将刷新端口与更新端口分开 五 问答题答案 : 1. 存储器是组成计算机的五大部件之一, 是计算机的记忆设备 在以存储器为核心的计算机中, 输入设备在 CPU 的控制下将程序和数据送入存储器,CPU 从存储器中提取程序, 按程序的指令控制计算机的执行, 对存储器中的数据进行相应的处理, 输出设备在 CPU 的控制下将存储器中的数据提取出来进行打印或显示 由此可以看出, 存储器是计算机的记忆核心, 是程序和数据的收发集散地 可以给存储器下这样的定义 : 它是计算机中必不可少的用于存放程序和数据的设备 2. 常用的刷新方式有三种, 一种是集中式, 另一种是分散式, 第三种是异步式 在整个刷新间隔内, 前一段时间重复进行读 / 写周期或维持周期 ( 在维持周期内, 不进行读 / 写, 存储单元保持原有存储内容 ), 等到需要进行刷新操作时, 便暂停读 / 写周期或维持周期, 而逐行进行刷新 这种方式的主要缺点是在集中刷新的这一段时间内不能进行存取访问, 称之为死时间 采用这种方式的整个存储器的平均读 / 写周期, 与单个存储器片的读 / 写工作所需的周期相差不多, 所以这种刷新方式比较适用于高速存储器 把一个存储系统周期 ts 分为两半, 前半段时间用来进行读 / 写操作或维持, 后半段时间作为刷新时间 这种方式下, 整个系统的速度降低了, 因刷新过于频繁 但它不存在死时间 这种方式不适合于高速存储器 是以上两种方式结合的起来, 既充分利用了时间, 又能保持系统的高速性 3. (1) 采用多级结构的存储器系统的目的, 是通过把读写速度高, 但容量较小, 存储的单位成本最高的高速缓冲存储器, 与读写速度略慢 但容量可以更大, 价格适中的主存储器, 和读写速度最慢 但容量可以极大, 存储价格最低的高速磁盘空间 ( 虚拟存储器 ), 组织成统一管理与调度的一体化的存储器系统, 以便达到高速度 大容量 低价格的目的, 即得到具有更高的运行性能 / 价格比的存储器系统 (2) 高速缓冲存储器用静态存储器芯片实现, 主存储器用动态存储器芯片实现, 虚拟存储器使用的是高速磁盘上的部分存储空间 4.(1) 使用多体结构的主存储器, 是为了使用可以独立读写的多个存储器, 以提高对它们并行读写, 快速得到多个数据的能力, 缓解单个主存储器读写速度慢的矛盾 (2) 在多体结构的主存储器中, 通常多选用把相邻的存储字存放在不同的存储体中, 这被称为低位地址交叉的组织形式, 它更符合程序运行的局部性原理, 有利于同时 ( 或时间上有覆盖 ) 地读写地址相邻的几个存储字 5. 为了缓解主存储器读写速度慢, 不能满足 CPU 运行速度需要的矛盾, 和解决主存储器容量小, 存不下更多的程序和数据的难题, 当前计算机系统中, 广泛采用了多级结构的存储器系统 它的应用是建立在程序运行的局部性原理之上的 6. 多级结构的存储器是由高速缓冲存储器 主存储器和虚拟存储器三级结构组成的 每一级存储器使用的存储器介质及特性如下 : 存储器介质特性 高速缓冲存储 速度特快 成本高静态存储器 (SRAM) 需要刷新 容量较小 主存储器 速度较慢 成本较低动态存储器 (DRAM) 要刷新 容量较大 虚拟存储器磁盘 速度慢 成本低 容量极大

23 信息的一致性原则是 : 同一个信息会同时存放在几个级别的存储器中, 此时, 这一信息在几个级别的存储器中必须保持一致 信息的包含性原则是 : 处在内层 ( 更靠近 CPU) 存储器中的信息一定被包含在各外层的存储器中 7. 静态和动态存储器芯片特性比较 特性 SRAM DRAM 存储信息 触发器 电容 破坏性读出 非 是 需要刷新 不要 需要 送行列地址 同时送 分两次送 运行速度 快 慢 集成度 低 高 发热量 大 小 存储成本 高 低 因为 DRAM 芯片生产成本低 集成度高, 可组成较大容量的存储器 使用多体结构的主存储器, 是为了使用可以独立读写的多个存储器, 以提高对它们并行读写, 快速得到多个数据的能力, 缓解单个主存储器读写速度慢的矛盾 在多体结构的主存储器中, 通常多选用把相邻的存储字放在不同的存储体中, 这被称为多体交叉编址技术 ( 或称为低地址交叉 ) 它更符合程序运行的局部性原理, 有利于同时 ( 或时间上有覆盖 ) 地读写地址相邻的几个存储字 高速缓冲存储器 (Cache) 的使用是为了缓解主存储器读写速度慢, 不能满足 CPU 运行速度需要的矛盾 高速缓冲存储器是用静态存储器 (SRAM) 的存储器芯片实现的 因为静态存储器 (SRAM) 的存储器芯片不需要刷新, 速度快 主存储器读写原理是 : 必须在指令中给出主存的存储单元地址, 通过译码电路选中主存的一个单元, 再执行读写操作 高速缓冲存储器 (Cache) 的容量很小, 无法用主存地址去选择 Cache 的一个单元, 所以 Cache 的每个存储单元有三部分组成 : 有效位标志字段数据字段 1 或 0 主存地址信息主存单元复制过来的数据数据字段 : 当 CPU 第一次读出主存某一单元内容时, 顺便写进 Cache 的某一个单元 ; 有效位 : 1 表示数据字段内容有效 ; 0 表示数据字段内容无效 ; 标志字段 : 保存相应主存储单元的地址信息 当程序中的一条指令要用一个内存地址读主存的某一个单元时, 就用这一地址来与 Cache 中的各个标志字段的内容相比较, 若有相同者, 则该 Cache 单元的数据字段内容就是需要的数据 高速缓冲存储器有三种主要的映像方式 : 全相联映像方式 直接映像方式和 多路组相联映像方式 从地址映射和地址变换比较它们各自的组成特点如下 : 全相联映像方式 : 就是主存的一个字 ( 或字块 ) 可以映像到整个 Cache 的任何一个字 ( 或字块 ) 中 标志字段存放了主存地址的一部分, 实现 Cache 标志字段的比较操作要访问到每一个 Cache 单元, 所以电路过多过复杂, 实现成本太高 直接映像方式 : 就是主存的一个字 ( 或字块 ) 只能映像到整个 Cache 的一个准确确定的字 ( 或字块 ) 中 二者的对应关系是完全确定的, 没有任何选择余地 在 Cache 标志字段仅写入主存地址的区段号 比较

24 时仅用主存地址的区段号与 Cache 标志字段比较即可 多路组相联映像方式 : 是全相联与直接映像方式的折衷方案 把 Cache 分为若干组, 每组包含几个区段, 主存也分为组间采用全相联映像方式, 而组内采用直接映像方式

25 第四章. 一 选择题 1. 指令系统中采用不同寻址方式的目的主要是 A. 实现存储程序的程序控制 B. 缩短指令长度, 扩大寻址空间, 提高编程灵活性 C. 可以直接访问外存 D. 提供扩展操作码的可能并降低指令译码难度 2. 用于对某个寄存器中操作数的寻址方式称为寻址 A. 直接 B. 间接 C. 寄存器直接 D. 寄存器间接 3. 寄存器间接寻址方式中, 操作数处在 A. 通用寄存器 B. 主存单元 C. 程序计数器 D. 堆栈 4. 变址寻址方式中, 操作数的有效地址等于 A. 基值寄存器内容加上形式地址 ( 位移量 ) B. 堆栈指示器内容加上形式地址 C. 变址寄存器内容加上形式地址 D. 程序计数器内容加上形式地址 5. 指令的寻址方式有顺序和跳跃两种方式 采用跳跃寻址方式, 可以实现 A. 堆栈寻址 B. 程序的条件转移 C. 程序的无条件转移 D. 程序的条件转移或无条件转移 6. 扩展操作码是 A. 操作码字段外辅助操作字段的代码 B. 操作码字段中用来进行指令分类的代码 C. 指令格式中不同字段设置的操作码 D. 一种指令优化技术, 即让操作码的长度随地址数的减少而增加, 不同地址数指令可以具有不同的操作码长度 7. 隐含寻址的指令中没有给出操作数的地址, 该操作数来自 A. 立即数和堆栈 B. 暂存器 C. 堆栈的栈顶和次栈顶 D. 累加器或堆栈 8. 采用基址寻址可以扩大寻址范围, 且 A. 基址寄存器的内容由用户确定, 在程序执行过程中不能改变 B. 基址寄存器的内容由操作系统确定, 在程序执行过程中不能改变 C. 基址寄存器的内容由用户确定, 在程序执行过程中可以改变 D. 基址寄存器的内容由操作系统确定, 在程序执行过程中或以改变 9. 采用变址寻址可以扩大寻址范围, 且 A. 变址寄存器的内容由用户确定, 在程序执行过程中不能改变

26 B. 变址寄存器的内容由操作系统确定, 在和谐执行过程中不能改变 C. 变址寄存器的内容由用户确定, 在程序执行过程中可以改变 D. 变址寄存器的内容由操作系统确定, 在程序执行过程中或以改变 10. 变址寻址和基址寻址的有效地址形成方式类似, 但 A. 变址寄存器的内容在程序执行过程中是不能改变的 B. 基址寄存器的内容在程序执行过程中是可以改变的 C. 在程序执行过程中, 变址寄存器的内容不能改变而基址寄存器的内容可变 D. 在程序执行过程中, 基址寄存器的内容不能改变而变址寄存器的内容可变 11. 在指令格式中, 采用扩展操作码设计方案的目的是 A. 减少指令字长度 B. 增加指令字长度 C. 保持指令字长度不变而增加指令操作的数量 D. 保持指令字长度不变而增加寻址空间 二 填空题 指令格式中, 地址码字段是通过 A 来体现的, 因为通过某种方式的变换, 可以 给出 B 地址 常用的指令格式有 C D 和 E 三种 寄存器直接寻址是 A, 寄存器间接寻址是 B, 所以指令执行的速度前 者比后者 C 变址寻址和基址寻址的区别是 : 基址寻址中基址寄存器提供 A, 指令提 供 B, 后者位数 C 而变址寻址中变址寄存器提供 D, 指令提供 E, 后者位数 F 指令字长度等于机器字长度的指令称为 A ; 指令长度等于半个机器字长度的指令 称为 B ; 指令字长度等于两个机器字长度的指令称为 C 数据传送类指令的功能是实现 A 和 B 之间, 或 C 和 D 之间的数据传送 指令编码中, 操作码用来指定 A,n 位操作码最多可以表示 B 条指令 地址码表示 A 以其数量为依据, 可以将指令分为 B C D E 寻址就是寻找 A 的有效地址 寄存器寻址方式中指令的地址码部分给出 A, 而操作数在 B 采用立即寻址时, 操作数由 A 给出 ; 而采用直接寻址时, 指令中除了操作码以外, 还要给出 B 堆栈存取方式是 A, 在自底向上生成方式工作的堆栈中, 入栈时, 堆栈指针作何 调整? B ( 加 / 减 ), 出栈时作何调整? C ( 加 / 减 ) 入栈时调整指针和存入数据的次 序是 : 先 D, 后 E 指令系统的完整性通常是指 A 和 B 确定计算机指令系统应满足的基本要求是 A B 和 C 隐含寻址的指令中不明确给出 A, 而是隐含指定的, 通常以 B 作为隐含地 址 变址寻址和基址寻址的区别是 : 基址寻址中基址寄存器提供 A, 指令的地址码字段 提供 B 而变址寻址中变址寄存器提供 C, 指令的地址码字段提供 D

27 设指令字长和存储字长相同, 均为 32 位 若指令系统可完成 100 种操作, 具有直接 一次 间接 变址 基址 相对和立即寻址方式 如果要获得尽可能大的寻址空间, 则指令字中操作 码 A 位 ; 寻址特征位 B 位 ; 形式地址占 C 位 ; 可直接寻址的范围为 D ; 一次 间址的寻址范围是 E RISC 指令系统选取使用频率最高的一些 A 指令和有用但不复杂的指令直接由硬件 实现, 其指令长度 B, 指令格式种类 C, 寻址方式 D, 只有取 / 存数指令才允许访存, 其余指令的操作都在寄存器间进行, 且大都在 E 时间内完成 从计算机组成的层次结构看, 计算机的指令可分为 A B C 三种 堆栈是一种特殊的数据寻址方式, 它是采用 A 原理 其可安结构不同, 分为 B 堆 栈和 C _ 堆栈两种 RISC 指令系统的最大的特点是 :_ A,_ B 固定,_ C 种类少 一个比较完善的指令系统应包含数据传送类指令 A 类指令 B 类指令 程序 控制类指令 I/O 指令 字符串类指令和 C 类指令 三 分析题 一种单地址指令的结构如下所示 : 操作码间址特征寻址模式形式地址 OP I X D 其中,X D 组成该指令的操作数有效地址 E 设 R 为变址寄存器,PC 为程序计数器, 请在表 5.2 中 第一列位置填入适当的寻址方式名称 表 5.2 寻址方式 址方式名称 I X 有效地址 E 0 00 E = D 0 01 PC + D 0 10 R + D 0 11 R + D,D = (D) 1 01 (PC + D) 1 10 (R + D) 1 11 (R + D),D = 0

28 四 设计题 假设某计算机的指令长度为 20 位, 具有双操作数 单操作数和无操作数三类指令形式, 每个操作数地址规定用 6 位表示 若操纵码字段固定为 8 位, 现已给出 m 条双操作数指令,n 条无操作数指令 在此情况下, 这台计算机最多可以设计出多少条单操作数指令? 当双操作数指令条数取最大值, 且在此基础上单操作数指令条数也取最大值时, 试计算这三类指令最大容许具有的指令条数各是多少? 某台计算机字长为 16 位, 主存容量为 64K 字, 采用单字长单地址指令, 共有 64 条指令 试采用四种寻址方式 ( 直接 间接 变址 相对 ) 设计指令格式 某机字长为 16 位, 内存容量为 64K, 指令为单字长指令 有 50 种操纵码, 采用页面寻址 直接 间接寻址方式 CPU 中有一个 AC PC IR MAR MBR 问: 指令格式如何安排? 存储器能划分成多少页面? 每页多少单元? 能否增加其他寻址方式? 4. 某计算机字长为 16 位, 其主存容量为 64K 字, 若采用单字长 单地址指令, 其共有 64 条指令 试采用四种寻址方式 ( 直接 间接 变址 相对 ) 设计其指令格式, 并给出各寻址模式的有效地址表达式 5. 有一种二地址 RR 型,RS 型指令结构如下图所示 : 6 位 4 位 4 位 1 位 2 位 16 位 OP 源寄存器目标寄存器 I X D( 偏移量 ) 其中, 源寄存器 目标寄存器都是通用寄存器,I 为间接寻址标志位,X 为寻址模式字段 D 为偏 移量字段. 通过 I,X,D 的组合, 可构成一个操作数的寻址方式, 其有效地址 E 的算法及有关说明列于下 表所示 :

29 寻址方式 I X 有效地址 E 算法 说明 (1) 0 00 E=D D 为偏移量 (2) 0 01 指令地址 =(PC)+D PC 为程序计数器 (3) 0 10 E=(Rx)+D Rx 为变址寄存器 (4) 1 11 E=(R) R 为通用寄存器 (5) 1 00 E=(D) (6) 0 11 E=(Rb)+D Rb 为基址寄存器 请写出表中 6 种寻址方式的名称, 并说明其在主存中操作数的位置 6. 一台处理机具有如下指令格式 : 2 位 6 位 3 位 3 位 X OP 源寄存器目标寄存器地址 格式表明有 8 位通用寄存器 ( 长度 16 位 ),X 指定寻址模式, 主存的实际容量为 256k 字 问 : 假设不用通用寄存器也能直接访问主存中的每一个单元, 并假设操作码域 OP=6 位, 请问地址码域应分配多少位? 指令字长度应有多少位? 假设 X=11 时, 指定的那个通用寄存器用做基值寄存器, 请提出一个硬件设计规划, 使得被指定的通用寄存器能访问 1M 主存空间中的每一个单元 7. 某机的 16 位单字长访内指令格式如下所示 : OP M I X D 其中 D 为形式地址, 补码表示 ( 其中一位符号位 );I 为直接 / 间接寻址方式 : I=1 为间接寻址方式,I=0 为直接寻址方式 ; M 为寻址模式 :0 为绝对地址,1 为基地址寻址, 2 为相对寻址,3 为立即寻址 ; X 为变址寻址 设 PC,Rx,Rb 分别为指令计数器, 变址寄存器, 基地址寄存器,E 为有效地址, 请问 : 该指令格式能定义多少种不同的操作? 立即寻址操作数的范围是多少? 在非间接寻址情况下, 写出各计算有效地址的表达式 ; 设基址寄存器为 14 位, 在非变址直接基地址寻址时, 确定存储器可寻址的地址范围 ; 间接寻址时, 寻址范围是多少? 指出间接寻址的缺点 8. 某 16 位机器所使用的指令格式和寻址方式如下所示, 该机有 2 个 20 位基址寄存器,4 个 16 位变址寄存器,16 个 16 位通用寄存器, 指令汇编格式中的 S( 源 ),D( 目标 ) 都是通用寄存器,m 是主存的一个单元, 三种指令的操作码分别是 MOV(OP) =(A)H,STA(OP)=(1B)H, LDA(OP)=(3C)H, MOV 是传送指令,STA 为写数指令,LDA 为读数指令

30 问 :(1) 分析三种指令的指令格式和寻址方式特点 (2) 处理机完成哪一种操作所花时间最短? 那一种最长? 第二种指令的执行时间有时会等于第三种指令的执行时间吗? (3) 下列情况下每个十六进制指令字分别代表什么操作? 其中有编码不正确时, 如何改正才能成为合法指令? 1 (F0F1)H (3CD2)H 2 (2856)H 3 (6FD6)H 4 (1C2)H 9. 指令格式如下所示 其中,OP 为操作码字段, 试分析指令格式特点 源寄存器 基值寄存器 偏移量 (16 位 ) 10. 某微机的指令格式如下所示 : 作码 X D D: 位移量 X: 寻址特征位 X=00: 直接寻址 ; X=01: 用变址寄存器 X1 进行变址 ; X=10: 用变址寄存器 X2 进行变址 ; X=11: 相对寻址设 (PC)= 1234H,(X1)= 0037H,(X2)= 1122H, 请确定下列指令的有效地址 14420H 22244H 31322H 43521H 56723H 11. 一台处理机具有如下指令字格式 :

31 其中, 每个指令字中专门分出 3 位来指明选用哪一个通用寄存器 (12 位 ), 最高位用来指明它所选定的那 个通用寄存器将用作变址寄存器 (X=1 时 ), 主存容量最大为 字. 假如我们不用通用寄存器也能直接访问主存中的每一个操作数, 同时假设有用的操作码位数至少有 7 位, 试问 : 在此情况下, 地址 码域应分配多少位? OP 码域应分配多少位? 指令字应有多少位? 假设条件位 X=0, 且指令中也指明要使用某个通用寄存器, 此种情况表明指定的那个通用寄存器将用作基值寄存器. 请提出一个硬件设计规则, 使得被指定的通用寄存器能访问主存中的每一个位置 题? (3) 假设主存容量扩充到 字, 且假定硬件结构已经确定不变, 问采用什么实际方法可解决这个问 五 问答题 计算机指令的基本成分? 各有何作用? 常用指令格式有哪些? 简述确定指令系统的基本要求, 一般的指令系统应该包含哪些基本的指令类型? CISC 结构计算机的缺点有哪些?RISC 结构计算机的设计有些什么原则? 什么叫寻址技术? 在计算机中为什么要设置多种寻址方式? 通常有哪些基本的寻址方式? 程序控制指令有什么功能? 它主要包括哪些指令? 何谓变址寻址和基址寻址? 两者有何异同点? 举例说明计算机中寄存器寻址 寄存器间接寻址 变址寻址 堆栈寻址从形式地址到得到操作数的寻址处理过程 一条指令通常由哪两部分组成? 指令的操作码一般有哪几种组织方式? 各自应用在什么场合? 各自的优缺点是什么? 什么是形式地址? 简述对变址寻址 相对寻址 基地址寻址应在指令中给出些什么信息? 如何得到相应的实际 ( 有效 ) 地址? 各自有什么样的主要用法? 从概念上讲, 有哪几种指令会通过给出一个新的指令地址来改变指令顺序执行的情况? 它们通常都可以采用什么样的方案在指令字中给出这一新的指令地址 ( 至少说出 3 种 ) 和其他有关信息? 一 选择题 1. B 2. C 3. B 4. C 5. D 6. D 7.D 8.B 9. C 10.D 11.C 二 填空题 A. 寻址方式 B. 操作数有效 C. 零地址指令 D. 单地址指令 E. 二地址指令 A. 操作数在通用寄存器中, 操作数地址是通用寄存器的编号

32 B. 操作数在主存单元中, 通用寄存器中的内容作为操作数地址 C. 快 短 A. 基准量 B. 位移量 C. 较 D. 修改量. E. 基准量 F. 足以表示整个 存储空间 令 A. 单字长指令 B. 半字长指令 C. 双字长指 A. 主存储器 B. 寄存器 C. 寄存器 D. 寄存器 A. 操作的类型 B. 2n A. 操作数的地址 B. 一地址指令 C. 二地址指令 D. 三地址指令 E. 零地址指令 A. 操作数 A. 寄存器号 B. 该寄存器中 A. 地址码 B. 操作数在存储器中的地址 A. 面向栈顶操作的先进后出的存取方式 B. 加 C. 减 D. 调整指针 E. 存入数据 A. 完备性 B. 有效性 A. 完备性 B. 有效性 C. 规整性 A. 操作数地址 B. 堆栈栈顶 A. 基准量 B. 偏移量 C. 偏移量 D. 基准量 A.7 B.3 C.22 D.2 22 个单元 E.2 24 个单元 A. 简单 B. 固定 C. 少 D. 少 E. 一个时钟周期 A. 微指令 B. 机器指令 C. 宏指令 A. 先进后出 B. 寄存器 C. 存储器 A. 指令条数少 B. 指令长度 C. 指令格式和寻址方式 A. 算术运算 B. 逻辑运算 C. 系统控制 三 分析题 1 直接寻址 2 相对寻址 3 变址寻址 4 寄存器直接寻址 5 间接寻址 6 相对间接寻址 7 变址间接寻址 8 寄存器间接寻址 (1) 一个机器字, 该机器字即为指令字, 它本身包含操作数 D( 只有 8 位 )

33 (2) 256 个机器字, 此时为直接寻址,E = D (3) 64K 机器字, 此时为间接寻址,E =(D) (4) 64K 机器字, 此时为变址寻址,E = R1 + D 指令格式及寻址方式特点如下 : (1) 单字长二地址指令, 可指定 16 种操作 (2) 使用通用寄存器寻址方式 无论是源操作数还是目标操作数, 可采用 8 种寻址方式来确定, 可使用 8 个寄存器 (3) 这种指令结构可以是 RR 型指令, 或者是 RS 型指令, 也可以是 SS 型指令 四 设计题 1. 双操作数指令地址字段占去 12 位, 操纵码字段为 8 位 由于设定全部指令采用 8 位固定的 OP 字段, 故这台计算机最多的指令条数为 28 = 256 条 因此最多还可以设计出 (256 m n) 条单操作数指令 双操作数指令条数最大值为 28 条 单操作数指令条数最大值为 (212 28) 条 无操作数指令条数最大值为 ( ) 条 条指令需占用操作码字段 (OP)6 位, 这样指令字下余长度为 10 位 为了覆盖主存 64K 字的 地址空间, 设寻址模式位 (X)2 位 形式地址 (D)8 位, 其指令格式如下 : X D 寻址模式 X 定义如下 : X = 00 直接寻址 有效地址 E = D(256 单元 ) X = 01 间接寻址 有效地址 E =(D)(64K) X = 10 变址寻址 有效地址 E = (R)+(D)(64K) X = 11 相对寻址 有效地址 E =(PC)+(D)(64K) 其中 R 为变址寄存器 (16 位 ),PC 为程序计数器 (16 位 ) 在变址和相对寻址时, 位移量 D 可正可负 3. 根据题意, 有 50 种操作码, 故 OP 字段占 6 位 页面寻址可用 PC 高 8 位 (PCH) 与形式地址 D(8 位 ) 拼接成有效地址 设寻址模式 X 占 2 位, 故指令格式如下 : X D 寻址模式定义如下 : X = 00 直接寻址有效地址 E = D X = 01 页面寻址有效地址 E = PCH -(D) X = 10 间接寻址有效地址 E =(D) X = 11 无操作

34 按照上述指令格式,PC 高 8 位占主存 256 个页面, 每个页面有 256 个单元 按照上述指令格式, 寻址模式 X = 11 尚未使用, 故可增加一种寻址方式 由于 CPU 中给定的寄存器中尚可使用 PC, 故可以增加相对寻址方式, 其有效地址 E = PC + D 如不用相对寻址, 还可使用立即寻址方式, 此时形式地址 D 为 8 位的操作数 当位移量 ( 形式地址 )D 变成 7 位时, 寻址模式位可变成 3 位, 原则上可以使用更多的寻址方式, 但是现在由于 CPU 没有其他更多的寄存器, 因此不能增加其他方式的寻址 条指令占用操作码字段 (OP)6 位, 寻址模式位 (X)2 位, 形式地址位 (D)8 位 则指令格式如下 : P X D 寻址模式 X 定义如下 : X=00 直接寻址 有效地址 E=D (256 单元 ) X=01 间接寻址 有效地址 E=(D) (64K) X=10 变址寻址 有效地址 E=(R)+(D) (64K) X=11 相对寻址 有效地址 E=(PC)+(D) (64K) 其中 R 为变址寄存器 (16 位 ),PC 为程序寄存器 (16 位 ), 在变址和相对寻址时, 位移量 D 可正可 负 5. (1). 直接寻址, 操作数在有效地址 E=D 的存储单元中 (2). 相对寻址 (3). 变址寻址, 操作数在 E=(RX) + D 的存储单元中 (4). 寄存器间接寻址, 通用寄存器的内容指明操作数在主存中的地址 (5). 间接寻址, 用偏移量做地址访主存得到操作数的地址指示器, 再按地址指示器访主存的操作数, 因 此间接寻址需两次访问主存 (6). 基值寻址, 操作数在 E=(Rb) + D 的存储单元中 6. (1) 因为 218=256K, 所以地址码域 =18 位, 操作码域 =6 位, 指令长度 = = 32 位 (2) 此时指定的通用寄存器用作基值寄存器 (16 位 ), 但 16 位长度不足以覆盖 1M 字地址空间, 为此将通用寄存器左移,4 位低位补 0 形成 20 位基地址 然后与指令字形式地址相加得有效地址, 可 访问主存 1M 地址空间中任何单元 7. (1) 该指令格式可定义 16 种不同的操作, 立即寻址操作数的范围是 128 ~+127 (2) 绝对寻址 ( 直接寻址 ) E = A 基值寻址 E = (R b)+a 相对寻址 E = (PC)+A 立即寻址 D = A 变址寻址 E = (R X)+A (3) 由于 E = (R b)+a,r b=14 位, 故存储器可寻址的地址范围为 ( )~( ) (4) 间接寻址时, 寻址范围为 64K, 因为此时从主存读出的数作为有效地址 (16 位 ) (5) 间接寻址至少两次访问内存才能取出数据, 延缓了指令执行速度 8. 第一种指令是单字长二地址指令,RR 型 ; 第二种指令是双字长二地址 指 令 RS 型, 其中 S 采用基址寻址或变址寻址,R 由源

35 寄存器决定 ; 第三种也是双字二地址指令,RS 型, 其中 R 由目标寄存器决定,S 由 20 位地址 ( 直接寻址 ) 决定 (2) 处理器完成第一种指令所花的时间最短, 因为是 RR 型指令, 不需要访问存储器 第二种指令所花的时间最长, 因为是 RS 型指令, 需要访问存储器, 同时要进行寻址方式的变换运算 ( 基址或变址 ), 这也要时间 第二种指令的执行时间不会等于第三种指令, 因为第三种指令虽也访问存储器, 但节省了求有效地址运算的时间开销 (3) 根据已知条件 :MOV(OP) = STA(OP) = LDA(OP) = , 将指令的十六进制格式转换成二进制代码且比较后可知 : 1(F0F1)H(3CD2)H 指令代表 LDA 指令, 编码正确, 其含义是把主存 (13CD2)H 地址单元的内容取至 15 号寄存器 2(2856)H 代表 MOV 指令, 编码正确, 含义是把 6 号源寄存器的内容传送至 5 号目标寄存器 3 (6FD6)H 是单字长指令, 一定是 MOV 指令, 但编码错误, 可改正为 (28D6)H 4(1C2)H 是编码错误, 可改正为 (28C2)H, 代表 MOV 指令 9. (1) 操作码字段 OP 为 16 位, 可指定 26 = 64 (2) 双字长 (32 位 ) 二地址指令, 用于访问存储器 (3) 一个操作数在源寄存器 ( 共 32 个 ), 另一个操作数在存储器中 ( 由基值寄存器和偏移量决定 ) 所以是 RS 型指令 10. 1X = 00,D = 20H, 有效地址 EA = 20H; 2X = 10,D = 44H, 有效地址 EA = 1122H + 44H = 1166H; 3X = 11,D = 22H, 有效地址 EA = 1234H + 22H = 1256H; 4X = 01,D = 21H, 有效地址 EA = 0037H + 21H = 0058H; 5X = 11,D = 23H, 有效地址 EA = 1234H + 23H = 1257H 11. (1) 地址码域 =14 位, 214=16384 操作码域 =7 位指令字长度 =14+7+3=24 位 (2) 此时指定的通用寄存器用作基值寄存器 (12 位 ), 但 12 位长度不足以覆盖 16K 地址空间, 为此可将通用寄存器内容 (12 位 ) 左移 2 位低位补 0 形成 14 位基地址, 然后与形式地址相加得一地址, 该地址可访问主存 16K 地址空间中的任一单元 (3) 可采用间接寻址方式来解决这一问题, 因为不允许改变硬件结构 五 问答题 计算机指令由操作码和地址码构成, 操作码通常使用编码方式表明该指令完成的操作 ; 而地址码指明指令所操作的操作数的地址, 分为源操作数地址码和目的操作数地址码 操作码由基本操作码和扩展操作码组成, 操作是必需的 地址码按数量可分为零地址 一地址 二地址 三地址和多地址 常用的指令格式有单字长指令和多字长指令 ; 固定字长指令和可变字长指令 ; 固定长度操作码指令和可变长度操作码指令等 指令系统的性能如何, 决定了计算机的基本功能, 因而指令系统的设计是计算机系统设计中的一个核心问题, 它不仅与计算机的硬件结构紧密相关, 而且直接关系到用户的使用需要 一个完善的指令系统应满足如下一些基本要求 : 完备性 : 指令系统的完备性是指在一个有限可用的存储空间, 对于任何可解的问题, 编制计算机程 序时, 指令系统所提供的指令足够使用 有效性 : 利用该指令所编写的程序能够高效率地运行 强调有效性, 一直是计算机系统设计的重要原则

36 之一, 也是传统的复杂指令系统计算机的出发点 规整性 : 包括指令系统的对称性 匀齐性 指令格式和数据格式的一致性 兼容性 : 系列机各机种之间具有相同的基本结构和共同的基本指令系统, 因而它们的指令系统是兼容的 基本的指令系统应包含以下四大类型的指令 :(1) 数据处理 : 算术运算和逻辑运算指令 ;(2) 数据存储 : 存储器指令 ;(3) 数据移动 :I/O 指令 ;(4) 程序控制 : 测 试和转移指令 从指令的功能来考虑, 一个较完善的指令系统应包括以下 7 类 : 数据传送指令, 算 术运算指令, 逻辑运算指令, 数据转换指令, 输入输出指令, 系统控制指令和程序控制指令 指令集中 指令由这些基本类型的指令构成 CISI 存在的主要问题 : 复杂指令并不能有效地得到利用 ; 复杂指令系统会降低整个机器的执行速度 ; 复杂指令带来了计算机组成及实现上的复杂性, 不便于用 VLSI 实现 ;CISC 的设计时间长, 且由于系统复杂, 可能包含更多的设计错误 ;CISC 的设计思想是把硬件资源主要用于提高指令系统的功能和规模, 使指令系统设计得尽可能接近高级语言, 而没有最大限度地利用这些资源来提高性能 RISC 以尽可能地提高处理机的有效速度为依据来确定指令系统, 这种指令系统简单 紧凑, 便于流 水处理, 硬件实现容易, 而且能有效地支持优化编译 具体地,RISC 指令系统具有以下主要特点 : 选取使用频度最高的一些指令, 指令功能简单, 指令条数少 定长 简单的指令格式, 典型的位 4 个字节 寻址方式简单, 数量少, 一般不超过五种, 不采用存储器间接寻址技术 只有 LOAD/STORE 指令能访问主存, 一条指令中操作数访存寻址不超过一次 运算类指令多采用三地址寄存器寻址格式, 不直接访存 大量的寄存器, 指令操作大多都在寄存器之间进行 对于有浮点处理部件的计算机, 使用大量的浮点寄存器 大部分指令在一个周期内完成 ( 流水方式 ), 但是其性能的发挥强烈地依赖于编译器的优化 寻址技术是确定操作数地址的技术, 有些文献称之为编址技术, 它是计算机设计中, 硬件技术对软件最早提供支持的技术 寻址技术出现, 是因为希望能够灵活地访问到存储器, 而存储器的范围较大, 这就需要较长的地址, 但是指令字中地址域的位数有限, 对于虚拟存储器这个问题更加突出 另外, 高级语言和很多种数据结构, 如循环语句和数组结构中的地址变化, 需要有效的地址变换以提高访问数据的灵活性的有效性 指令系统具有寻址方式的种类, 是指令系统设计的关键问题之一, 它影响到计算机系统的寻址能力, 同时也影响到地址计算复杂度和计算速度 基本寻址方式包括 : 直接数寻址 直接寻址 间接寻址 寄存器寻址 寄存器间接寻址 偏移寻址 堆栈寻址等 程序控制指令用来改变程序原来的执行顺序 程序中需要改变执行顺序的原因主要有 : 循环反复执行一段程序 ; 程序涉及决策问题, 在不同条件的情况下做不同的事情 ; 模块化程序执行时要靠程序控制指令来控制这些模块的执行顺序 程序控制指令主要包括 : 转移指令 跳越指令和子程序调用与返回指令

37 在形式上以及计算操作数的有效地址的方法上, 变址寻址和基址寻址中是相似的, 都是把个寄存器的内容加上指令字中的形式地址而形成操作数有有效地址 实际上, 两者有着不同的用途 首先, 在采用了基址寻址的计算机系统中, 基址是不变的, 程序中的所有地址都是相对于基地址来变化的 而对于变址寻址来说则相反, 指令中的地址字段的形式地址给出的是一个存储器地址基准, 变址寄存器 X 中存放的是相对于该基准地址的偏移量 不同的变址寄存器给出的不同的单元 第二, 在基址寻址中, 偏移量位数较短, 而在变址寻址中, 偏移量位数足以表示整个存储空间 第三, 基址寻址主要是解决程序逻辑空间与存储器物理空间的无关性, 而变址寻址主要是为了可以编写出高效访问一片存储空间的程序 7. (1) 寄存器寻址, 形式地址为寄存器名 ( 或编号 ), 寄存器中的内容为操作数 ; (2) 寄存器间接寻址, 形式地址为寄存器名 ( 或编号 ), 寄存器中的内容为操作数的地址, 再读一次内存得到操作数 ; (3) 变址寻址, 形式地址为变址寄存器名 ( 或编号 ) 和变址偏移值, 把变址寄存器中的内容与变址偏移值相加得到操作数的地址, 再读一次内存得到操作数 ; (4) 堆栈寻址, 通常形式地址为将写入堆栈的 或接收堆栈读出内容的寄存器名 ( 或编号 ), 指令中不直接给出内存地址, 而是选用默认的堆栈指针寄存器中的内容为内存地址, 读写堆栈总伴有修改堆栈指针的操作 8. 一条指令由操作码和操作数地址码两部分组成 对操作码的组织与编码有以下三种 : (1) 定长的操作码的组织方案优点 : 计算机的硬件设计简单, 指令译码和执行速度快 缺点 : 当指令数量增多 指令字单独为操作码划分出固定的多位后, 留给表示操作数地址的位数就会严重不足 适用于字长较长的计算机系统, 如 32 位或 32 位以上 (2) 变长的操作码的组织方案优点 : 在比较短的指令字中, 既能表示出比较多的指令条数又能尽量满足操作数地址的要求 缺点 : 计算机的硬件设计复杂, 指令译码和执行速度较慢 适用于字长较短的计算机系统, 如 16 位或 16 位以下 (3) 操作码字段与操作数地址有所交叉的方案优点 : 在比较短的指令字中, 既能表示出比较多的指令条数又能尽量满足操作数地址的要求 操作码不再集中在指令字的最高位, 而是与表示操作数地址的字段有所交叉 缺点 : 计算机的硬件设计复杂, 指令译码和执行速度较慢 这种方案不很常用 9. 表示在指令中的操作数地址称为形式地址 (1) 变址寻址 : 应在指令中给出一个数值 ( 称为变址偏移量 ) 及一个寄存器 ( 称为变址寄存器 ) 的编号 实际地址 ( 又称有效地址 )= 变址寄存器的内容 + 变址偏移量主要用于处理数组型数据 (2) 相对寻址 : 应在指令中给出一个数值 ( 称为相对寻址偏移量 ) 实际地址( 又称有效地址 )= 程序计数器 PC 的内容 + 相对寻址偏移量主要用于相对转移指令 (3) 基地址寻址 : 应在指令中给出一个寄存器 ( 称为基址寄存器 ) 的编号 实际地址 ( 又称有效地址 ) = 程序中的地址 + 基址寄存器主要用于多道程序或浮动地址程序定位存储器空间 10. (1) 无条件转移指令, 条件转移指令, 中断返回指令等都可以改变指令执行的次序使其不再是顺序执行的指令 ;(2) 在指令字中, 可以通过给出寄存器编号, 把该寄存器的内容作为新的指令地址 ; 可以例如用指令的第二个字直接给出一个新的指令地址 ; 也可以通过给出一个偏移值 ( 可以为正或负值 ) 与当前指令地址相加求得新指令的地址 ( 相对转移 ) 对条件转移指令, 还应该在指令字中给出依据什么条件判定是否应该转移的信息, 仅在条件成立时才转移, 否则顺序执行下一条相邻指令

38 变址寻址和基址寻址都是偏移寻址的一种, 基址寻址中基址寄存器提供基准量, 指 令的地址码字段提供偏移量 变址寻址中变址寄存器提供偏移量, 指令的地址码字段提供基准量

39 第五章. 一 填空题 中央处理器 CPU 的功能是 固件是, 一般用 实现 微命令编码, 就是对微指令中的操作控制字段采用的表示方式, 通常有以下三种方 式 : 微指令格式的基本类型为 和 控制部件通过控制线向执行部件发出各种控制命令, 通常把这种控制命令叫 做, 而执行部件执行此控制命令后所进行的操作叫做 在微程序控制器中, 一条机器指令对应一个 微程序控制器主要由 三 大部分组成, 其核心部件 是由 组成, 用来存 放 实现机器指令的微程序一般存放在 中, 而用户程序存放 在 中, 前者的速度比后者 中央处理器 (CPU) 的四个主要功能 是 : 和 各种计算机的 CPU 可能有这样或那样的不同, 但是在 CPU 中至少有六个主要寄存器, 它们 是 : 和 在 CPU 中, 指令寄存器的作用是, 程序计数器的作用是, 程序状态字 寄存器 PSW 的作用是, 地址寄存器的作用是 CPU 从主存取出一条指令并执行该指令的时间叫做, 它常常用若干 个 表示, 而后者又包含有若干个 在程序执行的过程中, 控制器控制计算机的运行总是处于 分析指令 和 的循环之中 顺序执行时 PC 的值, 遇到转移和调用指令时, 后继指令的地址 ( 即 PC 的 内容 ) 是从指令寄存器中的 取得的 状态寄存器是由各种 拼成的寄存器, 如进位标志 溢出标志等 微指令的三种编码方式分别为 : 表示法 表示法及混合表示法 微指令执行时产生后继微地址的方法主要有 和结合法 一条转移指令的操作过程包括 及 三部分 任何指令周期的第一个 CPU 周期必定是 周期 一条微指令可划分为 字段和 字段 ; 微指令的基本格式可分 为 和 从广义上讲, 计算机中引入并行性有三种基本途径, 分别是 多媒体 CPU 是一种带有 技术的处理器, 它是一种 技术, 其特别适用于 处理 当中 二 选择题

40 中央处理器 (CPU) 是指 A. 运算器 B. 控制器 C. 运算器和控制器 D. 运算器 控制器和主存储器 在 CPU 中跟踪指令后继地址的寄存器是 A. 主存地址寄存器 B. 程序计数器 C. 指令寄存器 D. 状态条件寄存器 操作控制器的功能是 A. 产生时序信号 B. 从主存取出一条指令 C. 完成指令操作码译码 D. 从主存取出指令, 完成指令操作码译码, 并产生有关的操作控制信号, 以解释执行该指令 指令周期是指 A. CPU 从主存取出一条指令的时间 B. CPU 执行一条指令的时间 C. CPU 从主存取出一条指令加上执行这条指令的时间 D. 时钟周期时间 同步控制是 A. 只适用于 CPU 控制的方式 B. 只适用于外围设备控制的方式 C. 由统一时序信号控制的方式 D. 所有指令执行时间都相同的方式 异步控制常用于作为其主要控制方式 A. 在单总线结构计算机中访问主存与外围设备时 B. 微型机的 CPU 控制中 C. 组合逻辑控制的 CPU 中 D. 微程序控制器中 7. 微操作在执行部件中是最基本的操作 由于数据通路的关系, 微操作可分为相容性和相斥性微操作 请在以下叙述中选出一个正确描述的句子 A. 同一个 CPU 周期中, 可以并行执行的微操作叫相容性微操作

41 B. 同一个 CPU 周期中, 不可以并行执行的微操作叫相容性微操作 C. 同一个 CPU 周期中, 可以并行执行的微操作叫相斥性微操作 D. 同一个时钟周期中, 不可以并行执行的微操作叫相斥性微操作 8. 用 PLA 器件设计的操作控制器称为 PLA 控制器 从技术实现的途径来说,PLA 控制器是一种 A. 用存储逻辑技术设计的控制器 B. 用组合逻辑技术设计的控制器 C. 用微程序技术设计的控制器 D. 用组合逻辑技术和存储逻辑技术结合设计的控制器 三 名词解释 指令流数据流指令周期异步控制方式同步控制方式节拍节拍电位 四 简答题 试述控制器基本功能 控制器有哪几种控制方式? 各有何特点? 试述指令周期 时钟周期 存储周期三者的关系 指令周期内节拍划分的原则是什么? 试述取指周期和执行周期各执行哪些操作? 什么是微命令和微操作? 它们有什么关系? 在微程序的控制器中, 通常有哪 5 种得到下一条微指令地址的方式 简要说明组合逻辑控制器中的节拍发生器的作用是什么? 简述它的工作原理 简要说明条件转移指令和无条件转移指令的相同点和不同点? 子程序调用指令与转移指令的区别是什么? 简述计算机的控制器的功能和基本组成, 微程序的控制器和组合逻辑的控制器在组成和运行原理方面的相同 不同之处表现在哪里? 一般情况下, 怎样区分从内存中取出的机器字是数据字还是指令字? 计算题 假设某机器有 86 条指令, 平均每条指令由 12 条微指令组成, 其中一条是取指微指令 取指指令是公用的, 已知微指令字长 48 位 请问控制存储器的容量需多大? CPU 执行一段程序时,cache 完成存取的次数为 1900 次, 主存完成存取的次数为 100 次, 已知 cache 存取周期为 50ns, 主存存取周期为 250ns 求 :(1)cache/ 主存系统的效率 (2) 平均访问时间

42 分析题 1. 已知某机采用微程序控制方式, 其控制存储器容量为 位 微程序可在整个控制存储器中 实现转移, 可控制微程序转移的条件共有 4 个, 采用水平型格式, 后继微指令地址采用断定方式, 如下 图所示 : 指令字段 判别测试字段 下地址字段 制 顺序控制 操作控 微指令中的三个字段分别应为多少位? 画出围绕这种微指令格式的微程序控制器逻辑框图 2. 某机有 8 条微指令 I1~I8, 每条微指令所包含的微命令控制信号如表 5.3 所示 表 5.3 微命令控制信号 命令 I1 I2 I3 I4 I5 I6 I7 I8 微 命 令 信 号 a b c d e f g h i j A~j 分别对应 10 种不同性质的微命令信号, 假设一条微指令的控制字段为 8 位, 请安排微指令的控 制字段格式 3. 请在下表中第二列 第三列填写简要文字对 CISC 和 RISC 的主要特征进行对比

43 比较内容 CISC RISC 指令系统指令数目指令格式寻址方式指令字长可访存指令各种指令使用频率各种指令执行时间优化编译实现程序源代码长度控制器实现方式软件系统开发时间 设计题 时序产生器需要在一个 CPU 周期中产生三个节拍脉冲信号 :Tl(200ns), T2(400ns),T3(200ns), 请设计时序逻辑电路 ( 不考虑启停控制 ) 某假想机主要部件如图 5.14 所示 其中 : M 主存储器 MBR 主存数据寄存器 IR 指令寄存器, MAR 主存地址寄存器 PC 一 程序计数器 R0- R3 通用寄存器 C,D 暂存器 (1) 请补充各部件之间的主要联结线, 并注明数据流动方向 (2) 拟出 ADD(R1),(R2)+ 指令的执行流程 ( 含取指过程与确定后继指令地址 ) 该指令的含义是进行求和操作, 源操作数地址在寄存器 R1 中, 目的操作数寻址方式为自增型寄存器间址方式 ( 先取地址后加 1)

44 图 5.14 某假想机主要部件 3. 运算器结构如图 5.15 所示,IR 为指令寄存器,R1 R3 是三个通用寄存器, 其中任何一个可作为源寄存器或目标寄存器,A 和 B 是三选一多路开关, 通路的选择分别由 AS0,ASl 和 BS0,BSl 控制 ( 如 BS0BSl =01 时选择 Rl,10 时选择 R2,11 时选择 R3)S1S2 是 ALU 的操作性质控制端, 功能如下 : S1S2=00 时,ALU 输出 B S1S2=0l 时,ALU 输出 A+B S1S2=10 时,ALU 输出 A-B S1S2=11 时,ALU 输出 B 假设有如下四条机器指令, 其操作码 OP 和功能如表 5.4 所示, 要求 : (1) 如机器字长 8 位, 请设计四条指令的指令格式 (2) 如限定微指令字长不超过 14 位, 请设计微指令格式 ( 只考虑运算器数据通路的控制 ), 假设控存 CM 容量仅 16 个单元 (3) 假定取指微指令完成从主存 M 取指令到 IR, 画出四条指令的微程序流程图. 标注微地址和测试标志 (4) 假定用节拍脉冲 T4 修改微地址寄存器, 用 T1 脉冲做为 CM 读出信号的打入信号, 试画出微地址转移逻辑图 图 5.15 运算器结构 表 5.4 操作码 OP 和功能

45 4. 现在要设计一个新处理机, 但机器字长尚悬而未决, 有两种方案等待选择 : 一种是指令字长 16 位, 另一种指令字长 24 位 该处理机的硬件特色是 :1 有两个基值寄存器 (20 位 ) 2 有两个通用寄存器组, 每组包括 16 个寄存器 请问 : (1)16 位字长的指令和 20 位字长的指令各有什么优缺点? 哪种方案较好? (2) 若选用 24 位的指令字长, 基地址寄存器还有保留的必要吗? 5. CPU 的结构如下图所示, 其中 AC 为累加器,AR 为主存地址寄存器,DR 为主存数据寄存器,DR(OP) 为 DR 的操作码字段,DR(ADR) 为 DR 的地址码字段,IR 为指令寄存器,PC 为程序计数器,M 为主存储器, 表 (1) 列出 CPU 控制信号, 表 (2) 列出指令组助记符及其功能, 并给出每条指令的操作码 请设计 :1) 满足所给条件的微指令格式 ( 直接控制法 ) 2) 设计表 (2) 中 6 条指令的微程序流程图, 标明每条微指令在控存中的地址 表 (1)

46 表 (2) 填空题 从主存取出指令, 分析指令并产生有关的操作控制信号 微程序,ROM 直接控制编码表示法, 分段直接编码, 分段间接编码 垂直型微指令, 水平型微指令 微命令, 微操作 微程序 控制存储器, 控存地址寄存器, 控制存储器,ROM, 微程序 控制存储器, 主存储器, 快 指令控制, 操作控制, 时间控制, 数据加工 指令寄存器, 程序计数器, 地址寄存器, 缓冲寄存器, 累加器, 状态条件寄存器 保存当前正在执行的一条指令, 跟踪后继指令的地址, 保存处理器的状态信息和中断优先级, 保存当前 CPU 所访问的主存单元的地址 指令周期, 机器周期, 时钟周期 取指令, 执行指令 自动加 1, 地址字段 状态标志位 直接, 编码 计数器方式, 断定方式 取指令, 指令译码, 计算地址 取指 微操作控制, 微地址, 垂直型微指令, 水平型微指令 时间重叠, 资源重复, 资源共享 MMX, 多媒体扩展结构, 图象数据 选择题 1. C 2. B 3. D 4. C 5. C 6. A 7. A 8. D 名词解释 指令流 : 计算机执行的指令序列 数据流 : 根据指令要求依次访问的数据序列

47 指令周期 : 一条指令的执行时间, 即从取指开始到指令结束的全过程所需的时间 异步控制方式 : 系统各个部件之间没有统一的时钟, 各部件有自己的时钟 同步控制方式 : 机器有统一的时钟信号, 所有的微操作信号都与时钟信号同步 节拍 : 将 CPU 周期划分为若干个相等的时间段, 每个时间段称为一个节拍 节拍电位 : 节拍一般用具有一定宽度的电位信号表示 简答题 控制器基本功能 : 取指令字 解释指令字 组织计算机各个部件操作的信号序列, 以完成指令的执行, 确定下一条指令的地址 CPU 常用的控制方式有三种 : 同步控制方式 异步控制方式和联合控制方式 同步控制方式, 是指在任何情况下给定的指令在执行时所需的机器周期数和时钟周期数都是固定不变的控制方式 异步控制方式中, 每条指令的指令周期既可由数量不等的机器周期数组成, 也可由执行部件完成 CPU 要求的操作后发回控制器的 回答 信号决定 亦即 CPU 访问的每个操作控制信号的时间根据其需要占用的时间来决定 显然, 用这种方式形成的操作控制序列没有固定的 CPU 周期数 ( 节拍电位 ) 和严格的时钟周期 ( 节拍脉冲 ) 与之同步, 所以称为不同步即异步方式 联合控制方式, 就是指同步控制和异步控制相结合的方式 是目前计算机控制器设计中采用最多的 主要的控制方式 在控制器的设计中, 集中控制部分一般采用同步控制方式, 而分布控制部分一般采用异步控制方式 现代计算机系统指令周期为离 CPU 最近的存储器系统的存储周期的整数倍 ; 系统时钟周期与节拍宽度相等, 故指令周期和存储周期是时钟周期的整数倍 (1) 存储周期是节拍周期的整数倍 ;(2) 相关指令的顺序保证 ; (3) 互斥微操作不能安排在同一节拍内 ;(4) 相容微操作可安排在相同节拍或不同节拍中 ;(5) 除访存等微操作外, 大多数微操作在一个节拍内完成 取指周期完成的操作 : 取指 指令译码 PC+1 送操作数地址; 执行周期 : 取操作数 完成操作 结果回写 AC 送存储器 微命令是构成控制信号序列的最小单位, 微命令由控制部件通过控制线向执行部件发出 ; 微操作是执行部件接收微命令后所进行的最基本的操作 微命令是微操作的控制信号, 而微操作是微命令控制的操作过程, 在计算机内部实质上是同一信号 对控制部件为微命令, 对执行部件为微操作 (1) 微程序顺序执行时, 下地址为本条微指令地址加 1 (2) 在微程序必定转向某一微地址时, 可以在微指令字中的相关字段中给出该地址值 (3) 按微指令 ( 上一条或本条 ) 的某一执行结果的状态, 选择顺序执行或转向某一地址 (4) 从微堆栈中取出从微子程序返回到微主程序断点的返回地址, 用于微子程序返回处理 (5) 依条件判断转向多条微指令地址中的某一地址的控制 8. (1) 其作用是提供执行每一条指令的步骤 ( 时序 ) 标记信号和时序脉冲信号 (2) 它是用时序逻辑方式运行的, 依据当前的时序状态信息, 指令的操作码信息以及指令执行状态信息, 产生下一条指令的时序脉冲信号

48 9. (1) 二者相同点是都必须在指令中给出转移地址, 不同点在于条件转移指令还必须在指令中给出判断是否执行转移所依据的条件 (2) 子程序调用指令与转移指令的区别, 子程序调用指令转移后要保存当前地址, 以备子程序执行完后返回, 而一般的转移指令, 由于不返回所以不需要保存当前地址 10. 控制器的功能是自动连续地执行指令序列, 并依据当前正在执行的指令和它所的执行步骤, 提供出在这一时刻整机各部件要用到的控制信号 控制器的基本组成包括 : (1) 程序计数器 (PC) (2) 指令寄存器 (IR) (3) 脉冲源 启停控制逻辑 微操作控制器 (4) 全部时序控制信号产生部件微程序的控制器和组合逻辑的控制器在组成同类型的控制器, 其共同点是 : 基本功能都是提供计算机各个部件协同运行所需要的控制信号, 都分成几个执行步骤完成每一条指令的具体功能 ; 不同点主要表现在 : 处理指令执行步骤的办法, 提供控制信号的方案不一样 组合逻辑控制器是用节拍发生器指明指令执行步骤, 用组合逻辑电路直接给出应提供的控制信号, 其优点是运行速度明显地快, 缺点是设计与实现复杂些, 但随着大规模可编程集成电路的出现, 该缺点已得到很大缓解 ; 微程序控制器是通过微指令来细分指令执行步骤, 所提供的控制信号是从控制存储器中读出来的, 并经过一个微指令寄存器送到被控制部件的, 其缺点是运行速度要慢一些, 优点是设计与实现简单些, 易于用于实现系列产品的控制器, 理论上可实现动态微程序设计. 11. 一般来讲, 取指周期中从内存中读出的信息流是指令流, 它流向控制器 ; 而执行周期中从内存读出的或送入内存的信息流是数据流, 它由内存流向运算器或由运算器流向内存 计算题 共有微指令 (12-1) 86+1=947 条, 控存的容量为 位 (1) 命中率 H = Nc / (Nc + Nm) = 1900 / ( ) = 0.95 主存慢于 cache 的倍率 r = tm / tc = 250ns / 50ns = 5 访问效率 e = 1 / [r+(1-r)h] = 1 / [5+(1-5)] 0.95 = 83.3% (2) 平均访问时间 ta = tc / e = 50ns / = 60 ns 分析题 (1) 假设判别测试字段中每一位作为一个判别标志, 那么由于有 4 个转移条件, 故该字段为 4 位 ( 如采用字段译码只需 3 位 ) 下地址字段为 9 位, 因为控存容量为 512 单元 微指令字段则是 (48 4 9) = 35 位 (2) 对应上述微指令格式的微程序控制器逻辑框图如图 5.9 所示 其中微地址寄存器对应下地址字段,S 字段即为判别测试字段, 控制字段即为微指令字段, 后两部分组成微指令寄存器 地址转移逻辑输入是指令寄存器的 OP 码 各种状态条件以及判别测试字段所给的判别标志 ( 某一位为 1), 其输出修改微地址寄存器的适当位数, 从而实现微程序的分支转移 就是说, 此处微指令的后继地址采用断定方式 组中进行分组译码 为了压缩控制字段的长度, 必须设法把一个微指令周期中互斥性微命令信号组合在一个小

49 经分析,(e,f,h) 和 (b,i,j) 可分别组成两个小组或两个字段, 然后进行译码, 可得六个微 命令信号, 剩下的 a,c,d,g 四个微命令信号可进行直接控制, 其整个控制字段组成如下所示 直接控制 01e 01b 10f 10i a c d g 11g 11j 4 位 2 位 2 位 3. 解 : 较内容 CISC RISC ⑴ 指令系统 复杂 庞大 简单 精简 ⑵ 指令数目 一般大于 200 一般小于 100 ⑶ 指令格式 一般大于 4 一般小于 4 ⑷ 寻址方式 一般大于 4 一般小于 4 ⑸ 指令字长 不固定 等长 ⑹ 可访存指令 不加限制 只有 LOAD/STORE 指令 ⑺ 各种指令使用频率 相差很大 相差不大 ⑻ 各种指令执行时间 相差很大 绝大多数在一个周期内完成 ⑼ 优化编译实现 很难 较容易 ⑽ 程序源代码长度 较短 较长 ⑾ 控制器实现方式 绝大多数为微程序控制 绝大多数为硬布线控制 ⑿ 软件系统开发时间 较短 较长 比 设计题 1. 解 : 节拍脉冲 Tl,T2,T3 的宽度实际上等于时钟脉冲的周期或是它的倍数 此处 Tl=T3= 200ns,T2=400ns, 所以主脉冲源的频率应为 f=1/t=5mhz* 为了消除节拍脉冲上的毛刺, 环形脉冲发生器采用移位寄存器形式 图 5.16 画出了题目要求的逻辑电路图与时序信号关系图 根据时序信号关系,Tl,T2,T3 三个节拍脉冲的逻辑表达式如下 : Tl=Cl C2 T2=C2 T3=T1 Tl 用与门实现,T2 和 T3 则用 C2 的 Q 端和 C1 的 Q 端加非门实现, 其目的在于保持信号输出时延迟时间的一致性并与环形脉冲发生器隔离

50 图 5.16 环形脉冲发生器逻辑电路图与时序信号关系图 2. 解 : 将 C,D 两个暂存器直接接到 ALU 的 A,B 两个输入端上 与此同时, 除 C,D 外, 其余 8 个 寄存器都双向接到单总线上,PC 本身应具有计数功能 其连接图示于图 5.17 中 根据此数据通路图, 可画出加法指令 ADD(R1),(R2)+ 的执行流程图 图 5.17 数据通路图和加法指令 ADD(R1),(R2)+ 的执行流程图 解 :(1) 四条指令的指令格式如下, 其中 ADT 指令限定源寄存器为 Rl, 目标寄存器为 R2 (2) 从总框图看到 : 控制信号共有 12 个,CM 容量为 16 个单元, 需占用 4 位下址字段, 判别测试需要

51 2 位, 如直接控制方式, 微指令字长共 18 位 但是设计要求规定微指令字长不能超过 14 位, 这就需要另想办法 分析机器指令级的指令格式与 A,B 两个多路开关的控制方式后发现,AS0,AS1 和 BS0,BS1 四个控制信号可以直接由机器指令级上的源字段和目标字段控制, 但 ADT 指令例外 为此微指令中设 A,B 两个微命令, 用以产生 AS0,AS1,BS0,BS1 信号 另外,LDR1 一 LDR3 三个控制信号可由微指令级提供一个控制信号 LDRf 然后与机器指令级上的目标字段进行组合译码后产生 从上面的分析可知, 微指令格式如下 ( 共 14 位 ): (3) 根据所确定的微指令格式, 四条指令微程序流程图如图 5.18 所示 (4) 从流程图看出,P(1) 处理微程序出现四个分支, 对应四个微地址 为此用 OP 码修改微地址寄存器的最后两个触发器即可 在 P(2) 处微程序出现 2 路分支, 对应两个微地址, 此时的测试条件是进位触发器 CI 的状态 为此用 CI 修改 μ A2 即可 转移逻辑表达式如下 : μ A0=P1 T4 IR6 μ A1=P1 T4 IR7 μ A2=P1 T4 IR8 由此可画出微地址转移逻辑, 如图 5.19 所示

52 图 5.18 四条指令微程序流程图 图 5.19 微地址转移逻辑 4. (1) 采用 16 位字长的指令, 原则上讲, 其优点是节省硬件 ( 包括 CPU 中的通用寄存器组,ALU 与主存储器,MDR), 其缺点是指令字长较短, 但操作码字段不会很长, 所以指令条数受到限制 另一方面, 为了在有限的字段内确定操作数地址, 可能要采用较复杂的寻址方式, 从而使指令执行的速度降低, 当采用 24 位字长的指令结构时, 其优缺点正好相反 具体讲, 按所给条件,16 位字长的指令格式方案如下 : OP X R1 R2 其中 OP 字段可指定 64 条指令 X 为寻址模式, 与 R1 通用寄存器组一起, 形成一个操作数 具体定 义如下 : X=00 寄存器直接寻址 E=R1i i = 0~15 X=01 寄存器间接寻址 E=(R1i) X=10 基地址方式 0 E=((Rb0)+(R1i)) X=11 基地址方式 1 E=((Rb1)+(R1i)) 其中 Rb0,Rb1 分别为两个 20 位的基地址寄存器 24 位字长指令格式方案如下 : OP X1 R1 X2 R2 其中 OP 占 6 位,64 位条指令 X1,X2 分别为两组寻址模式, 分别与 R1 和 R2 通用寄存器组组成双操作数字段 由于 X1,X2 各占 3 位, 可指定 8 种寻址方式, 其指令格式结构类似于 PPP-11 机双操作数指令格式 比较此两种方案, 从性能价格比衡量,16 位字长指令的方案较优 (2) 如果选用 24 位的指令字长, 基地址寄存器没有必要保留 因为通用寄存器长度为 24 位, 足以覆盖 1M 字的空间 5. 1) 根据表 (1), 共有 11 个控制信号, 因此微指令控制字段共由 11 位组成 顺序控制采用断定方式, 判别测试位 2 位, 下址字段 5 位 5 位地址可提供 CM 的容量为 32 个单元, 就是说 CM 中可存放 32 条

53 微指令, 这足以实现 6 条指令的全部微程序 C1 C2.C10 C11 P1 P2 μ A1 μ A2..μ A5 作控制字段 判别 下址字段 11 位 2 位 5 位 2) 六条机器指令的微程序示于图 A19.4 中, 图 A19.4 中每一框表示一条微指令, 右上角注明了该微指令在 CM 中的地址 ( 八进制表示 ), 其中 P1 测试时, 微程序出现 6 路分支, 测试条件是指令的操作码 根据操作码不同, 各个指令的微程序入口地址分别是 10,11,12, 13, 14, 15 在 P2 处, 根据标志 AC =0 进行测试, 如条件满足, 微地址修改为 20, 否则保持 00 不变

54 第六章. 填空题 总线是计算机系统各个部件间, 通常 由 和 组成, 按照传输的内容分, 总线可分 为 和 根据逻辑部件的连接方式及通讯能力, 计算机中的总线系统可分为 系 统 系统和 系统三种, 其中 的吞吐能力最强 根据总线控制部件所处的位置, 总线的控制方式可分为 : ( 总线控制逻辑基本 上集中在一起 ) 和 ( 总线控制逻辑分散在总线上的各部件上 ) 按照总线上两部件通讯时采用的同步方式, 总线的控制方法又可分为 控制 和 控制 集中式总线控制可分为 和 三种 其 中 响应时间最快, 对电路的故障最敏感 为了实现 CPU 对主存储器的读写访问, 他们之间的连线按功能划分应当包括 _ 衡量总线性能的重要指标是, 它定义为总线本身所能达到的最高 速 率 PCI 总线的总线带宽可达 总线异步定时协议中, 后一事件出现在总线上的 取决于前一事件的出现, 即建立在 或互锁机制基础上, 不需要统一的 信号, 总线周期长度是 的 当代流行的标准总线追求与 _, _, 无关的开发标准 总线定时是总线系统中的核心问题之一, 为了同步 和 的操作, 必须制 订 通常采用同步定时和异步定时两种方式 当代标准总线由 和公共线组成 选择题 计算机中使用总线结构便于增减外设, 同时 A. 减少了信息传输量 B. 提高了信息传输速度 C. 减少了信息传输线的条数 D. 三者均正确 总线结构的主要优点是便于实现系统的模块化, 其缺点是 A. 传输的地址和控制信息不能同时出现 B. 传输的地址和数据信息不能同时出现 C. 不能同时具有两个总线主设备 D. 不能同时使用多于两个总线设备 总线中地址的作用是

55 A. 选择存储器单元 B. 选择总线设备 C. 指定存储单元地址 D. 选择总线设备, 指定存储器及存储单元地址 微机中读写信号的作用是 A. 决定数据总线上的数据流方向 B. 控制存储器操作类型 C. 控制存储器中数据的流向 D. 三者均正确 在的计算机系统中, 外设可以和主存储器单元统一编址, 因此可以不 使用显式的 I/O 指令 A. 单总线 B. 双总线 C. 三总线 D. 以上三种总线 名词解释 总线宽度总线主设备总线从设备总线源设备总线目标设备存储设备 I/O 设备异步总线独立型总线复用型总线总线周期总线周期类型总线等待时间正常的总线周期同步传输机制异步传输机制 简答题 为什么说总线宽度是连接到总线上的设备可能获得的最大性能的决定性因素之一? 为什么总线宽度又是影响系统性能的关键因素之一 什么是总线控制器? 它的主要功能是什么? 为什么通常称之为逻辑概念上的总线控制器? 什么是成组数据传送? 与基本的数据传送方式相比, 它有何特点? 成组数据传送时, 怎样控制数据传送结束? 单总线存在什么缺点? 操作的问题有哪些? 解决此问题的途径是什么? 计算机总线的功能是什么? 通常用什么类型的器件构建总线? 为什么? 从功能区分, 总线由哪三部分组成? 各自对计算机系统性能有什么影响?

56 计算机的 CPU 通常直接提供并使用 3 种总线, 分别说明地址总线的位数 数据总线的位数和时钟频率对计算机的性能有什么影响, 控制总线的具体作用是什么? 说明总线周期是什么含义, 总线的等待状态是什么含义? 计算机总线的功能是什么? 通常用什么类型的器件构建总线? 为什么? 从功能区分, 总线由哪三部分组成? 各自对计算机系统性能有什么影响? 总线的一次信息传送过程大致分哪几个阶段? 若采用同步定时协议, 请画出读数据的同步时序图 完整的总线传输周期包括哪几个阶段? 简要叙述每个阶段的工作 为了提高计算机系统的输入 / 输出能力, 可以在总线的设计与实现中采用哪些方案? 他们各自解决的是什么方面的问题? 集中式仲裁有几种方式? 画出链式查询方式的逻辑结构框图, 说明其工作原理 填空题 进行信息传输的公用通路, 地址线, 控制线, 数据线, 地址总线, 数据总线, 控制总线单总线, 双总线, 三总线, 三总线系统集中控制, 分布控制同步, 异步链式查询方式, 计数器定时查询方式, 独立请求方式, 独立请求方式, 链式查询方式地址总线, 数据总线, 读写控制线总线带宽, 传输,264MB/S 时刻, 应答式, 公共时钟, 可变结构,CPU, 技术 10. 主方, 从方, 定时协议 11. 数据传送总线, 仲裁总线, 中断和同步总线 选择题 C C D D A 名词解释 总线宽度 : 总线通道信号线的位数称为总线宽度 数据总线宽度是决定连接到总线上的设备可能获得的最大性能的决定因素之一, 地址总线宽度决定了总线上连接设备的能力 总线主设备 : 能够申请并获得总线使用权的设备 总线从设备 : 与总线主设备对应, 不能够申请并获得总线使用权的设备 总线源设备 : 总线操作过程中, 将发送数据的设备称为总线源设备 总线目的设备 : 总线操作过程中, 将接收数据的设备称为总线目的设备 存储设备 : 总线上以访问存储器的方式访问的设备称为存储设备

57 I/O 设备 : 总线上以访问外设的方法访问的设备称为 I/O 设备 异步总线 : 采用异步方式工作的总线 独立型总线 : 一条总线连接线上只定义了一种意义的信号或者连接单个总线设备, 称这根连接线为独立型 复用型总线 : 一条总线连接线上定义了多种意义的信号或者连接多个总线设备, 称这根连接线为复用型 复用型策略下, 为了区分是哪一组信号在使用连接线, 需要增加一根标志信号线 总线周期 : 是指通过总线完成一次内存读写操作或完成一次输入 / 输出设备的读写操作所必需的时间 总线周期类型 : 根据操作的性质, 总线周期可区分为内存读周期, 内存写周期,I/O 读周期, I/O 写周期四种类型 总线的等待时间 : 当被读写的内存和外的运行速度低, 不能在一个总线周期的数据时间内完成读写操作, 就必须再增加一到几个数据时间用于继续完成读写操作, 在增加的这一段时间内, 总线处于等待状态, 所以称为总线的等待时间 正常的总线周期 : 如果每次数据传输都要用两个时间, 即地址时间和数据时间组成的完整的总线周期完成读写, 则称这种总线周期为正常的总线周期 同步传输控制 : 在总线上传送数据时, 通信双方使用同一个时钟信号进行同步, 这种控制方式称为同步传输控制 异步传输控制 : 在总线上传送数据时, 允许通信双方各自使用自己的时钟信号, 采用 应答方式 即握手方式解决数据传送过程中的时间配合关系, 而不是共同使用同一个时钟信号进行同步, 这种控制方式称为异步传输控制 简答题 总线通道信号线的位数称为总线宽度 总线按照其传输的信号类型可分为数据总线, 地址总线和控制总线 显然, 总线的宽度越大, 同时可传输的信号就越多, 并行性就越好 数据总线宽度是决定连接到总线上的设备可能获得的最大性能, 即设备一次可接受的数据量 地址总线通常用作设备的寻址以及给出设备内部单元地址, 例如存储器地址 地址总线宽度决定了总线上连接设备的能力, 地址总线宽度越大, 则可访问的地址空间范围越大 控制总线决定了总线工作的状态, 控制信号越多, 总线的工作方式就越多, 控制就越灵活, 总线宽度是连接到总线上的设备可能获得的最大性能的决定性因素之一, 也是影响系统性能的关键因素之一 总线控制器是总线系统的核心, 用来管理总线的使用, 包括总线上设备的管理和设备使用总线的过程管理 在总线控制器实现技术中, 并不一定存在一个独立的控制器, 它的功能可能分布到总线的各个部件或者各个设备上 从功能上看, 总线控制器完成总线协议的实现, 它有以下主要功能 : 总线系统资源的管理 : 总线系统的资源主要有存储空间 设备端口 (I/O) 空间 通道 中断等, 总线控制器需要具有资源的分配 资源冲突的判定 设备的选择 启动 复位等功能 总线系统的定时 : 无论是同步总线还是异步总线, 系统都必须有定时控制 它的主要工作是产生各种总线命令和标识信号, 协调设备的工作过程, 辅助总线仲裁器工作, 控制设备占用总线的时间, 产生各种定时信号等 总线的仲裁 : 当总线中有若干个设备同时产生使用总线的请求时, 需要这些请求进行仲裁, 确定哪一个设备可以获得总线使用权 总线的连接 : 对于系统中存在多种总线, 需要有总线控制器完成不同总线协议之间的转换 ; 对于系统中有多条总线, 总线控制器要完成这些总线之间的连接

58 器 总线控制器在物理上通常与某个总线主设备在一起实现, 因此在物理上可能不存在独立的总线控制 成组数据传输是总线上数据传输方式的一种, 其目的是为了提高总线信息交换的效率 这种方式要求数据传送过程中的源数据和目的数据为一片连接存储单元, 构成地址连接的数据块 因此可以采用一个首地址后面跟着一串数据的处理方法, 以减少数据交换过程中地址命令处理的时间 采用成组数据交换, 省去或者隐藏了首数据以外其他数据的地址命令处理时间, 整个信息交换时间得到较大幅度地减少 成组数据传输时需要有计数器来控制成组传输的结束 该计数器可使用通用寄存器来实现, 也可以单独为成组数据传输使用一特殊寄存器 计数器的初值为传输数据的个数, 即每组传输的数据量 总线传输时, 每传输一个数据, 计数器减 1, 到计数器变为 0 时, 控制总线传输结束 单总线系统是最简单的总线系统, 是由一条总线构成的计算机系统 使用单总线构成的基本的计算机系统中, 除了总线以外, 还包括有中央处理器 存储器设备 输入输出设备等, 它们都以总线设备的形式连接到总线上 单总线具有代价低 控制简单的优点, 但是单总线也存在一些问题 : 多设备竞争总线使用权 使用总线基本原则是, 总线设备之间没有或者很少有多个同时进行信息交换 单总线系统可能存在多设备竞争总线使用权 因此要解决这个问题, 可以采用非单总线结构, 即多总线结构 多种速度相差很大的设备连接在一条总线上 相对于人操作键盘的速度, 计算机工作速度是非常快的 实际上, 计算机上总是存在各种各样速度工作的设备, 在使用总线连接的方式下, 总线的速度与设备的速度需要匹配, 这样才能够获得好的系统效率 为了达到这个目的, 可以在计算机系统中配备多种速度工作的总线, 低速总线作为高速总线的一个设备工作, 构成多级总线的结构 计算机总线是在计算机的各部件之间传输信息的公共通路 总线通常选用集电极开路输出的电路, 或输出端有高阻态输出支持的电路 因为这样的线路的输出端可以直接连接在一起, 并可以实现多路输入中的某一路信息送到总线上 从功能区分, 总线由数据总线 控制总线和地址总线三部分 数据总线在计算机部件之间传输数据 ( 数据 指令 ) 信息, 它决定了计算机系统数据输入 / 输出能力 地址总线在计算机部件之间传输地址信息, 它决定了系统可以寻址的最大内存空间 控制总线给出总线周期类型 I/O 操作完成的时刻 DMA 周期 中断等有关的控制信号 6. 在 3 种总线中, 地址总线的位数决定了最大的主存储器的寻址空间 ; 数据总线的位数与其运行频率的乘积正比于该总线最高的数据传送能力 ; 控制总线的作用是指明总线的周期类型和一次入 / 出操作完成的时刻 总线周期是通过总线完成一次数据传送的时间, 通常由一次地址时间和一次数据时间组成, 若被读写的存储器或外围设备的运行速度慢, 在一次数据时间之内不能完成读写操作, 就要再增加一到多次数据时间, 这增加的一到多次数据时间被称为总线的等待状态 7. 计算机总线是在计算机的各部件之间传输信息的公共通路 总线通常选用集电极开路输出的电路, 或输出端有高阻态输出支持的电路 因为这样的线路的输出端可以直接连接在一起, 并可以实现多路输入中的某一路信息送到总线上 从功能区分, 总线由数据总线 控制总线和地址总线三部分

59 数据总线在计算机部件之间传输数据 ( 数据 指令 ) 信息, 它决定了计算机系统数据输入 / 输出能力 地址总线在计算机部件之间传输地址信息, 它决定了系统可以寻址的最大内存空间 控制总线给出总线周期类型 I/O 操作完成的时刻 DMA 周期 中断等有关的控制信号 8. 总线的一次信息传送过程, 大致分为如下五个阶段 : 请求指令, 总线仲裁, 寻址 ( 目的地址 ), 信息传送, 状态返回 ( 或错误报告 ) 在同步定时协议中, 事件出现在总线上的时刻由总线时钟信号来确定 如下图所示, 总线周期从 t0 开始到 t3 结束 在 t0 时刻, 由 CPU 产生设备地址放在地址总线上, 同时经控制线指出操作的性质 ( 如读内存或读 I/O 设备 ) 有关设备接到地址码和控制信号后, 在 t1 时刻, 按 CPU 要求把数据放到数据总线上, 然后,CPU 在时刻 t2 进行数据选通, 将数据接收到自己的寄存器 此后, 经过一段恢复时间, 到 t3 时刻, 总线周期结束, 可以开始另一个新的数据传送 总线在完成一次传输周期时, 可分为以下四个阶段 : (1) 申请分配阶段 : 由需要使用总线的主模块 ( 或主设备 ) 提出申请, 经总线仲裁机构决定下一传输周期的总线使用权授于哪一个申请者 ; (2) 寻址阶段 : 取得了使用权的主模块, 通过总线发出的此次打算访问的从模块 ( 或从设备 ) 的存储地址或设备地址轶及有关的命令, 启动参与本次传输的从模块 ; (3) 传输阶段 : 主模块和从模块进行数据交换, 数据由源模块发出经数据总线流入目的模块 ; (4) 结束阶段 : 主模块的有关信息均从系统总线上撤除, 让出总线使用权 9. (1) 提高总线时钟的频率, 以便在单位时间内完成更多次数的数据传送 ;(2) 增加数据总线的位数, 以便在每次数据传送时同时传送更多位数的数据 ;(3) 采用成组数据传送 (BURST 传送 ) 方式, 使得在一组数据传送的过程中, 尽可能地把发送地址和传送数据在时间上重叠起来 ;(4) 采用多总线结构, 使得多个数据同时通过不同的总线完成传送 最终达到在单位时间内传送尽可能多的数据的目的, 即提高了输出输入能力 10. 有三种方式 : 链式查询方式, 计数器定时查询方式, 独立请求方式

60 链式查询方式的工作原理如上图所示 : 链式方式, 除一般数据总线 D 和地址总线 A 外, 主要有三根控制线 : 中央仲裁器 ; BS( 忙 ): 该线有效, 表示总线正被某外设使用 ; BR( 总线请求 ): 该线有效, 表示至少有一个外设要求使用总线 ; BG( 总线同意 ): 该线有效, 表示总线控制部件响应总线请求 (BR); 链式查询方式的主要特征是总线同意信号 BG 的传送方式 : 串行地从一个 I/O 接口送到下一个接口 假如 BG 到达的接口无总线请求, 则接着往下传 ; 假如 BG 到达的接口有总线请求,BG 信号不再往下传 这意味着 I/O 接口就获得了总线使用权

61 第七章. 填空题 : 外设接口的主要功能是, 和 输入 / 输出设备的编址方式通常有 和 两种方式 在没有设置专门 I/O 指令的系 统中, 主机启动外围设备的方法是 计算机系统中,CPU 对外设的管理方式有 : 方式 方式 方式 方式 方式五种 程序中断是计算机系统中广泛使用的一种 方式, 当某一外设的数据准备就绪后, 它 主动向 发出请求信号, 后者响应主动请求后, 暂停运行主程序, 自动转移到该设备的 中断处理需要有中断 中断 产生 中断 等硬件支持 如果 CPU 处于中断允许状态, 则可以立即接受中断请求进行中断响应 一旦进入中断响应 过程,CPU 会立即, 并将当前 和 的内容保存到 中 程序中断方式控制输入 / 输出的特点是 : 可以使 和 同时并行工作 中断系统应具有的功能包括 :(1) 实现 和 ;(2) 实现 中断处理过程可以 进行, 的设备可以中断 的中断服务程序 一次中断可以分为 : 等过程 DMA 技术的出现使得 可以通过 直接访问, 同时 CPU 继续执行程序 DMA 方式采用 三种方式 DMA 控制器按其组成分为 : 型和 型两种 选择型 DMA 控制器在 上可以连接多个设备, 而在 上只允许连接一台设备, 适 用于连接 设备 多路型 DMA 控制器不仅在 上, 而且在 上可以连接多个设备, 适合于连接 设备 通道是一个特殊功能的, 它有自己的 专门负责数据输入 / 输出的传输控制, 而 CPU 只负责 功能 通道与 CPU 分时使用, 实现了 内部的数据处理和 的并行工作 通道有三种类型, 分别是 : 数组多路通道可允许 设备进行 型操作, 数据传送单位是 字节多路通道可允许 设备进行 型操作, 数据传送单位是 为了解决多个 同时竞争总线, 必须具有 部件 总线仲裁部件是通过采用 策略或 策略, 从而选择其中一个主设备作为总线的 下一次主方, 接管 权 多个用户共享主存时, 系统应提供 通常采用的方法是 保护和 保护, 并 用硬件来实现 DMA 技术的出现, 使得 可以通过 直接访问, 同时 CPU 可以继续执行程序 选择题 : 在数据的传送过程中, 数据由串行变并行或由并行变串行, 其转换是通过 实现的

62 A. 数据寄存器 B. 移位寄存器 C. 锁存器 D. 内存储器 下面哪种情况会提出中断请求? A. 产生存储周期 窃取 B. 一次 I/O 操作结束 C. 两个数相加 D. 上述三种情况都发生 中断向量地址是 A. 子程序入口地址 B. 中断服务子程序入口地址 C. 中断服务子程序入口地址的地址 D. 子程序入口地址 单向量中断与多向量中断的区别在于 单向量中断是单一中断源的中断, 而多向量中断是多中断源的中断 单向量中断只有单一中断处理入口, 而多向量中断有多个中断处理入口 单向量中断是单级中断, 而多向量中断可实现多级中断 单向量中断不能作为隐指令, 而多向量中断可以形成隐指令 采用 DMA 方式传送数据时, 每传送一个数据就要占用 的时间 A. 一个指令周期 B. 一个机器周期 C. 一个存储周期 D. 一个总线周期 周期挪用方式常用于 中 直接内存存取方式的输入 / 输出 直接程序传送方式的输入 / 输出 CPU 的某寄存器与存储器之间的直接程序传送 程序中断方式的输入 / 输出 在统一编址方式下, 下列哪种说法是正确的 一个具体地址只能对应输入 / 输出设备 一个具体地址只能对应内存单元 一个具体地址可以对应输入 / 输出设备又可以对应内存单元 只对应输入 / 输出设备或只对应内存单元 在独立编址方式下, 下列哪种说法是正确的 一个具体地址只能对应输入 / 输出设备 一个具体地址只能对应内存单元 一个具体地址可以对应输入 / 输出设备又可以对应内存单元 只对应输入 / 输出设备或只对应内存单元 数据格式的串 - 并转换是通过 进行的 A. 并行接口 B. 串行接口 C. 同步接口 D. 异步接口 禁止中断的功能可以由 来完成 A. 中断触发器 B. 中断允许触发器 C. 中断屏蔽触发器 D. 中断禁止触发器 数据多路通道数据的传送是以 为单位进行的

63 A. 字节 B. 字 C. 数据块 D. 位 下列有关中断的论述不正确的是 CPU 和输入 / 输出设备可实现并行工作, 但设备之间不可以并行工作 可以实现多道程序 分时操作 实时操作等 对高速外设 ( 如磁盘 ) 采用中断可能引起数据丢失 计算机的中断源, 可以来自主机, 也可以来自外设 下面论述正确的是 具有专门输入 / 输出指令的计算机的外设, 可以单独编址 统一编址方式下, 不可以访问外设 访问存储器的指令, 只能访问存储器, 一定不能访问外设 只有输入 / 输出才可以访问外设 主机外设不能并行工作的是 A. 程序查询方式 B. 中断方式 C.DMA 方式 D. 通道方式 下列叙述正确的是 CPU 响应中断期间仍执行源程序 在中断过程中, 一旦有中断源提出中断,CPU 立即响应 在中断响应中, 保护断点 保护现场应由用户编程实现 在中断响应中, 保护断点是中断响应自动完成的 中断系统可 实现 A. 仅用硬件 B. 仅用软件 C 通过软 硬结合 D. 以上都不对 中断发生时, 由硬件保护来更新程序计数器 PC, 而不是由软件完成, 主要是为了 A. 能进入中断处理程序并能正确返回原程序 B. 节省内存 C 使中断处理程序易于编制, 不易出差 D. 提高处理机的速度 在 I/O 设备 数据通道 时钟和软件这四项中, 可能成为中断源的是 A.I/O 设备 C.I/O 设备 数据通道和时钟 B.I/O 设备和数据通道 D.I/O 设备 数据通道 时钟和软件 在单级中断中,CPU 一旦响应中断, 就立即关闭 标志, 以防本次中断服务结束前同级 的其它中断源产生另一次中断进行干扰 A. 中断优先 B. 中断屏蔽 C 中断请求 D. 以上都不对 为了便于实现多级中断, 保存现场信息最有效的方法是 A. 通用寄存器 B. 堆栈 C 存储器 D. 外存 CPU 输出数据的速度远远高于打印机的打印速度, 为解决这一矛盾, 可采用

64 A. 并行技术 B. 通道技术 C 缓冲技术 D. 缓存技术 为了实现 CPU 与外设并行工作, 必须引入的基础硬件是 A. 缓冲区 B. 通道 C 时钟 D. 相关寄存器 中断允许触发器是用来 A. 表示外设是否提出了中断请求 B.CPU 是否响应了中断请求 C.CPU 是否正在进行中断处理 D. 开放或关闭可屏蔽硬中断 硬中断服务结束返回断点时, 程序末尾要安排一条指令 IRET, 它的作用是 A. 构成中断结束命令 B. 恢复断点信息并返回 C. 转移到 IRET 的下一条指令 D. 返回到断点处 在采用 DMA 方式高速传送数据时, 数据传送是 在总线控制器发出的控制信号控制下完成的 在 DMA 控制器本身发出的控制信号控制下完成的 由 CPU 执行的程序完成的 由 CPU 响应硬中断处理完成的 如果有多个中断同时发生, 系统将根据中断优先级响应优先级最高的中断请求, 若要调整中断事件的响应次序, 可以通过 A. 中断嵌套 B. 中断向量 C 中断响应 D. 中断屏蔽 通道是重要的 I/O 方式, 其中适合连接大量终端及打印机的通道是 A. 数组多路通道 B. 选择通道 C 字节多路通道 D. 以上答案全不对 一个微处理器构成的实时数据采集系统, 其采样周期为 20ms,A/D 转换时间为 25 微秒, 则 当 CPU 使用 传送方式读取数据时, 其效率最高 A. 查询 B. 中断 C 无条件传送 D. 延时采样 通道程序是由 组成的 A.I/O 指令 B. 通道指令 C 通道状态字 D. 以上答案全不对 CPU 对通道的请求形式是 A. 自陷 B. 中断 C 通道命令 D.I/O 指令 名词解释 :

65 中断单线中断周期挪用管态与目态通道指令接口 简答题 : 通用可编程接口中应由哪些部件组成? 各自的功能是什么? 简述一次 DMA 处理的完整过程 把外设接入计算机系统时, 必须解决哪些基本问题? 通过什么手段解决这些问题? 试说明外设的 I/O 控制方式分类和特点 试举出三种实现中断向量的方法 何为 DMA 方式?DMA 控制器可采用哪几种方式与 CPU 分时使用内存? 通道传送方式有哪些特点? 通道具有哪些功能? CPU 对 I/O 接口的寻址有几种方式? 它们是怎样进行的? 某 I/O 系统由四个设备 : 磁盘 ( 传输速率为 位每秒 ) 磁带( 传输速率为 位每秒 ) 打印机(2000 位每秒 ) CRT(1000 位每秒 ), 是用中断方式 DMA 方式设计此 I/O 系统 ( 注 : 画出 XPU 保护总线控制器在内的 I/O 示意图, 并做出文字说明 ) 一个基本的 DMA 控制器应该包括哪些逻辑构件? 试说明在 DMA 传送方式中, 停止 CPU 访问内存方法的工作原理, 并分析其优缺点 试比较 DMA 方式和中断方式有哪些不同? 在通道的工作过程中, 可能会出现哪几种中断? 它们各在什么情况下产生中断? 说明采用 DMA( 直接内存访问 ) 传送方式的目的?DMA 接口中比一般输入 / 输出接口中要多出一些什么功能电路? 程序查询方式是怎样进行信息交换的? 它有哪些优缺点? 使用中断有哪些好处? 什么是计算机中断系统中的屏蔽技术? 它有何作用? 如下图所示是从实时角度观察到的中断嵌套 试问 : 这个中断系统可实现几重中断? 并分析图中的中断过程?

66 某机用于生产过程中的温度数据采集, 每个采集器含有 8 位数据缓冲器存器一个, 比较器一个, 能与给定范围比较, 可发出 温度过低 或 温度过高 信号, 如下图所示 主机采用外设单独编制方式, 四个采集器公用一个设备码, 共用一个接口, 允许用两种方式访问 : (1) 定期巡回检测方式, 主机可编程指定访问该设备码中的某一采集器 (2) 中断方式, 当采集数据比给定范围过低或过高时能提出随机中断请求, 主机能判别是哪一个采集器请求, 是温度过低或过高 请拟定该接口中有哪些主要部件 ( 不要求画出完善的连线 ), 并概略说明在两种方式下工作原理 20. 参见下图, 为一个二维系统, 请问 : (1) 在中断情况下,CPU 和设备的优先级如何考虑? 请按降序排列各设备的中断优先级 (2) 若 CPU 现执行设备 B 的中断服务程序,IM2,IM1,IM0 的状态是什么? 若 CPU 执行设备 D 的中断服务程序,IM2,IM1,IM0 的状态又什么? (3) 每一级的 IM 能否对某个优先级的个别设备单独进行屏蔽? 若不能, 采取什么方法可达到目的? (4) 若设备 C 一提出中断请求,CPU 立即进行响应, 如何调整才能满足此要求? 21. 如下图所示的系统中断结构是采用单级中断结构, 它要求 CPU 在执行完当前指令时转而对中断请求进行服务, 如果此时真的有中断的话,CPU 就向外部设备系统发出一个肯定 (INTA) 信息, 一个设备如果要捕获 ACK 脉冲, 它就必须发出中断请求 现假设 : TDC 为查询链中每个设备的延迟时间

67 TA,TB,TC 分别为设备 A,B,C 的服务程序所需的执行时间 TS,TR 为保存现场和恢复现场所需的时间试问 :(1) 这种结构在什么情况下达到饱和? (2) 假设现在采用多级优先中断结构, 设备 A 接于最高优先级, 设备 B, 设备 C 次之 这种结构在什么情况下达到饱和? 填空题 : 数据缓冲, 数据格式转换,CPU 与 I/O 通信控制 单独编址, 与主存储器统一编址, 对接口控制 / 状态寄存器启动位置 1 ( 或采用隐指令方式以某个地址码启动信号 ) 程序查询, 程序中断,DMA, 通道, 外围处理机 数据交换,CPU, 自动服务程序 优先级仲裁, 效率, 控制逻辑 禁止中断, 程序计数器, 程序状态字寄存器, 堆栈 CPU, 外设 中断响应, 中断服务, 中断返回, 中断排队, 中断嵌套 嵌套, 优先级高, 优先级低 中断请求, 中断排队并判断优先级, 中断响应, 中断服务 外围设备,DMA 控制器, 内存 停止 CPU 访问, 周期挪用,DMA 和 CPU 交替访问 选择, 多路 物理, 逻辑, 高速 物理, 逻辑, 低速 处理器, 指令和程序, 数据处理 内存,CPU,I/O 设备 选择通道, 数组多路通道, 字节多路通道

68 一个, 传输, 数据块每个, 传输, 字节主设备, 控制权, 总线仲裁优先级, 公平, 总线控制存储保护, 存储区域, 访问方式外围设备,DMA 控制器, 内存 选择题 : 1.B 2.B 3.C 4.B 5.C 6.A 7.D 8.C 9.B 10.B 11.C 12.A 13.A 14.A 15.D 16.C 17.A 18.D 19.B 20.B 21.C 22.A 23.D 24.B 25.B 26.D 27.C 28.B 29.B 30.D 名词解释 中断是 CPU 处理事务的一种方法 在实际应用中, 多数事务是非寻常或非预期的 当系统中出现某些急于处理的异常情况或特殊请求时,CPU 暂时中止正在执行的程序, 先转去执行处理紧要事务的子程序, 当紧要事务处理完毕后,CPU 自动返回到原来的程序断点处继续执行 其中, 引起中断的原因称为中断源 中断请求由中断源发出 中断的复杂性主要表现在中断源的多样性 CPU 只有一根中断请求线 INTR, 各中断源共用该中断请求线发出中断请求 CPU 接到中断请求后, 必须通过软件或硬件的方法来查询出是哪个中断源发出的中断请求 为 DMA 方式进行信息交换的一种方式 在这种方式中, 当设备没有 DMA 请求时,CPU 按程序要求访问内存 一旦设备有 DMA 请求, 则由外设挪用一个或几个内存周期进行 DMA 传送 若 DMA 传送与 CPU 访存产生冲突, 则 DMA 优先 该方法适用于 I/O 设备读写周期大于内存存储周期的情况 把 CPU 运行操作系统管理程序的状态称为管态, 而把 CPU 运行目的程序 ( 即用户作业 ) 的状态称为目态 通道指令又称为通道命令, 它规定了通道应执行的输入 / 输出操作或通道本身应做的操作 接口是两个不同系统的交接部分 简答题 : 1. 通用可编程接口中应有以下部件 : (1) 命令寄存器 : 存放 CPU 发来的控制命令 (2) 状态寄存器 : 供 CPU 通过读操作来了解设备 ( 接口 ) 的运行状态 (3) 数据缓冲寄存器 : 解决 CPU 与输入输出设备运行速度不匹配的矛盾 (4) 处理中断请求 屏蔽和判优等逻辑线路 : 外设可申请中断,CPU 可屏蔽中断及判断优先级 2. 一次 DMA 处理的完整过程由三个阶段组成 : (1) 传送前的预处理 : 由 CPU 完成 CPU 启动 DMA, 如向 DMA 控制器送入设备识别信号, 送入内存地址初值, 传送数据个数等等 之后,CPU 继续执行原来的程序 (2) 数据传送 : 在 DMA 控制器控制下自动完成 (3) 传送结束处理 : 当数据数量计数器的值为 0 时,DMA 向 CPU 发出中断请求信号,CPU 响应该请求后进行中断处理 3. 外设接入计算机系统时, 必须考虑的基本问题是 : 由于外设一般都有自己的独立时钟, 所以把它们接入计算机系统时, 必须解决两个 异步工作的系统之间的同步或通信联络问题

69 由于外设的工作速度远比主机慢, 有的相差达几个数量级, 所以将它们相连接时, 必须解决速度匹配问题 由于外设的数据格式往往与主机内部的数据格式不同, 所以将它们相连时, 必须解决数据格式转换问题 可以通过总线接口来解决以上三个问题 4. 控制方式有 : 程序查询方式 :CPU 的操作和外设的操作能够同步, 且硬件结构比较简单 程序中断方式 : 异步适用于随机出现的服务, 而且一旦提出要求应立即进行, 节省了 CPU 的时间开销, 但硬件结构复杂 DMA 方式 : 数据传输速度很高, 传输速度仅仅受内存访问时间的限制, 需要更多硬件, 适用于内存和高速外设之间大批数据交换的场合 通道方式 : 可以实现对外设的统一管理和外设与内存之间的数据传输, 大大提高了 CPU 的工作效率 外围处理机方式 : 是通道方式的进一步发展, 基本上独立于主机工作, 结构更接近一般处理机 5.(1) 由编码独立实现, 直接产生 (2) 由硬件产生一个 位移量, 再加上 CPU 某寄存器里面存放的基地址 (3) 向量地址位移法 即由优先级编码电路产生对应的固定地址码, 其地址中存放的是转移指令, 通过转移指令可转入设备各自的中断服务程序入口 6. DMA 方式是一种完全由硬件执行 I/O 交换的工作方式 DMA 控制器从 CPU 完全接管对总线的控制 数据交换不经过 CPU, 而直接在内存和 I/O 设备直接进行 DMA 控制器可采用三种方式 : 停止 CPU 访问内存 当外设要求传送一批数据时, 由 DMA 控制器发一个信号给 CPU DMA 控制器获得总线控制权后, 开始进行数据传送 一批数据传送完毕后,DMA 控制器通知 CPU 可以使用内存, 并把总线控制权交给 CPU 周期挪用 当 I/O 设备没有 DMA 请求时,CPU 按程序要求访问内存, 一旦 I/O 设备有 DMA 请求, 则 I/O 设备挪用一个或几个周期 DMA 与 CPU 交替访问 一个 CPU 周期可以分为两个周期, 一个专供 DMA 控制器访问内存, 另一个专供 CPU 访问内存 不需要总线使用权的申请 建立和归还过程 (1) 特点 : 通道是用于输入 / 输出传输控制的专用处理器 它有自己的通道指令 通道地址 通道程序和通道状态字等 通道与 CPU 分时使用内存, 实现 CPU 内部运算与 I/O 设备并行工作,I/O 设备通过通道与内存直接相连, 使用分配给通道的存储周期进行数据的传输操作 当 CPU 要与外设交换数据时, 只需要执行一条启动通道的指令, 而与外设交换数据的操作实际上是在通道控制下完成的 通道通过执行通道程序完成数据交换, 然后以中断分时通知 CPU 关闭通道 CPU 对 I/O 接口的寻址有两种方法 : 存储器对 I/O 方式和端口寻址 存储器对 I/O 方式, 把外设当成一个存储单元来对待 每个外设占用一个存储单元地址 从外设输入一个数据, 作为一次存储器读操作, 而向外设输出一个数据, 作为一次存储器写操作 这种寻址方式不需要专门的 I/O 指令,CPU 对外设的操作可以使用全部的存储器指令, 操作方便 其缺点是占用内存空间

70 端口寻址方式,CPU 有专门的 I/O 指令, 外设是以端口地址的形式出现在指令中的 它用端口地址来区 分不同的外设, 是目前常用的外设寻址方式 根据设备传输率不同, 磁盘 磁带采用 DMA 方式, 打印机 CRT 采用中断方式, 因而使用了独立请求与链式询问相结合的二维总线控制方式 DMA 请求优先级高于中断请求 每一对请求线与响应线又是一个链式查询电路 如图 7.5 所示 : 一个基本的 DMA 控制器应该包括以下几个逻辑构件 : 内存地址计数器 字计数器 数据缓存寄存器 DMA 请求 标志 控制 / 状态 逻辑 中断结构