第七章中断

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耳阵薛
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1 计算机组成原理第五章输入输出系统 1

2 本章内容 I/O 设备的工作原理键盘显示器打印机等 I/O 系统的工作原理 I/O 系统的构成数据传输方式, 即通信协议编址方式数据传送方式传输同步方式数据传输控制方式 : 程序查询中断 DMA... 2

3 I/O 的本质 : 内存与外设间数据交换现代计算机组成设备 Von Neumann 系统的组成运算器控制器存储器输入设备输出设备 Peripheral device 输入设备 :keyboard mouse touchscreen scanner digital camera microphone 输出设备 :displayer printer Connectivity Network 以存储器为中心的体系如何访问 I/O 设备? 组成 ( 软件硬件接口 ) 过程控制主机 processor I/O Interface (adapter) I/O device memory I/O Interface (adapter) I/O device 3

4 I/O:getchar(),putchar()? #include <stdio.h> int main(void) { int ch; printf("input a character:"); /* read a character from the standard input stream */ ch = getchar(); putchar(ch); } return 0;

5 I/O:getchar(),puthar()?

6 I/O 系统组成软件 : 软件的主要任务 : 将数据输入至主机将运算结果输出给用户实现 I/O 系统和主机协同工作操作系统应用软件设备驱动程序设置计数内存首址启动外设 N Ready? 传输一个数据修改计数内存首址硬件 : 种类多样化传送完? N END 6

7 基于 Linux 的计算机系统组成

8 I/O 接口的概念接口可以看成是两个系统或两个部件之间的交接部分既可以是两种硬件之间的连接电路, 也可以是两个软件之间的共同逻辑边界 I/O 接口通常是指主机与外部设备之间设置的一个硬件电路及其相应的软件控制设置接口的理由 : 1. 设备选择 2. 数据缓冲 3. 电平转换 4. 在 CPU 和外设之间传送命令 5. 监视设备状态 ( 错误处理 ) 8

9 总线连接方式的 I/O 接口电路 I/O 总线数据线状态线命令线设备选择线 ( 地址线 ) I/O 接口 I/O 接口设备设备 9

10 I/O 接口的功能与组成 1. 选址 ( 设备选择 ) 2. 传送命令命令寄存器, 命令译码器 3. 传送数据数据缓冲寄存器 4. 反映 I/O 设备工作状态暂停准备就绪正在准备等状态 10

11 接口 (interface) 和端口 (port) 端口 = 寄存器组 ( 数据控制状态 ) 接口 =N 个端口 + 控制逻辑 11

12 接口的类型按数据传送方式分, 有并行接口和串行接口并行接口 : 一个字节或一个字的所有位同时传送, 如 Intel 8255 串行接口 : 一位一位传送, 如 Intel 8251 按功能选择的灵活性分, 有可编程接口和不可编程接口可编程接口 : 可用程序来改变或选择接口的功能和操作方式 ( 如 Intel 8255 Intel 8251) 不可编程接口 : 不能用程序来改变其功能, 但可通过硬连线路逻辑来实现不同的功能 ( 如并行接口芯片 Intel 8212) 按通用性分类, 有通用接口和专用接口通用接口 : 可供多种外设使用, 如 Intel 专用接口 : 为某类外设或某种用途专门设计的, 如 Intel 8279 可编程键盘 / 显示器接口 ;Intel 8275 可编程 CRT 控制器接口等按数据传送的控制方式分类, 有程序型接口和 DMA 式接口程序型式接口 : 用于连接速度较慢的设备, 如键盘打印机等, 如 Intel 8259 DMA 式接口 : 用于连接高速 I/O 设备, 如磁盘, 常用 Intel

13 I/O 设备与主机的联系方式 1. I/O 端口的编址方式 2. 设备寻址 : 每台设备都有一个设备号, I/O 指令的设备码字段直接指出设备号 3. 数据传送方式 ( 串行 / 并行 ) 4. 同步方式 ( 联络方式 ) 5. 连接方式 ( 拓扑结构 ) 13

14 I/O 编址方式统一编址存储器映射方式在主存储器的地址空间中划出某一区域专门作为外设地址区使用外设寄存器的地址包含在主存储器的地址空间内划给外设的这部分区域不能配置存储器芯片使用通用的 MOV 或访存指令也可以访问 I/O 接口需占用小部分存储空间 Intel MCS-51 MIPS ARM 等采用 0 I/O XXXXH XXXXH 存储器整个地址空间 14

15 I/O 编址方式独立编址 I/O 端口和存储器分开编址 (I/O Mapped I/O) 指令系统中分别设立面向存储器的指令和面向 I/O 操作的指令 (IN 指令和 OUT 指令 ) 优点 : 不占用主存空间缺点 : 需专门的 I/O 指令, 其寻址方式较简单, 编程灵活性稍差 80x86 采用 I/O 端口独立编址 XXXXH 0 0 存储器 YYYYH I/O 15

16 独立编址 I/O 寻址

17 同步方式主机较外设速度快, 必须同步 1. 立即响应方式 : 外设处于等待状态,CPU 的 I/O 指令一到, 立即响应如指示灯的亮与灭 2. 异步方式 : Handshaking protocol 应答式 (acknowledge) Ready: 就绪 Strobe: 选通速度慢 CPU I/O 接口 Ready I/O 设备 3. 同步式 : 主机与外设采用同步时标并行, 速度快 Strobe 17

18 外设与主机的连接方式拓扑结构 (topology) 主机主机外设外设总线型 (BUS)-IDE 硬盘外设外设外设星型, 又叫辐射式 -USB 主机外设外设外设级联型 (Cascade)-SCSI 18

19 数据传输控制方式 1. 程序查询方式 2. 程序中断方式 CPU 控制传递过程 3. 直接内存访问方式 (Direct Memory Access) 19

20 5.4 程序查询方式 20

21 程序查询方式检查状态标记 Ready? Y 传输数据 N 设置计数内存首址启动外设 N Ready? 传输一个数据修改计数内存首址由 CPU 控制数据传输的过程处理器等待, 效率低传送完? N END 21

22 多个设备的查询流程示意 22

23 程序查询方式的接口电路 DBR: 数据缓冲器, 用于存放欲传送的数据 D 为完成触发器,B 为工作触发器 23

24 例 : 发声程序设计 0B01:0100 in al,61 0B01:0102 xor al,2 0B01:0104 out 61,al 0B01:0106 mov cx,400 0B01:0109 loop 109 0B01:010B jmp 100

25 5.5 程序中断方式 ( ) 25

26 中断概念中断的概念暂停当前程序的执行, 转而执行其他程序, 在它们执行完成后再恢复被中断程序的执行允许一个处理器同时执行多个任务中断服务程序 (ISR) 中断的产生为了提高计算机的整机效率为了应付突发事件为了实时控制的需要当前程序中断服务程序为了实现中断, 计算机系统中必须有相应的中断系统或中断机构 26

27 中断 I/O 过程

28 Program Flow of Control without and with Interrupts

29 Short I/O Wait Long I/O Wait

30 中断 I/O 用途 CPU 与 I/O 设备并行工作键盘输入响应, 打印机输出硬件故障处理 : 故障 --> 中断 --> 自动恢复掉电后自动保存当前状态人机通信随机干预机器工作, 如死循环处理 (Ctrl-Break) 多任务切换时钟中断实时处理对随机事件的快速响应多处理机通信 CPU 与 FPU 30

31 中断分类内部中断, 外部中断硬中断, 软中断 ( 指令 ) 可屏蔽中断不可屏蔽中断 (NMI) 中断异常陷阱精确中断, 不精确中断 31

32 中断系统需解决的问题 1. 如何确定中断源 2. 出现多个中断时, 中断响应的顺序 3. 中断响应的条件时机条件 : 处理器允许中断该中断未被屏蔽时机 : 指令周期结束检查是否有中断请求 4. 现场保护与恢复 5. 中断服务程序的入口地址 6. 中断处理过程中出现中断如何处理? 32

33 中断请求标记 ( 中断源识别 ) 中断请求触发器 (INTR): 用于保存各中断源的请求每个中断源一位可以在 CPU 内部, 也可以在外部 (8259) n 掉电过热内存读写校验错阶上溢非法除法光电输入机打印输出机中断请求标记寄存器 33

34 中断判优逻辑中断优先级 (priority) 各个中断源的优先顺序是根据该中断若得不到及时响应, 致使机器工作出错的严重程度而定的 8086/8088 除软件中断外, 内部非屏蔽中断可屏蔽中断均设立有优先级内部 : 溢出断点单步除 0 内部中断 ( 除单步外 ) 的优先级高于非屏蔽中断, 非屏蔽中断高于可屏蔽中断, 单步中断优先级最低中断判优可用硬件实现, 也可用软件实现硬件排队软件排队 34

35 中断判优逻辑硬件排队硬件排队分两种情况第一种, 链式排队器对应中断请求触发器分散在各个接口电路中的情况第二种, 集中式将排队器设在 CPU 内 ( 或中断控制器中 ) 35

36 中断判优逻辑硬件排队第一种叫链式排队器, 对应中断请求触发器分散在各个接口电路中的情况 36

37 中断判优逻辑硬件排队第二种是将排队器设在 CPU 内 INTP 1 INTP 2 INTP 3 INTP & & & INTR 1 INTR 2 INTR 3 INTR 4 37

38 中断判优逻辑软件排队软件排队通过编写查询程序实现是否 A 请求? 否是否 B 请求? 否是否 C 请求? 否是是是转 A 的服务程序入口地址转 B 的服务程序入口地址转 C 的服务程序入口地址 38

39 中断服务程序入口地址不同的中断 ( 类型 ) 有各自的服务程序硬件向量法 ( 中断向量法 ) 中断向量 : 设备接口向 CPU 提供的自身标识 0 FFH Jmp 300 Jmp 400 中断向量表 CPU 根据中断向量检索中断向量表得到中断服务程序的入口地址 300H 400H 程序代码区软件查询法 : 用软件寻找中断服务程序入口地址的方法由程序员 ( 或系统 ) 事先确定中断源对应的入口地址, 不涉及硬件设备, 但查询时间比较长 39

40 中断响应的条件和时间条件 : 处理器允许中断该中断未被屏蔽程序状态寄存器 PSW 中断屏蔽寄存器 IMR 时机 : 指令周期结束检查是否有中断请求中断周期 : 两个机器周期中断查询读中断向量保存断点 (npc), 关中断查询断点 :(llxx?) 某些计算机中的有些执行时间很长, 若 CPU 的查询信号一律安排在指令周期结束时刻, 又可能因 CPU 发现中断请求过迟而出错为此, 在指令执行过程中设置若干个查询段点,CPU 在每个查询断点时刻发出中断查询信号, 以便及时发现和响应中断请求 40

41 中断隐指令中断隐指令 : 在机器指令系统中没有的指令, 它是 CPU 在中断周期内由硬件自动完成的一条指令中断隐指令的主要功能 : 中断响应保护程序断点 : 将当前程序计数器 PC 的内容 ( 程序段点 ) 保存到存储器中, 或者存在存储器的特定单元 ( 如 0 号地址 ), 或者入栈寻找中断服务程序的入口地址关中断 : 确保 CPU 响应中断后的所需作的一序列操作不至于有受到新的中断请求的干扰中断返回 41

42 保护现场和恢复现场保护现场 : 程序断点中断隐指令完成 CPU 内部寄存器内容用户 ( 或系统 ) 用机器指令编程实现恢复现场 : 在中断返回前, 必须将寄存器的内容恢复到中断处理前的状态由中断服务程序完成 42

43 多重中断在中断服务过程中出现高级别中断中断嵌套同级低级不嵌套多重中断断点保护利用栈先进后出的特点若将断点保存在特定存储单元内 ( 例如约定为 0 号单元 ), 为保证多重中断的断点不会被覆盖, 需在执行开中断指令之前先将 0 号地址单元的内容转存至别的地址单元 43

44 实现多重中断的条件提前设置开中断指令开中断的位置不一样优先级别高的中断源有权中断优先级别低的中断源单重中断多重中断 44

45 实现多重中断的条件 2. 优先级别高的中断源有权中断优先级别低的中断源 45

46 中断屏蔽技术禁止响应某些中断可屏蔽中断 vs. 不可屏蔽中断可以屏蔽外部中断, 不能屏蔽软中断中断允许触发器 CPU 内部 PSW 中的一位, 可以禁止 CPU 响应所有可屏蔽中断中断屏蔽寄存器 (IMR) 位于中断接口中, 每个中断源一位 ( 每位称作中断屏蔽触发器 ) 屏蔽字 : 中断屏蔽寄存器的内容中断响应条件 : 处理器允许中断该中断未被屏蔽 46

47 中断屏蔽技术中断屏蔽触发器和屏蔽字中断接口电路中完成触发器 D 中断请求触发器 INTR 和屏蔽触发器 MASK 三者之间的关系 47

48 中断屏蔽技术中断屏蔽触发器和屏蔽字具有屏蔽功能的排队器 INTP 1 INTP 2 INTP 3 INTP & & & INTR 1 INTR 2 INTR 3 INTR 4 MASK 1 MASK 2 MASK 3 MASK 4 48

49 中断屏蔽技术中断屏蔽字可改变优先等级例如 :5 级中断高于 6 级中断, 但若在中断服务程序中预先设置屏蔽字为 : 这样, 当 5 6 级中断同时发生时,5 级中断被屏蔽,6 级中断未被屏蔽, 因此, 可以优先响应 6 级中断当处理完 6 级中断后, 再设屏蔽字为 , CPU 才能响应 5 级中断源的请求 49

50 程序中断方式接口电路的基本组成 ( 分布式 ) 50

51 如何构成系统? CPU

52 中断响应过程响应过程发 INTA, 识别中断源 ( 读中断类型码 ) 清中断关中断保存断点 :PC, 标志寄存器得到中断向量, 转 ISR 保存现场 : 通用寄存器保存的位置 : 主存, 堆栈开中断允许多重中断执行中断服务关中断恢复现场 IRET 开中断中断隐指令中断返回软硬件协同完成中断隐指令 IRET 中断隐指令 ( 中断周期 ) ISR 52

53 例 :8086 Pinout

54 8259 中断服务寄存器 (ISR): 用于保存所有正在服务的中断源

55 8088 CPU NMI 8087 中断请求 RAM 奇偶错 I/O 通道检查错 NMI 源 INTR 优先级 8259A I/O 通道 8253 定时器键盘未用异步通信卡 ( 辅 ) 异步通信卡 ( 主 ) 硬盘软盘并行打印机 55

56 8254 可编程间隔定时器 (PIT) 3 个计时通道每个通道都有一个递减计数器, 最大值是 10000h 通道 0: 负责更新系统时钟每个时钟滴答 ( 计数器减到 0) 产生一次时钟中断时钟中断频率为 /65536=18.2HZ 送往 8259 IRQ0, 产生周期性的时钟 tick 信号通道 1: 用于控制 DMAC 对 RAM 的刷新通道 2: 产生方波信号, 连接到 PC 机的扬声器

57 8086 中断服务程序 ISR 框架结构 INTHANDLE PROC FAR INTHAND: PUSH AX PUSH BX PUSH CX POP CX POP BX POP AX IRET 57

58 键盘工作原理由一组排列成阵列的按键开关组成按下一个键, 产生一个位置码位置码转换成字符码, 送入主机读键过程按键识别 ( 查出按下的是哪一个键 ) 将此键翻译成 ASCII 码编码键盘与非编码键盘编码键盘法 : 采用硬件电路确认哪个键按下的方法非编码键盘法 : 采用软件确认哪个键按下的方法它利用简单的硬件和一套专用的键盘编码程序来判断按键的位置, 然后由 CPU 将位置码经查表程序转换成相应的编码信息硬件 : 编码键盘, 直接得到字符码 (ASCII) 软件 : 非编码键盘, 读位置码 -> 查表 -> 字符码消抖方法 ( 按键时产生的机械抖动容易造成误判 ): 硬件电路, 软件 58

59 Keyboard-to-processor connection

60 编码键盘原理图启动 6 位计数器时钟发生器暂停 3-8 译码器 8 8 键盘单稳清译码器中断触发器 ROM /CS 延时 /RD 地址译码输出中断请求 CPU 要点 : ROM 中存储各个按键的字符码 (ASCII) 计数器循环计数扫描键盘得到当前按键的位置码按键按下时停止计数, 并产生中断请求,CPU 读字符码 60

61 多核高级可编程中断控制器 APIC 由 Local APIC 和 I/O APIC 构成, 负责传送 IPI 消息通过中断命令寄存器 (ICR) 来接收和发送 IPI 消息外部中断 : 必须将外部中断处理分发给一组核处理核间中断 : 用于核间通信, 须将某核的中断请求分发给能够提供服务的核

62 例 :APIC

63 SMP IRQ Affinity

64 中断小结基本概念基本概念中断中断类型中断优先级中断屏蔽中断嵌套中断服务中断向量... 中断的响应条件时机中断处理过程中断向量保存现场中断服务恢复现场中断返回如果中断频繁, 则效率低高速批量数据传输不适用某些任务必须使用 ( 如调度 ) ISR 必须短小同步? 异步? 与时钟的关系响应的及时性软中断, 内部中断, 异常 : 同步硬中断, 外部中断 : 异步 ( 与指令周期的关系, 低优先级不能中断高优先级 ) 80x86 memory INTR INTA I/O 接口 I/O 接口 n IRQ1 IRQn Device Device 64

65 5.6 DMA 方式 65

66 DMA 方式进一步提高效率, 避免在 I/O 时占用 CPU 需要解决访存时总线冲突问题 CPU 在总线周期结束时让出总线时钟周期总线周期指令周期时钟周期批量数据传输总线周期指令周期 processor memory I/O Interface (DMA Controller) I/O device 66

67 DMA 概念用途 : 高速外设直接与主存进行数据传输 CPU 不用暂停现行程序而为 I/O 服务关键问题 :DMA 接口与 CPU 之间共享主存, 存在总线争用访存冲突问题 CPU 暂停方式周期窃取方式交替访问方式 processor memory I/O Interface (DMA Controller) I/O device 67

68 CPU 暂停方式 CPU 暂停方式过程 DMA 向 CPU 申请总线 CPU 暂停 DMA 传输 DMA 释放总线 CPU 继续并未真正实现并发回顾 : 总线主设备 (Master) 从设备 (Slaver) 总线仲裁 68

69 周期窃取 / 周期挪用 (cycle stealing) 当 I/O 设备发出 DMA 请求时,I/O 设备便挪用或窃取总线占用权一个或几个主存周期有三种情况 CPU 不访存 ( 复杂指令 mul):dma 使用 CPU 正在访存 :DMA 等待 CPU 完成 ( 总线周期结束 ), 然后获得总线使用权 CPU 与 DMA 同时发生 :DMA 优先, 窃取一到二个存取周期 ( 否则数据丢失 ) 应该指出,I/O 设备每挪用一个主存周期都要申请总线控制权建立总线控制权和归还总线控制权因此, 尽管传送一个字对主存而言之占用一个主存周期, 但是对 DMA 接口而言, 实质上要占 2~5 个主存周期 69

70 CPU 暂停方式和周期挪用示意 70

71 交替访问周期扩展将 CPU 工作周期延长 ( 或者 CPU 的工作周期本身比主存周期长得多 ), 分成两段下图为交替访问方式示意图这种方式不需要总线使用权的建立和归还过程, 总线使用权是通过 C 1 和 C 2 分别控制的实际上总线便成了 C 1 和 C 2 控制下的多路转换器 71

72 DMA 接口的功能 1 向 CPU 申请 DMA 传送 ; 2 在 CPU 允许 DMA 工作时, 处理总线控制权的转交, 避免因进入 DMA 工作而影响 CPU 正常活动或引起总线竞争 ; 3 在 DMA 期间管理系统总线, 控制数据传送 ; 4 确定数据传送的起始地址和数据长度, 修正数据传送过程中的数据地址和数据长度 ; 5 在数据块传送结束时, 给出 DMA 操作完成的信号 72

73 简单的 DMA 接口的基本组成 DMA 接口也称作 DMA 控制器 (DMAC) 主存地址寄存器 (Address Register) 每传输一个数据 ( 字节字 ), 地址加 1 字计数器 (word counter) 数据缓存寄存器 (Buffer Reg) 完成数据格式转换等数据传输不一定经过 DMAC DMA 控制逻辑 DREQ-DACK HRQ-HLDA 优先级控制设备地址寄存器 (DAR) 外设中数据块地址或当前设备的设备号中断逻辑不一定在 DMAC 中请求 CPU 进行 DMA 后处理 DMA 出错处理 73

74 DMA 工作过程预处理初始化 ( 数据传输方向 AR WC DAR) 启动设备开始传输数据传输外设准备好数据外设通过 DMAC 申请总线使用权 DREQ HRQ HLDA DACK DMAC 接管总线, 控制完成数据传输释放总线 /HLDA 后处理请求中断服务, 对读入的数据进行处理 74

75 DMA 控制器 (DMAC) 功能申请总线控制总线控制数据传输过程 ( 地址计数读写命令 ) 释放总线 processor HRQ DMA Controller memory HLDA DREQ DACK I/O 接口 I/O device 75

76 DMA 系统连接方式系统中存在多个 DMA 通道和多个 I/O 设备, 如何连接? 优先级问题 DMA CPU: 多个 DMAC 公共请求方式 : 链式 / 级联独立请求方式 : 星型连接主机 DMA 设备 : 一个 DMAC 多个设备选择型 : DMAC 软选择响应设备多路型 : 硬选择响应设备链式多路型独立请求多路型分布式? 集中式? 分布式 : 公共请求, 链式多路型集中式 : 独立请求, 选择型外设外设外设主机外设外设外设 76

77 DMA CPU 公共请求方式 77

78 DMA CPU 独立请求方式 78

79 DMA 接口的类型 ( 与设备接口 ) 一个 DMAC 多个设备选择型 : DMAC 软选择响应设备多路型 : 硬选择响应设备链式多路型独立请求多路型分布式? 集中式? 分布式 : 公共请求, 链式多路型集中式 : 独立请求, 选择型 79

80 DMA 接口的类型选择型 DMA 接口的逻辑框图 80

81 DMA 接口的类型多路型 DMA 接口的逻辑框图 81

82 DMA 接口的类型多路型 DMA 接口的工作原理 82

83 8237A 内部逻辑框图方式字中通道号 4 83

84 DMAC 控制 I/O 内存与外设内存与内存外设与外设单字节块传输请求传输

85 两种 DMA 应用模式 pull: 程序主动 read/write 数据, 如访问磁盘文件进程初始化 DMAC, 并在内存中建数据缓冲区进程发 read 后, 挂起等待 OS 调度 CPU 执行其他进程 DMAC 控制完成数据传输后, 发 int CPU 响应 int, 调度被挂起的进程进程进行数据处理 push: 外设向 MEM 中推数据, 如网络传输, 称异步方法外设接收数据后, 发 int ISR 中系统初始化 DMAC, 并建数据缓冲区环形缓冲区外设写数据 (DMAC), 完成数据传输后发 int ISR 中调度相应进程进行数据处理

86 IDE 接口 PIO 模式 : 3.3MB/s~16.6MB/s(PIO mode 0~4) DMA 模式 Single-Word DMA Multi-Word DMA, 最大传输速率 16.6MB/s Ultra DMA Mode,133MB/ 秒 86

87 例用 DMA 方式将串行通信口接收到的 200 字节数据存入以 BUFFER 为首地址内存区域初始化 DMAC 初始化 : 向 DMAC 写入内存首地址, 传输计数 (200), 传输方向 ( 外设内存 ), 控制命令 ( 允许 DMA 传输 ) 等串行通信接口初始化 : 设置串行通信的参数, 允许串行输入等数据传输串口每输入一个数据, 自动进行 DMA 传输最后一个数据传输结束后,DMAC 发出传输结束信号 EOP 后处理 CPU 可以通过查询知道传输已经结束, 也可以利用 EOP 信号申请中断, 在中断服务程序里进行后处理

88 Virtual memory organization Data Data Processor Cache MMU Virtual address Physical address Physical address Memory management unit (MMU) translates virtual addresses into physical addresses. If the desired data or instructions are in the main memory they are fetched as described previously. If the desired data or instructions are not in the main memory, they must be transferred from secondary storage to the main memory. MMU causes the operating system to bring the data from the secondary storage into the main memory. Main memory DMA transfer Disk storage

89 DMA 与 cache 一致性禁止 DMA 目标地址范围内的 cache 功能 : 设置这些内存页 uncached Flush 与 Invalidate 操作

90 DMA 小结用途数据传输,DRAM 刷新控制关键问题 : 总线争用访存冲突 CPU 暂停方式 :x86 系统采用周期窃取方式 : 本书称广泛采用? 交替访问方式工作过程 : 预处理数据传输后处理 DMAC 的功能数据传输的 DMA 方式与 INT 方式的比较 90

91 中断控制方式与 DMA 方式有何异同? DMA 是程序中断传送技术的发展, 在硬件逻辑机构的支持下, 以更快的速度, 更简便的形式传送数据, 二者的区别为 : (1) 中断方式通过程序实现数据传送, 而 DMA 方式直接靠硬件来实现 (2)CPU 对中断的响应是在执行完一条指令之后, 而对 DMA 的响应则可以在指令执行过程中的任何两个存储周期之间 (3) 中断方式具有数据传送和处理异常事件的能力, 而 DMA 只能进行数据传送 (4) 中断方式必须切换程序, 要进行 CPU 现场的保护和恢复, DMA 仅挪用了一个存储周期, 不改变 CPU 现场 (5)DMA 请求的优先权比中断请求高,CPU 优先响应 DMA 请求, 是为了避免 DMA 所连接的高速外设丢失数据 91

92 三种方式的 CPU 工作效率比较 92

93 设备驱动程序

95 驱动程序和设备

96 输入输出系统的发展如何控制输入输出的过程如何解放 CPU? 四个阶段 ( 四种类型 ) 以 CPU 为中心的阶段 ( 早期阶段 ) 接口模块和 DMA 阶段具有通道结构的阶段具有 I/O 处理机的阶段 96

97 早期阶段主存储器 CPU I/O I/O 设备较少,I/O 设备与主机交换信息都通过 CPU 这种交换方式延续了很长时间当时的 I/O 设备具有如下几个特点 : 每个 I/O 设备都必须配有一套独立的逻辑电路与 CPU 相连, 线路复杂输入输出过程穿插在 CPU 执行程序之中进行, 当 I/O 与主机交换信息时,CPU 不得不停止各种运算每个 I/O 设备的逻辑控制电路与 CPU 的控制器紧密构成一个不可分割的整体, 增减或更换 I/O 设备十分困难 97

98 接口模块和 DMA 阶段接口模块 : 控制缓冲 I/O 设备与 CPU 可按并行方式工作在主机与 I/O 交换信息时,CPU 要中断现行程序 DMA I/O 和主存之间增加一条数据通路 CPU I/O 总线主存总线内存 DMA 总线 I/O 接口 I/O 接口 I/O 接口高速外设设备 1 设备 n 98

99 具有通道结构的阶段对大型系统, 设备多, 数据传输频繁,DMA 造成的总线冲突仍然影响 CPU 的效率解决办法 : 采用 I/O 通道方式进行数据交换执行专用指令, 完成数据交换专用处理器, 受主 CPU 控制 ( 启停等 ) processor I/O channel Device memory I/O channel Device 99

100 具有通道结构的阶段通道与 DMA 的区别对 CPU 而言, 通道比 DMA 具有更强的独立处理 I/O 的能力 DMA 方式是通过 DMA 控制器控制总线, 在外设和主存之间直接实现 I/O 传送 ; 而通道通过执行通道程序进行 I/O 操作的管理 DMA 控制器通常只控制一台或多台同类的高速设备, 而通道可控制多台同类或不同类的设备通道的位置主存 CPU 通道设备控制器外设 100

101 具有通道结构的阶段 CPU 对通道的控制通过如下两个方式进行 CPU 执行 I/O 指令当需要进行 I/O 操作时,CPU 按约定的格式准备好命令和数据, 编制好通道程序, 然后通过执行 I/O 指令 ( 例如 :START I/O,TEST I/O, HALT I/O 等 ) 来启动通道 I/O 指令应给出通道开始工作所需的全部参数, 如 : 通道执行何种操作, 在哪个通道和设备上进行操作等 CPU 启动道后, 通道和外部设备将独立进行工作处理来自通道的中断请求当通道和外设发生异常或结束处理时, 通道采用中断方式向处理器报告 101

102 具有通道的 I/O 硬件 102

103 具有 I/O 处理机的阶段 I/O 处理机 (IOP) 又叫外围处理机 (Peripheral Processor Unit 或 PPU) 独立于主机工作, 不仅可完成 I/O 通道要完成的 I/O 控制, 还可完成码制转换格式处理数据块检错纠错等操作对于早期阶段, 接口模块和 DMA 阶段, 具有通道结构的阶段, 具有 I/O 处理机的阶段这四个阶段 : 这些方法逐步把处理 I/O 操作的负担从 CPU 移到更智能化的 I/O 控制器或 I/O 处理器, 使处理器周期从 I/O 操作中释放出来但也逐步增加了 I/O 系统的复杂性和价格因此, 一个给定的计算机系统应该根据它所连接的设备选择合适的 I/O 控制方式 103

104 几种方式比较 ( 见 Stallings 6.7) 主要差异是 I/O 设备与 CPU 的连接方式和控制方式 CPU 直接控制外设 : 简单的微控制器仍然采用加入 I/O 控制器,CPU 脱离具体外设操作加入中断机制,CPU 不再等待 I/O 加入 DMA 机制,CPU 与 I/O 并行将 I/O 模块转换成专用的 I/O 处理器 I/O 处理器有自己的指令集, CPU 通过让 I/O 处理器执行专用的程序而完成一系列的 I/O 操作将 I/O 模块转换成专用的 I/O 处理机, 独立管理多个外设

105 105

106 106

107 小结内容外设原理 I/O 系统组成 I/O 接口的基本特征编址方式同步方式控制方式要求基本工作原理流程结构框图解放 CPU? 作业仿真 ( 可选 ) 107

108 系统互连 DMAC

109 Big Picture 仿真 : 层次化主机 processor I/O Interface (adapter) memory I/O Interface (adapter) I/O device I/O device 地址总线数据总线 HLDA INTA Hold Clk CPU Reset MEM I/O NMI 中断设备 RD/WT INTR I/O DMA 设备 109

110 110

本章内容 I/O 系统的工作原理 I/O 系统的构成数据传输方式 : 通信协议编址方式数据传送方式传输同步方式数据传输控制方式 : 程序查询中断 DMA... I/O 设备的工作原理键盘显示器打印机等 2

本章内容 I/O 系统的工作原理 I/O 系统的构成数据传输方式 : 通信协议编址方式数据传送方式传输同步方式数据传输控制方式 : 程序查询中断 DMA... I/O 设备的工作原理键盘显示器打印机等 2 计算机组成原理第五章输入输出系统 llxx@ustc.edu.cn wjluo@ustc.edu.cn 1 本章内容 I/O 系统的工作原理 I/O 系统的构成数据传输方式 : 通信协议编址方式数据传送方式传输同步方式数据传输控制方式 : 程序查询中断 DMA... I/O 设备的工作原理键盘显示器打印机等 2 I/O:getchar(),putchar()? #include

第七章 中断

第七章中断