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费准狄
7 years ago
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1 计算机组织与系统结构存储器系统 Memory System ( 第十七讲 ) 程旭易江芳

2 本讲提纲存储系统引论存储系统 : 全貌存储工艺技术 : SRAM 和寄存器堆存储工艺技术 :DRAM 总结

3 教学目标 : 已经掌握的内容计算机的五个基本部件处理器输入控制存储器数据通路输出本讲主题 : 存储系统

4 Performance 微处理器 -DRAM 的延迟差距 1000 CPU Proc 60%/yr Processor-Memory Performance Gap: (grows 50% / year) DRAM DRAM 7%/yr. Time

5 存储系统的扩展图示处理器控制 Memory 数据通路 Memory Memory Memory Memory 速度 : 最快最慢容量 : 最小最大每位成本 : 最高最低

6 局部性原理局部性原理 : CPU 访问存储器时, 无论是取指令还是存取数据, 所访问的存储单元都趋于聚集在一个较小的连续区域中两种不同类型的局部性 : 时间局部性 (Temporal Locality): 如果一个信息项正在被访问, 那么在近期她很可能还会被再次访问 - 原因 : 程序循环堆栈空间局部性 (Spatial Locality): 在最近的将来将用到的信息很可能与现在正在使用的信息在空间地址上是临近的 - 原因 : 指令顺序执行数组存放

7 存储层次 : 工作原理在任何指定时间, 数据只能在相邻的两级之间拷贝 : 较高级 : 与处理器较近的存储级 - 较小较快使用较昂贵的技术工艺较低级 : 与处理器较远的存储级 - 较大较慢使用较廉价的技术工艺存储块 : 在两级存储层次中, 信息出现或者不出现的最小单位至处理器来自处理器较高级存储器 X 块较低级存储器 Y 块

8 存储层次 : 术语命中 (Hit): 数据在较高层的某一块中出现 ( 例如 X 块 ) 命中率 (Hit Rate): 在较高层发现存储访问的比率命中时间 (Hit Time): 访问在较高层命中数据的时间 = RAM 访问时间 + 确定命中 / 失效的时间失效 (Miss): 需要从较低层中的块中找回数据 (Y 块 ) 失效率 (Miss Rate) = 1 - ( 命中率 ) 失效损失 (Miss Penalty): 替换较高层存储的一个数据块的时间 + 将该块交付给处理器的时间命中时间 << 失效损失至处理器来自处理器较高级存储器 X 块较低级存储器 Y 块

9 存储层次 : 如何工作? 时间局部性 (Temporal Locality): 如果一个信息项正在被访问, 那么在近期她很可能还会被再次访问将最近被访问的信息项放在离处理器较近的地方空间局部性 (Spatial Locality): 在最近的将来将用到的信息很可能与现在正在使用的信息在空间地址上是临近的将包括临近存储字的数据块一起移动到较高层存储中至处理器来自处理器较高级存储器 X 块较低级存储器 Y 块

10 现代计算机中的存储层次通过利用程序访问的局部性 : 向用户提供最廉价工艺实现的存储器的存储容量向用户提供最快速工艺可能实现的访问速度处理器控制数据通路寄存器堆片载 cache 第二级 Cache (SRAM) 主存 (DRAM) 二级存储 ( 磁盘 ) 速度 (ns): ,000,000 (10 ms) 容量 (bytes): 100 K M G

11 存储层次技术随机访问 : 随机是好事 : 对所有位置的访问时间是相同的 DRAM: Dynamic Random Access Memory - 高密低功耗价廉慢速 - 动态 : 需要定期刷新 SRAM: Static Random Access Memory - 低密高功耗昂贵快速 - 静态 : 如果不掉电, 内容将永久保持! 不是太随机的访问技术 : 访问时间因位置的不同而不同, 因访问的时刻不同而不同例如 : 磁盘磁带 CDROM 后续讲授内容将侧重于随机访问技术主存 : DRAMs Caches: SRAMs

12 随机存储器 (RAM) 技术为什么计算机设计人员需要了解 RAM 技术? 处理器的性能通常受到存储器代宽的限制随着集成电路密度的增加, 一些存储器将和处理器集成在同一芯片上 - 片载存储器来满足特殊需求 - 指令 cache - 数据 cache - 写缓冲器为什么不用触发器技术来实现 RAM? 密度 :RAM 需要更高的密度

13 技术工艺发展趋势容量速度逻辑电路 : 三年两倍三年两倍 DRAM: 三年四倍十年 1.4 倍 Disk: 三年两倍十年 1.4 倍 DRAM 年代容量时钟周期 Kb 250 ns Kb 220 ns Mb 190 ns Mb 165 ns Mb 145 ns Mb 120 ns

14 静态 RAM 单元 6 管 SRAM 单元 0 1 word ( 行选 ) word 0 1 bit bit 写操作 : bit 1. 驱动位线 (bit) 2. 选择行读操作 : 拉高 1. 对两条位线预充电, 使得 bit,bit Vdd 2. 选择行 3. 存储单元将一条线拉为低 4. 列上的信号放大器检测 bit 和 bit 之间的差异 bit

15 典型的 SRAM 组织 : 16 字 4 位 Din 3 Din 2 Din 1 Din 0 Precharge WrEn Wr Driver & Wr Driver & Wr Driver & Wr Driver & - Precharger + - Precharger + - Precharger + - Precharger + SRAM SRAM SRAM SRAM SRAM SRAM SRAM SRAM Word 0 Word 1 Address Decoder A0 A1 A2 A3 : : : : SRAM SRAM SRAM SRAM - Sense Amp + - Sense Amp + - Sense Amp + - Sense Amp + Word 15 Dout 3 Dout 2 Dout 1 Dout 0

16 典型 SRAM 的逻辑图 A N WE_L OE_L 2 N words x M bit SRAM M D 写使能信号通常是低电平有效 (WE_L) Din 和 Dout 是结合在一起的 : 需要一个新的控制信号输出使能信号 (OE_L) WE_L 有效 (Low), OE_L 禁止 (High) - D 为数据输入 WE_L 禁止 (High), OE_L 有效 (Low) - D 为数据输出 WE_L 和 OE_L 都有效 : - 结果不确定. 千万不要这样做!!!

17 典型的 SRAM 定时 A N WE_L OE_L 2 N words x M bit SRAM M D Write Timing: Read Timing: D Data In High Z Garbage Data Out Junk Data Out A Write Address Junk Read Address Read Address OE_L WE_L Write Hold Time Write Setup Time Read Access Time Read Access Time

18 进一步分析 SRAM 单元 6 管 SRAM 单元 word ( 行选择 ) word P1 P2 N1 N2 bit bit 通常 SRAM 具有许多存储字 ( 行 ) 位线 (bit lines) 就很长, 因而也就具有较大的电容晶体管 N1 N2 P1 和 P2 就必须非常小, 以节省面积和功耗晶体管 N P 没有足够的能量来快速驱动位线 (Bit): 需要增设一个信号放大器 (sense amplifier) 来比较 Bit 和 Bit bit bit

19 寄存器堆所用的双端口 ( 读 ) SRAM 单元 6-Transistor SRAM SelA SelB SelA SelB P1 P2 N1 N2 b a b a 具有较短的位线 (bit lines) 和较大的晶体管 : N1 和 P1 能够很快地驱动位线 a N2 和 P2 能够很快地驱动位线 b

20 寄存器堆所用的单端口 ( 写 ) SRAM 单元 SelA SelB SelW w b a w 为了将新值写入存储单元 : 我们需要同时驱动两边每次只能写入一个存储字增设另外一对位线 (w 和 w) 可以同时进行读和写

21 双读端口单写端口的寄存器堆 : : busw<31> busw<1> busw<0> WrEn - Wr Driver + - Wr Driver + - Wr Driver + SelA0 Register Register Register : : : Register Register Register SelB0 SelW0 SelA31 SelB31 Address Decoder Ra Rb Rw SelW31 busa<31> busa<1> busa<0> busb<31> busb<1> busb<0>

addr log N - 行地址过滤 (Row address strobe: ras) - 列地址过滤 (Col address strobe:cas)

22 DRAM 引论 Dynamic RAM (DRAM): 需要刷新密度非常高耗电非常低 ( 工作时 0.1~0.5 W, 等待 (standby)0.25 ~10 mw) 每位的成本非常低管脚 : - 输出使能 (Output Enable: OE_L) - 写使能 (Write Enable:WE_L) addr log N - 行地址过滤 (Row address strobe: ras) - 列地址过滤 (Col address strobe:cas) 为了提高性能页模式操作 (Page mode operation) 2 r o w cell array N bits c o l sense 单感应放大器耗电较少, 面积小 D

23 单管单元写操作 : 1. 驱动位线 2. 选择行读操作 : 1. 预充电, 使得位线 Vdd 2. 选择行 3. 单元和位线共享电荷位线 - 在位线上只有非常小的电压变化 4. 感应 ( 非常奇妙的感应放大器 ) - 可以检测到大约一百万电子伏特的变化 5. 写 : 恢复电压值刷新 1. 仅仅需要对每个单元进行一次假读操作行选择

24 传统的 DRAM 组成位线 ( 数据 ) 行译码器 RAM 单元阵列 RAM Array 每个交叉点代表一个单管 DRAM 单元字选择 ( 行选择 ) 行地址列选择器 & I/O 电路列地址数据行和列地址在一起 : 每次选择一位

25 512 行典型的 DRAM 组成典型 DRAMs: 并行访问多位例如 : 2 Mb DRAM = 256K x 8 = 512 行 x 512 列 x 8 位行和列地址并行作用于所有 8 个位面 (planes) 位面列位面 Kb DRAM 位面 Kb DRAM 的一个位面 256 Kb DRAM D<7> D<1> D<0>

26 典型 DRAM 的逻辑框图 RAS_L CAS_L WE_L OE_L A 256K x 8 DRAM 9 8 D 控制信号 (RAS_L, CAS_L, WE_L, OE_L) 都是低电平有效 Din 和 Dout 合并在一起 (D): WE_L 有效 ( 低 ), OE_L 禁止 ( 高 ) 时, - D 作为数据输入管脚 WE_L 禁止 ( 高 ), OE_L 有效 ( 低 ) - D 作为数据输出管脚行和列地址共享相同的一组管脚 (A) RAS_L 变成低 : 管脚 A 被锁定为行地址 CAS_L 变成低 : 管脚 A 被锁定为列地址

27 周期时间与访问周期访问时间周期时间时间 DRAM ( 读 / 写 ) 周期时间 >> DRAM ( 读 / 写 ) 访问时间 DRAM ( 读 / 写 ) 周期时间 : 我们可以以多快的频率来开始进行存储访问? 比喻 : 我们只能在 4x 的年度的夏天, 才能收看到奥运会足球赛 DRAM ( 读 / 写 ) 访问时间 : 一旦我们开始进行访问, 那么要过多长时间可以获得数据? 比喻 : 在奥运会期间, 一旦我们想看, 最多等一天就可以收看到下一场比赛如何提高存储器的访问带宽?

28 增加带宽交叉访问 (Interleaving) 非交叉访问的访问模式 : CPU Memory 得到 D1 开始访问 D1 四路交叉访问的访问模式 : 访问体 0 访问体 1 访问体 2 开始访问 D2 访问体 3 我们可以再次访问体 0 CPU Memory Bank 0 Memory Bank 1 Memory Bank 2 Memory Bank 3

29 N 行快速页模式 (Fast Page Mode)DRAM 常规 DRAM 组成 : N 行 x N 列 x M 位同时读和写 M 位每 M 位访问需要一个 RAS / CAS 周期列地址 N 列 DRAM 行地址快速页模式 DRAM N x M 寄存器来保存一行 M 位输出 M 位 RAS_L CAS_L 第一个 M 位访问第二次 M 位访问 A Row Address Col Address Junk Row Address Col Address Junk

30 N 行快速页模式操作列地址 N 列快速页模式 DRAM N x M SRAM 来保存行 DRAM 行地址在读取一行到寄存器后仅仅需要 CAS 来访问该行中的其他 M 位存储块在 RAS_L 保持有效, 同时 CAS_L 不断变化 M 位输出 N x M SRAM M 位第一个 M 位访问第二个 M 位访问第三个 M 位访问第四个 M 位访问 RAS_L CAS_L A Row Address Col Address Col Address Col Address Col Address

31 总结 : 两种不同类型的程序局部性时间局部性 (Temporal Locality): 如果正在访问某一信息项, 那么很可能近期还可能再次访问它空间局部性 (Spatial Locality): 如果正在访问某一信息项, 那么很可能近期还可能访问它附近的其他信息为了利用程序的局部性原理 : 向用户提供最廉价的工艺技术所能提供的那么大的存储容量向用户提供最快速的工艺技术所能提供的那么快的访问速度 DRAM 速度虽慢, 但是却价廉高密 : 向用户提供大存储系统的较好选择 SRAM 速度虽快, 但是昂贵密度也不很高 : 向用户提供快速访问时间的较好选择

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