1 什么是Setup 和Holdup时间？

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1 1 什 么 是 Setup 和 Holdup 时 间? 建 立 时 间 (Setup Time) 和 保 持 时 间 (Hold time) 建 立 时 间 是 指 在 时 钟 边 沿 前, 数 据 信 号 需 要 保 持 不 变 的 时 间 保 持 时 间 是 指 时 钟 跳 变 边 沿 后 数 据 信 号 需 要 保 持 不 变 的 时 间 见 图 1 如 果 不 满 足 建 立 和 保 持 时 间 的 话, 那 么 DFF 将 不 能 正 确 地 采 样 到 数 据, 将 会 出 现 metastability 的 情 况 如 果 数 据 信 号 在 时 钟 沿 触 发 前 后 持 续 的 时 间 均 超 过 建 立 和 保 持 时 间, 那 么 超 过 量 就 分 别 被 称 为 建 立 时 间 裕 量 和 保 持 时 间 裕 量 图 1 建 立 时 间 和 保 持 时 间 示 意 图 2 什 么 是 竞 争 与 冒 险 现 象? 怎 样 判 断? 如 何 消 除? 在 组 合 逻 辑 中, 由 于 门 的 输 入 信 号 通 路 中 经 过 了 不 同 的 延 时, 导 致 到 达 该 门 的 时 间 不 一 致 叫 竞 争 产 生 毛 刺 叫 冒 险 如 果 布 尔 式 中 有 相 反 的 信 号 则 可 能 产 生 竞 争 和 冒 险 现 象 解 决 方 法 : 一 是 添 加 布 尔 式 的 消 去 项, 二 是 在 芯 片 外 部 加 电 容 3 用 D 触 发 器 实 现 2 倍 分 频 的 逻 辑 电 路? Verilog 描 述 : module divide2( clk, clk_o, reset); input clk, reset; output clk_o; wire in; reg out ; ( posedge clk or posedge reset) if ( reset) out <= 0; out <= in; assign in = ~out; assign clk_o = out; module 图 形 描 述 : 4 什 么 是 " 线 与 " 逻 辑, 要 实 现 它, 在 硬 件 特 性 上 有 什 么 具 体 要 求? 线 与 逻 辑 是 两 个 输 出 信 号 相 连 可 以 实 现 与 的 功 能 在 硬 件 上, 要 用 oc 门 来 实 现, 由 于 不 用 oc 门 可 能 使 灌 电 流 过 大, 而 烧 坏 逻 辑 门 同 时 在 输 出 端 口 应 加 一 个 上 拉 电 阻 5 什 么 是 同 步 逻 辑 和 异 步 逻 辑? 同 步 逻 辑 是 时 钟 之 间 有 固 定 的 因 果 关 系 异 步 逻 辑 是 各 时 钟 之 间 没 有 固 定 的 因 果 关 系 6 请 画 出 微 机 接 口 电 路 中, 典 型 的 输 入 设 备 与 微 机 接 口 逻 辑 示 意 图 ( 数 据 接 口 控 制 接 口 所 存 器 / 缓 冲 器 ) 7 你 知 道 那 些 常 用 逻 辑 电 平?TTL 与 COMS 电 平 可 以 直 接 互 连 吗? 12,5,3.3 TTL 和 CMOS 不 可 以 直 接 互 连, 由 于 TTL 是 在 V 之 间, 而 CMOS 则 是 有 在 12V 的 有 在 5V 的 CMOS 输 出 接 到 TTL 是 可 以 直 接 互 连 TTL 接 到 CMOS 需 要 在 输 出 端 口 加 一 上 拉 电 阻 接 到 5V 或 者 12V 8 可 编 程 逻 辑 器 件 在 现 代 电 子 设 计 中 越 来 越 重 要, 请 问 : 你 所 知 道 的 可 编 程 逻 辑 器 件 有 哪 些? PAL,PLD,CPLD,FPGA 9 试 用 VHDL 或 VERILOG ABLE 描 述 8 位 D 触 发 器 逻 辑 module dff8(clk, reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; (posedge clk or posedge reset) if(reset) q <= 0; q <= d; module 10 设 想 你 将 设 计 完 成 一 个 电 子 电 路 方 案 请 简 述 用 EDA 软 件 ( 如 PROTEL) 进 行 设 计 ( 包 括 原 理 图 和 PCB 图 ) 到 调 试 出 样 机 的 整 个 过 程 在 各 环 节 应 注 意 哪 些 问 题? 电 源 的 稳 定 上, 电 容 的 选 取 上, 以 及 布 局 的 大 小

2 11 用 逻 辑 门 和 cmos 电 路 实 现 ab+cd 12 用 一 个 二 选 一 mux 和 一 个 inv 实 现 异 或 13 给 了 reg 的 setup,hold 时 间, 求 中 间 组 合 逻 辑 的 delay 范 围 Delay < period - setup - hold 14 如 何 解 决 亚 稳 态 亚 稳 态 是 指 触 发 器 无 法 在 某 个 规 定 时 间 段 内 达 到 一 个 可 确 认 的 状 态 当 一 个 触 发 器 进 入 亚 稳 态 时, 既 无 法 预 测 该 单 元 的 输 出 电 平, 也 无 法 预 测 何 时 输 出 才 能 稳 定 在 某 个 正 确 的 电 平 上 在 这 个 稳 定 期 间, 触 发 器 输 出 一 些 中 间 级 电 平, 或 者 可 能 处 于 振 荡 状 态, 并 且 这 种 无 用 的 输 出 电 平 可 以 沿 信 号 通 道 上 的 各 个 触 发 器 级 联 式 传 播 下 去 15 用 verilog/vhdl 写 一 个 fifo 控 制 器 包 括 空, 满, 半 满 信 号 16 用 verilog/vddl 检 测 stream 中 的 特 定 字 符 串 分 状 态 用 状 态 机 写 17 用 mos 管 搭 出 一 个 二 输 入 与 非 门 18 集 成 电 路 前 段 设 计 流 程, 写 出 相 关 的 工 具 19 名 词 IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命 令 cp -r, rm,uname 21 用 波 形 表 示 D 触 发 器 的 功 能 22 写 异 步 D 触 发 器 的 verilog module module dff8(clk, reset, d, q); input clk; input reset; input d; output q; reg q; (posedge clk or posedge reset) if(reset) q <= 0; q <= d; module 23 What is PC Chipset? 芯 片 组 (Chipset) 是 主 板 的 核 心 组 成 部 分, 按 照 在 主 板 上 的 排 列 位 置 的 不 同, 通 常 分 为 北 桥 芯 片 和 南 桥 芯 片 北 桥 芯 片 提 供 对 CPU 的 类 型 和 主 频 内 存 的 类 型 和 最 大 容 量 ISA/PCI/AGP 插 槽 ECC 纠 错 等 支 持 南 桥 芯 片 则 提 供 对 KBC( 键 盘 控 制 器 ) RTC ( 实 时 时 钟 控 制 器 ) USB( 通 用 串 行 总 线 ) Ultra DMA/33(66)EIDE 数 据 传 输 方 式 和 ACPI( 高 级 能 源 管 理 ) 等 的 支 持 其 中 北 桥 芯 片 起 着 主 导 性 的 作 用, 也 称 为 主 桥 (Host Bridge) 除 了 最 通 用 的 南 北 桥 结 构 外, 目 前 芯 片 组 正 向 更 高 级 的 加 速 集 线 架 构 发 展,Intel 的 8xx 系 列 芯 片 组 就 是 这 类 芯 片 组 的 代 表, 它 将 一 些 子 系 统 如 IDE 接 口 音 效 MODEM 和 USB 直 接 接 入 主 芯 片, 能 够 提 供 比 PCI 总 线 宽 一 倍 的 带 宽, 达 到 了 266MB/s 24 用 传 输 门 和 反 向 器 搭 一 个 边 沿 触 发 器 25 画 状 态 机, 接 受 1,2,5 分 钱 的 卖 报 机, 每 份 报 纸 5 分 钱 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity pdiv is port(clk:in std_logic; y : out std_logic); pdiv; architecture bh of pdiv is signal loadn,loadm,a,b :std_logic; signal qn,qm: std_logic_vector(2 downto 0); process (clk,loadn,loadm)

3 if loadn ='1' then qn<="010"; elsif clk'event and clk='1' then qn<=qn-1; if loadm='1' then qm<="010"; elsif clk'event and clk='0' then qm<=qm-1; process; loadn<=qn(2); loadm<=qm(2); a<=qn(1); b<=qm(1); y<=a nor b; bh; 汉 王 笔 试 下 面 是 一 些 基 本 的 数 字 电 路 知 识 问 题, 请 简 要 回 答 之 a) 什 么 是 Setup 和 Holdup 时 间? b) 什 么 是 竞 争 与 冒 险 现 象? 怎 样 判 断? 如 何 消 除? c) 请 画 出 用 D 触 发 器 实 现 2 倍 分 频 的 逻 辑 电 路? d) 什 么 是 " 线 与 " 逻 辑, 要 实 现 它, 在 硬 件 特 性 上 有 什 么 具 体 要 求? e) 什 么 是 同 步 逻 辑 和 异 步 逻 辑? f) 请 画 出 微 机 接 口 电 路 中, 典 型 的 输 入 设 备 与 微 机 接 口 逻 辑 示 意 图 ( 数 据 接 口 控 制 接 口 所 存 器 / 缓 冲 器 ) g) 你 知 道 那 些 常 用 逻 辑 电 平?TTL 与 COMS 电 平 可 以 直 接 互 连 吗? 2 可 编 程 逻 辑 器 件 在 现 代 电 子 设 计 中 越 来 越 重 要, 请 问 : a) 你 所 知 道 的 可 编 程 逻 辑 器 件 有 哪 些? b) 试 用 VHDL 或 VERILOG ABLE 描 述 8 位 D 触 发 器 逻 辑 3 设 想 你 将 设 计 完 成 一 个 电 子 电 路 方 案 请 简 述 用 EDA 软 件 ( 如 PROTEL) 进 行 设 计 ( 包 括 原 理 图 和 PCB 图 ) 到 调 试 出 样 机 的 整 个 过 程 在 各 环 节 应 注 意 哪 些 问 题? 飞 利 浦 - 大 唐 笔 试 归 来 1, 用 逻 辑 们 和 cmos 电 路 实 现 ab+cd 2. 用 一 个 二 选 一 mux 和 一 个 inv 实 现 异 或 3. 给 了 reg 的 setup,hold 时 间, 求 中 间 组 合 逻 辑 的 delay 范 围 Setup/hold time 是 测 试 芯 片 对 输 入 信 号 和 时 钟 信 号 之 间 的 时 间 要 求 建 立 时 间 是 指 触 发 器 的 时 钟 信 号 上 升 沿 到 来 以 前, 数 据 稳 定 不 变 的 时 间 输 入 信 号 应 提 前 时 钟 上 升 沿 ( 如 上 升 沿 有 效 )T 时 间 到 达 芯 片, 这 个 T 就 是 建 立 时 间 -Setup time. 如 不 满 足 setup time, 这 个 数 据 就 不 能 被 这 一 时 钟 打 入 触 发 器, 只 有 在 下 一 个 时 钟 上 升 沿, 数 据 才 能 被 打 入 触 发 器 保 持 时 间 是 指 触 发 器 的 时 钟 信 号 上 升 沿 到 来 以 后, 数 据 稳 定 不 变 的 时 间 时 hold time 不 够, 数 据 同 样 不 能 被 打 入 触 发 器 4. 如 何 解 决 亚 稳 态 5. 用 verilog/vhdl 写 一 个 fifo 控 制 器 6. 用 verilog/vddl 检 测 stream 中 的 特 定 字 符 串 信 威 dsp 软 件 面 试 题 ~ )DSP 和 通 用 处 理 器 在 结 构 上 有 什 么 不 同, 请 简 要 画 出 你 熟 悉 的 一 种 DSP 结 构 图 2) 说 说 定 点 DSP 和 浮 点 DSP 的 定 义 ( 或 者 说 出 他 们 的 区 别 ) 3) 说 说 你 对 循 环 寻 址 和 位 反 序 寻 址 的 理 解 4) 请 写 出 -8,7 的 二 进 制 补 码, 和 二 进 制 偏 置 码 用 Q15 表 示 出 0.5 和 -0.5 扬 智 电 子 笔 试 第 一 题 : 用 mos 管 搭 出 一 个 二 输 入 与 非 门 第 二 题 : 集 成 电 路 前 段 设 计 流 程, 写 出 相 关 的 工 具 第 三 题 : 名 词 IRQ,BIOS,USB,VHDL,SDR 第 四 题 :unix 命 令 cp -r, rm,uname 第 五 题 : 用 波 形 表 示 D 触 发 器 的 功 能 第 六 题 : 写 异 步 D 触 发 器 的 verilog module 第 七 题 :What is PC Chipset?

4 第 八 题 : 用 传 输 门 和 倒 向 器 搭 一 个 边 沿 触 发 器 第 九 题 : 画 状 态 机, 接 受 1,2,5 分 钱 的 卖 报 机, 每 份 报 纸 5 分 钱 华 为 面 题 ( 硬 件 ) 全 都 是 几 本 模 电 数 电 信 号 单 片 机 题 目 1. 用 与 非 门 等 设 计 全 加 法 器 2. 给 出 两 个 门 电 路 让 你 分 析 异 同 3. 名 词 :sram,ssram,sdram 4. 信 号 与 系 统 : 在 时 域 与 频 域 关 系 5. 信 号 与 系 统 : 和 4 题 差 不 多 6. 晶 体 振 荡 器, 好 像 是 给 出 振 荡 频 率 让 你 求 周 期 ( 应 该 是 单 片 机 的,12 分 之 一 周 期.. 7. 串 行 通 信 与 同 步 通 信 异 同, 特 点, 比 较 8.RS232c 高 电 平 脉 冲 对 应 的 TTL 逻 辑 是?( 负 逻 辑?) 9. 延 时 问 题, 判 错 10. 史 密 斯 特 电 路, 求 回 差 电 压 11.VCO 是 什 么, 什 么 参 数 ( 压 控 振 荡 器?) 12. 用 D 触 发 器 做 个 二 分 颦 的 电 路. 又 问 什 么 是 状 态 图 13. 什 么 耐 奎 斯 特 定 律, 怎 么 由 模 拟 信 号 转 为 数 字 信 号 14. 用 D 触 发 器 做 个 4 进 制 的 计 数 15. 那 种 排 序 方 法 最 快? 一 研 发 ( 软 件 ) 用 C 语 言 写 一 个 递 归 算 法 求 N!; 给 一 个 C 的 函 数, 关 于 字 符 串 和 数 组, 找 出 错 误 ; 防 火 墙 是 怎 么 实 现 的? 你 对 哪 方 面 编 程 熟 悉? 新 太 硬 件 面 题 接 着 就 是 专 业 题 目 啦 (1)d 触 发 器 和 d 锁 存 器 的 区 别 (2) 有 源 滤 波 器 和 无 源 滤 波 器 的 原 理 及 区 别 (3)sram,falsh memory, 及 dram 的 区 别? (4)iir,fir 滤 波 器 的 异 同 (5) 冒 泡 排 序 的 原 理 (6) 操 作 系 统 的 功 能 (7) 学 过 的 计 算 机 语 言 及 开 发 的 系 统 (8) 拉 氏 变 换 和 傅 立 叶 变 换 的 表 达 式 及 联 系 如 果 电 路 中 一 定 要 使 用 组 合 逻 辑, 如 何 提 高 电 路 的 可 靠 性 2. 你 认 为 ASIC 成 功 的 关 键 是 什 么? 一 开 始 还 以 为 会 让 自 我 介 绍 一 下 ( 以 前 所 有 的 面 试 都 如 此 开 场 ), 没 想 到 刚 一 坐 下 来 就 是 技 术 问 题, 有 点 蒙 大 致 如 下 : 1 同 步 异 步 电 路 的 区 别 ( 虽 然 经 常 提 到 这 个 概 念, 可 是 真 细 致 的 问 起 来, 感 觉 不 好 说 ) 2 异 步 电 路 设 计 要 注 意 哪 些 问 题 ( 同 上 ) 3 怎 么 提 高 设 计 频 率 4 数 字 锁 相 环 的 概 念 和 设 计 要 点 ( 这 个 我 前 两 天 拿 到 资 料 看 了 一 下, 但 没 仔 细 看, 结 果 答 的 比 较 含 糊, 唉 ) 5 用 运 放 画 一 个 放 大 器 ( 汗, 早 忘 了 ) 就 记 得 这 些 了, 接 着 给 欧 一 份 考 卷, 我 答 得 还 可 以, 能 想 起 下 面 这 些 : 1 传 输 线 固 有 输 入 阻 抗 和 传 输 线 长 度 和 宽 度 的 关 系? 2 漂 移 发 生 在 多 大 的 频 率 上?( 好 像 也 是 锁 相 环 方 面 的 概 念, 记 不 太 清 了 ) 3 什 么 狼 羊 仓 的 逻 辑 题, 很 容 易 4 ttl 高 电 平 得 最 低 输 入 电 压 低 点 平 的 最 高 输 入 电 压 是 多 少? 5 冒 险 的 概 念 6 几 个 数 字 电 路 让 你 分 析, 不 难, 没 法 画, 就 不 说 了 7 512k*8bit 的 ram 有 几 根 地 址 线, 数 据 线?( 今 天 面 试 最 容 易 的 题 ) 8 什 么 SDH 和 PDH 的 区 别?( 因 为 听 都 没 听 说 过, 也 不 知 道 记 得 对 不 对, 知 道 的 人 纠 正 一 下 哈 ) 9 pci 是 同 步 还 是 异 步 总 线? 总 之 这 块 还 是 容 易 的, 但 是 考 得 范 围 比 较 广, 欢 迎 补 充, 嗬 嗬 大 概 的 印 象, 可 能 有 点 出 入, 大 家 参 考, 最 好 大 牛 能 给 出 答 案,hoho 1. setup time 和 hold time 不 满 足 情 况 下 应 该 如 何 解 决? 2. 什 么 叫 做 亚 稳 态, 如 何 解 决?

5 3. Verilog 中 => 和 = 有 什 么 区 别? 4. 画 一 个 D 触 发 器 的 原 理 图 ( 门 级 ), 并 且 用 verilog gate level 表 示 出 来 ; 5. 用 最 少 的 Mos 管 画 出 一 个 与 非 门 ; 6. 写 一 段 finite state machine( 主 要 考 察 coding style); 如 果 触 发 器 的 setup time/hold time 不 满 足, 这 个 数 据 就 不 能 被 这 一 时 钟 打 入 触 发 器, 只 有 在 下 一 个 时 钟 上 升 沿 到 来 时, 数 据 才 能 被 打 入 触 发 器 在 同 步 系 统 中, 如 果 触 发 器 的 setup time/hold time 不 满 足, 就 可 能 产 生 亚 稳 态 (Metastability), 导 致 采 样 错 误 此 时 触 发 器 输 出 端 Q 在 有 效 时 钟 沿 之 后 比 较 长 的 一 段 时 间 处 于 不 确 定 的 状 态, 在 这 段 时 间 里 Q 端 毛 刺 振 荡 固 定 的 某 一 电 压 值, 而 不 是 等 于 数 据 输 入 端 D 的 值 这 段 之 间 成 为 决 断 时 间 (resolution time) 经 过 resolution time 之 后 Q 端 将 稳 定 到 0 或 1 上, 但 是 究 竟 是 0 还 是 1, 这 是 随 机 的, 与 输 入 没 有 必 然 的 关 系 只 要 系 统 中 有 异 步 元 件, 亚 稳 态 就 是 无 法 避 免 的, 因 此 设 计 的 电 路 首 先 要 减 少 亚 稳 态 导 致 错 误 的 发 生, 其 次 要 使 系 统 对 产 生 的 错 误 不 敏 感 前 者 需 要 同 步 来 实 现, 而 后 者 根 据 不 同 的 设 计 应 用 有 不 同 的 处 理 办 法 题 目 是 都 用 英 文 写 的, 我 用 汉 字 来 表 达 1, a 为 输 入 端,b 为 输 出 端, 如 果 a 连 续 输 入 为 1101 则 b 输 出 为 1, 否 则 为 0 例 如 a: b: 请 画 出 state machine 2, 请 用 RTL 描 述 上 题 state machine 3,library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity check1101 is Port ( a : in std_logic; clk : in std_logic; b : out std_logic); check1101; architecture Behavioral of check1101 is signal p : std_logic_vector(0 to 3); serial2parallel: process(clk) if clk'event and clk='1' then p<=a&p(0 to 2); process; check: process(clk,p) if clk'event and clk='1' then if p = "1101" then b<= '1'; b<= '0'; process; Behavioral; 我 的 一 个 同 事 说 的 你 的 p 其 实 就 是 一 个 状 态, 应 该 是 设 两 个 状 态 就 足 够 了 :1101 和 OTHERS 这 只 是 一 个 典 型 的 设 计 题 目, 而 且 用 状 态 机 做 并 没 有 使 设 计 复 杂 化 你 下 面 的 设 计 会 实 现 有 两 个 延 时, 不 过 我 相 信 出 题 的 人 不 会 在 意 这 个 的 还 有 就 是, 状 态 机 设 计 一 般 都 有 reset 的, 你 要 加 上 这 个 端 口 才 比 较 好, 当 然 不 加 也 不 算 不 完 整 吧 此 题 scholes 描 述 的, 只 有 一 个 延 时 修 改 如 下 : library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity test is port ( rst : in std_logic;

6 clk : in std_logic; a : in std_logic; b : out std_logic ); test; architecture test of test is signal p: std_logic_vector(3 downto 0 ); Start:process (rst, clk, p, a) -- process if rst = '1' then if clk'event and clk = '1' then p<=p(2 downto 0)&a; p<="0000"; process; Start1:process (rst, clk, p) -- process if rst = '1' then if clk'event and clk = '1' then if p = "1101" then b<='1'; b<='0'; b<='0'; process; test; 本 题 考 察 利 用 有 限 状 态 机 进 行 时 序 逻 辑 的 设 计 下 面 用 verilog 进 行 描 述 :( 有 限 状 态 机 提 供 6 个 状 态 ) module sequence_detect(in,out,clk,rst,state); output out; output[2:0]state; input clk; input rst; input in; reg[2:0]state; wire out; parameter IDLE='d0, A='d1, B='d2, C='d3, D='d4, E='d5; assign out=((state==d)&&(in==1))?1:0; clk) if(!rst) state<=idle; case(state)

7 IDLE:if(in==1) // the first code is right, storing the state A // state<=a; A:if(in==1) // the second code is right, storing the state B // state<=b; state<=idle; B:if(in==0) // the third code is right, storing the state C // state<=c; state<=e; C:if(in==1) // the fourth code is right, storing the state D // state<=d; // out<=1; state<=idle; // out<=0; D:if(in==1) // connecting the front inputted sequence,again introducing one,storing state B // state<=b; state<=idle; E:if(in==0) state<=c; state<=b; default:state=idle; case module library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity test is port ( rst : in std_logic; clk : in std_logic;

8 a : in std_logic; b : out std_logic ); test; architecture test of test is signal p: std_logic_vector(2 downto 0 ); Start:process (rst, clk) if rst = '1' then p<="000"; if clk'event and clk = '1' then p<=p(1 downto 0)&a; process; Start1:process (rst, clk) -- process if rst = '1' then b<='0'; if clk'event and clk = '1' then if p = "110" and a='1' then b<='1'; b<='0'; process; test; 有 两 段 代 码 1 proceee(a,b,c,sel,y) if (sel) y = a+b; y = a+c; 2.y = sel? a+b : a+c; 面 试 官 说 第 一 中 表 达 方 法 是 先 选 后 加, 所 以 电 路 实 现 是 一 个 选 择 器 和 一 个 加 法 器 第 二 种 方 法 是 先 加 后 选, 用 到 两 个 加 法 器 和 一 个 选 择 器, 所 以 他 说 第 一 种 表 达 方 式 要 好 一 些 查 了 一 下 书, 发 现 面 试 官 说 的 并 不 全 对, 一 般 来 说, 综 合 工 具 会 自 动 的 优 化, 一 般 只 会 综 合 出 一 个 加 法 器 和 一 个 选 择 器 先 选 后 加 是 加 法 器 共 用, 节 省 面 积 先 加 后 选 是 用 面 积 换 时 间, 电 路 的 工 作 速 度 更 快 些 为 了 实 现 逻 辑 (A XOR B)OR (C AND D), 请 选 用 以 下 逻 辑 中 的 一 种, 并 说 明 为 什 么? 1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 我 没 有 做 出 来, 请 大 家 帮 忙 看 看 我 想 了 一 下, 用 与 非 是 肯 定 可 以 实 现 的 1 与 非 门 的 两 个 输 入 连 在 一 起 就 成 了 非 门 2 或 门 可 以 用 与 非 和 非 门 搭 建 或 非 其 实 也 可 以 1 或 非 的 两 个 输 入 PAD 连 在 一 起 成 非 门 2 与 门 可 以 用 或 非 门 和 非 门 搭 建 奇 数 分 频 (6 或 者 3) module s1 (// {{ALTERA_ARGS_BEGIN}} DO NOT REMOVE THIS LINE! clkin, clkout, s1, s2 // {{ALTERA_ARGS_END}} DO NOT REMOVE THIS LINE! );// Port Declaration

9 // {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! input clkin; output clkout, s1, s2; // {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE! wire s1,s2; reg [1:0] step1, step2; clkin) case (step1) 2'b00: step1<=2'b01; 2'b01: step1<=2'b10; 2'b10: step1<=2'b00; default :step1<=2'b00; case clkin) case (step2) 2'b00: step2<=2'b01; 2'b01: step2<=2'b10; 2'b10: step2<=2'b00; default :step2<=2'b00; case assign clkout=step1[1] step2[1]; assign s1=step1[1]; assign s2=step2[1]; module testbench: `timescale 1ns/1ns module s1_tb; reg clk_in; wire clk_out,s1, s2; always #50 clk_in=~clk_in; initial clk_in=0; #1000 $stop; s1 s10(.clkin(clk_in),.clkout(clk_out),.s1(s1),.s2(s2)); module 独 立 晶 振 一 个 10m 一 个 15m,10m 向 15m 的 传 输 数 据 问 怎 么 实 现 我 说 小 数 分 频 成 10m 内 部 时 钟, 再 采 样 求 正 解 数 据 量 少 用 握 手 信 号, 数 据 量 多 用 FIFO, 如 果 有 很 高 的 时 钟 资 源 可 以 考 虑 用 高 时 钟 采 样, 但 是 不 是 很 好 的 方 法, 分 频 成 5M 是 肯 定 不 行 的, 分 成 相 同 频 率 也 是 异 步 信 号 1.setup 和 holdup 时 间, 区 别. 2. 多 时 域 设 计 中, 如 何 处 理 信 号 跨 时 域 3.latch 与 register 的 区 别, 为 什 么 现 在 多 用 register. 行 为 级 描 述 中 latch 如 何 产 生 的 4.BLOCKING NONBLOCKING 赋 值 的 区 别 5.MOORE 与 MEELEY 状 态 机 的 特 征 6.IC 设 计 中 同 步 复 位 与 异 步 复 位 的 区 别 7. 实 现 N 位 Johnson Counter,N= 8. 用 FSM 实 现 的 序 列 检 测 模 块 2. 多 时 域 设 计 中, 如 何 处 理 信 号 跨 时 域 : 情 况 比 较 多, 如 果 简 单 回 答 的 话 就 是 : 跨 时 域 的 信 号 要 经 过 同 步 器 同 步, 防 止 亚 稳 态 传 播 例 如 : 时 钟 域 1 中 的 一 个 信 号, 要 送 到 时 钟 域 2, 那 么 在 这 个 信 号 送 到 时 钟 域 2 之 前, 要 先 经 过 时 钟 域 2 的 同 步 器 同 步 后, 才 能 进 入 时 钟 域 2 这 个 同 步 器 就 是 两 级 d 触 发 器, 其 时 钟 为 时 钟 域 2 的 时 钟 这 样 做 是 怕 时 钟 域 1 中 的 这 个 信 号, 可 能 不 满 足 时 钟 域 2 中 触 发 器 的 建 立 保 持 时 间, 而 产 生 亚 稳 态, 因 为 它 们 之 间 没 有 必 然 关

10 系, 是 异 步 的 这 样 做 只 能 防 止 亚 稳 态 传 播, 但 不 能 保 证 采 进 来 的 数 据 的 正 确 性 所 以 通 常 只 同 步 很 少 位 数 的 信 号 比 如 控 制 信 号, 或 地 址 当 同 步 的 是 地 址 时, 一 般 该 地 址 应 采 用 格 雷 码, 因 为 格 雷 码 每 次 只 变 一 位, 相 当 于 每 次 只 有 一 个 同 步 器 在 起 作 用, 这 样 可 以 降 低 出 错 概 率, 象 异 步 FIFO 的 设 计 中, 比 较 读 写 地 址 的 大 小 时, 就 是 用 这 种 方 法 如 果 两 个 时 钟 域 之 间 传 送 大 量 的 数 据, 可 以 用 异 步 FIFO 来 解 决 问 题 6.IC 设 计 中 同 步 复 位 与 异 步 复 位 的 区 别 如 果 光 说 概 念 的 话 : 同 步 复 位 在 时 钟 沿 采 复 位 信 号, 完 成 复 位 动 作 异 步 复 位 不 管 时 钟, 只 要 复 位 信 号 满 足 条 件, 就 完 成 复 位 动 作 象 芯 片 的 上 电 复 位 就 是 异 步 复 位, 因 为 这 时 时 钟 振 荡 器 不 一 定 起 振 了, 可 能 还 没 有 时 钟 脉 冲 异 步 复 位 很 容 易 受 到 复 位 端 信 号 毛 刺 的 影 响, 比 如 复 位 端 信 号 由 组 合 逻 辑 组 成, 那 组 合 逻 辑 输 出 产 生 的 冒 险, 就 会 使 触 发 器 错 误 的 复 位 4.BLOCKING NONBLOCKING 赋 值 的 区 别 这 个 问 题 可 参 考 的 资 料 很 多, 讲 的 都 很 透 彻, 可 以 找 一 下 基 本 用 法 就 是 常 说 的 组 合 逻 辑 用 BLOCKING, 时 序 逻 辑 用 NONBLOCKING 3.latch 与 register 的 区 别, 为 什 么 现 在 多 用 register. 行 为 级 描 述 中 latch 如 何 产 生 的 区 别 不 多 说 为 什 么 避 免 使 用 latch, 因 为 设 计 中 用 latch 会 使 设 计 后 期 的 静 态 时 序 分 析 变 的 困 难 ( 必 须 用 的 地 方 当 然 另 当 别 论 ) 行 为 级 描 述 中 latch 产 生 的 原 因 : 多 由 于 构 造 组 合 逻 辑 电 路 时, 使 用 if 或 case 语 句, 没 有 把 所 有 的 条 件 给 足, 导 致 没 有 提 到 的 条 件, 其 输 出 未 知 或 者 是 每 个 条 件 分 支 中, 没 有 给 出 所 有 输 出 的 值, 这 就 会 产 生 latch 所 以 构 造 组 合 逻 辑 电 路 时, 其 always 语 句 中 的 敏 感 信 号 必 须 包 括 所 有 的 输 入 端, 每 个 条 件 分 支 必 须 把 所 有 的 输 出 端 的 值 都 给 出 来 1.setup 和 holdup 时 间, 区 别. 建 立 时 间 : 触 发 器 在 时 钟 沿 来 到 前, 其 数 据 输 入 端 的 数 据 必 须 保 持 不 变 的 时 间 保 持 时 间 : 触 发 器 在 时 钟 沿 来 到 后, 其 数 据 输 入 端 的 数 据 必 须 保 持 不 变 的 时 间 1. 模 拟 电 路 设 计 基 础 知 识 ( 笔 试 时 候 容 易 遇 到 的 题 目 ) 1. 最 基 本 的 如 三 极 管 曲 线 特 性 ( 太 低 极 了 点 ) 2. 基 本 放 大 电 路, 种 类, 优 缺 点, 特 别 是 广 泛 采 用 差 分 结 构 的 原 因 3. 反 馈 之 类, 如 : 负 反 馈 的 优 点 ( 带 宽 变 大 ) 4. 频 率 响 应, 如 : 怎 么 才 算 是 稳 定 的, 如 何 改 变 频 响 曲 线 的 几 个 方 法 5. 锁 相 环 电 路 组 成, 振 荡 器 ( 比 如 用 D 触 发 器 如 何 搭 ) 6.A/D 电 路 组 成, 工 作 原 理 如 果 公 司 做 高 频 电 子 的, 可 能 还 要 RF 知 识, 调 频, 鉴 频 鉴 相 之 类, 不 一 一 列 举 太 底 层 的 MOS 管 物 理 特 性 感 觉 一 般 不 大 会 作 为 笔 试 面 试 题, 因 为 全 是 微 电 子 物 理, 公 式 推 导 太 罗 索, 除 非 面 试 出 题 的 是 个 老 学 究 ic 设 计 的 话 需 要 熟 悉 的 软 件 adence, Synopsys, Advant,UNIX 当 然 也 要 大 概 会 操 作 实 际 工 作 所 需 要 的 一 些 技 术 知 识 ( 面 试 容 易 问 到 ) 如 电 路 的 低 功 耗, 稳 定, 高 速 如 何 做 到, 调 运 放, 布 版 图 注 意 的 地 方 等 等, 一 般 会 针 对 简 历 上 你 所 写 做 过 的 东 西 具 体 问, 肯 定 会 问 得 很 细 ( 所 以 别 把 什 么 都 写 上, 精 通 之 类 的 词 也 别 用 太 多 了 ), 这 个 东 西 各 个 人 就 不 一 样 了, 不 好 说 什 么 了 2. 数 字 电 路 设 计 当 然 必 问 Verilog/VHDL, 如 设 计 计 数 器 逻 辑 方 面 数 字 电 路 的 卡 诺 图 化 简, 时 序 ( 同 步 异 步 差 异 ), 触 发 器 有 几 种 ( 区 别, 优 点 ), 全 加 器 等 等 比 如 : 设 计 一 个 自 动 售 货 机 系 统, 卖 soda 水 的, 只 能 投 进 三 种 硬 币, 要 正 确 的 找 回 钱 数 1. 画 出 fsm( 有 限 状 态 机 ) 2. 用 verilog 编 程, 语 法 要 符 合 fpga 设 计 的 要 求 系 统 方 面 : 如 果 简 历 上 还 说 做 过 cpu 之 类, 就 会 问 到 诸 如 cpu 如 何 工 作, 流 水 线 之 类 的 问 题 3. 单 片 机 DSP FPGA 嵌 入 式 方 面 ( 从 没 碰 过, 就 大 概 知 道 几 个 名 字 胡 扯 几 句, 欢 迎 拍 砖, 也 欢 迎 牛 人 帮 忙 补 充 ) 如 单 片 机 中 断 几 个 / 类 型, 编 中 断 程 序 注 意 什 么 问 题 DSP 的 结 构 ( 冯. 诺 伊 曼 结 构 吗?) 嵌 入 式 处 理 器 类 型 ( 如 ARM), 操 作 系 统 种 类 (Vxworks,ucos,winCE,linux), 操 作 系 统 方 面 偏 CS 方 向 了, 在 CS 篇 里 面 讲 了 4. 信 号 系 统 基 础 拉 氏 变 换 与 Z 变 换 公 式 等 类 似 东 西, 随 便 翻 翻 书 把 如.h(n)=-a*h(n-1)+b*δ(n) a. 求 h(n) 的 z 变 换 b. 问 该 系 统 是 否 为 稳 定 系 统

11 c. 写 出 F IR 数 字 滤 波 器 的 差 分 方 程 以 往 各 种 笔 试 题 举 例 利 用 4 选 1 实 现 F(x,y,z)=xz+yz' 用 mos 管 搭 出 一 个 二 输 入 与 非 门 用 传 输 门 和 倒 向 器 搭 一 个 边 沿 触 发 器 用 运 算 放 大 器 组 成 一 个 10 倍 的 放 大 器 微 波 电 路 的 匹 配 电 阻 名 词 解 释, 无 聊 的 外 文 缩 写 罢 了, 比 如 PCI ECC DDR interrupt pipeline IRQ,BIOS,USB,VHDL,VLSI VCO( 压 控 振 荡 器 ) RAM ( 动 态 随 机 存 储 器 ),FIR IIR DFT( 离 散 傅 立 叶 变 换 ) 或 者 是 中 文 的, 比 如 a 量 化 误 差 b. 直 方 图 c. 白 平 衡 共 同 的 注 意 点 1. 一 般 情 况 下, 面 试 官 主 要 根 据 你 的 简 历 提 问, 所 以 一 定 要 对 自 己 负 责, 把 简 历 上 的 东 西 搞 明 白 ;2. 个 别 招 聘 针 对 性 特 别 强, 就 招 目 前 他 们 确 的 方 向 的 人, 这 种 情 况 下, 就 要 投 其 所 好, 尽 量 介 绍 其 所 关 心 的 东 西 3. 其 实 技 术 面 试 并 不 难, 但 是 由 于 很 多 东 西 都 忘 掉 了, 才 觉 得 有 些 难 所 以 最 好 在 面 试 前 把 该 看 的 书 看 看 4. 虽 然 说 技 术 面 试 是 实 力 的 较 量 与 体 现, 但 是 不 可 否 认, 由 于 不 用 面 试 官 / 公 司 所 专 领 域 及 爱 好 不 同, 也 有 面 试 也 有 很 大 的 偶 然 性, 需 要 冷 静 对 待 不 能 因 为 被 拒, 就 否 认 自 己 或 责 骂 公 司 5. 面 试 时 要 take it easy, 对 越 是 自 己 钟 情 的 公 司 越 要 这 样 1. 集 成 电 路 设 计 前 端 流 程 及 工 具 2 FPGA 和 ASIC 的 概 念, 他 们 的 区 别 3 LATCH 和 DFF 的 概 念 和 区 别 4 用 DFF 实 现 二 分 频 5 用 VERILOG 或 VHDL 写 一 段 代 码, 实 现 消 除 一 个 glitch 6 给 一 个 表 达 式 f=xxxx+xxxx+xxxxx+xxxx 用 最 少 数 量 的 与 非 门 实 现 ( 实 际 上 就 是 化 简 ) 7 用 VERILOG 或 VHDL 写 一 段 代 码, 实 现 10 进 制 计 数 器 8 给 出 一 个 门 级 的 图, 又 给 了 各 个 门 的 传 输 延 时, 问 关 键 路 径 是 什 么, 还 问 给 出 输 入, 使 得 输 出 依 赖 于 关 键 路 径 9 A,B,C,D,E 进 行 投 票, 多 数 服 从 少 数, 输 出 是 F( 也 就 是 如 果 A,B,C,D,E 中 1 的 个 数 比 0 多, 那 么 F 输 出 为 1, 否 则 F 为 0), 用 与 非 门 实 现, 输 入 数 目 没 有 限 1. 可 参 考 各 EDA 厂 商 的 开 发 工 具 2. FPGA 与 ASIC 的 可 参 阅 各 种 EDA 相 关 书 籍 3. LATC 是 H 锁 存 器,DFF 是 触 发 器, 其 电 路 形 式 完 全 不 同 4. clk) if (reset) sel <= 1; clk1 <= 1; clk2 <= 1; sel <= ~sel; if (sel) clk1 <= ~clk1; clk2 <= ~clk2; 5. glitch 主 要 发 生 在 组 合 逻 辑 电 路 输 出, 可 以 加 DFF 输 出 稳 定 信 号 6,7,8,9: 制 2. 负 数 与 正 数 相 乘 的 问 题 (-6)*0010(2) 用 补 码 相 乘 时 应 该 进 行 相 应 的 符 号 扩 展, 比 如 上 面 是 4bit 相 乘, 结 果 应 该 为 8bit 这 样 符 号 扩 展 后 分 别 为 和 , 然 后 再 用 这 两 个 数 直 接 相 乘, 结 果 为 , 取 其 低 8 位 , 作 为 -6*2 的 结 果 这 也 是 个 补 码 形 式, 再 判 断 一 下 高 位 恢 复 为 原 码, 得 到 结 果 以 前 讨 论 过 相 关 问 题, 可 以 翻 出 来 看 看 检 测 信 号 的 上 升 沿 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY sync IS PORT(clk: IN STD_LOGIC; rst: IN STD_LOGIC;

12 sync_in: IN STD_LOGIC; sync_out: OUT STD_LOGIC); END sync; ARCHITECTURE arch OF sync IS SIGNAL sync_int1, sync_int2: STD_LOGIC; BEGIN PROCESS(clk, rst, sync_in) BEGIN IF rst='0' THEN sync_out<='0'; ELSIF rising_edge(clk) THEN sync_int1<=sync_in; sync_int2<=sync_int1; IF (sync_int1='1' AND sync_int2='0') THEN sync_out<='1'; ELSE sync_out<='0'; END IF; END IF; END PROCESS; END arch; 并 入 串 出? library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity piso is port( datain :in std_logic_vector(39 downto 0); clk : in std_logic; nload:in std_logic; data_out: out std_logic); piso; architecture Behavioral of piso is signal q: std_logic_vector(39 downto 0); process (nload,clk) if nload= '0' then q<=datain; elsif clk'event and clk='1' then q(1)<=q(0); for i in 1 to 39 loop q(i)<=q(i-1); loop; process; process (nload,clk) if nload='0' then data_out<='0'; elsif clk'event and clk='1' then data_out <=q(39); process;

13 Behavioral; 把 所 有 的 39 改 成 15 就 可 以 了 有 一 些 基 本 概 念 我 可 能 还 不 太 清 楚, 说 错 的 地 方, 请 大 家 批 评 指 教 我 要 设 计 的 是 is-95cdma 系 统 的 48 阶 fir 滤 波 器 输 入 串 行 数 据 ( 每 个 clk 输 入 1 位 ) 输 入 数 据 宽 度 为 1 位, 系 数 h[0]= ( 十 进 制 )=111111_ (16 位 二 进 制,_ 为 小 数 点 位 置,_ 前 面 是 符 号 扩 展 ),-h[0]= ( 十 进 制 )000000_ (16 位 二 进 制 ) 其 他 系 数 略 我 用 的 是 映 射 的 方 法, 即 不 用 乘 法, 只 对 应 由 查 找 表 查 出 的 结 果, 输 入 1 时, 映 射 为 +1, 查 表 输 出 h[0], 输 入 0 时, 映 射 为 -1, 查 表 输 出 -h[0] 再 送 入 加 法 器 求 48 个 系 数 的 和 系 数 宽 度 16 位, 输 出 宽 度 22 位 ( 防 溢 出 ) datain=1,dataout=16116a( 十 六 进 制 )= (22 位 二 进 制 ) 这 是 48 个 正 系 数 的 和 ( 这 里 的 正 系 数 不 一 定 全 是 正 数, 而 只 是 标 准, 所 以 把 它 看 作 正 数 ) datain=0,dataout=19ee96( 十 六 进 制 )= (22 位 二 进 制 ) 这 是 48 个 负 系 数 的 和 这 个 结 果 我 对 照 十 进 制 的 数 运 算 结 果 验 证 了 一 下, 是 对 的, 但 是 只 能 取 22 位 的 后 16 位 来 计 算, 因 为 高 位 的 都 是 加 法 的 进 位 溢 出 我 主 要 由 两 个 问 题 : 1) 这 种 映 射 法, 恕 我 愚 钝, 根 本 没 明 白 ( 我 也 是 看 的 论 文, 但 没 有 明 白 其 真 正 含 义 ), 因 为 它 和 普 通 的 比 如 m 位 输 入 和 n 位 的 系 数 相 乘 得 到 m+n 位 的 结 果, 思 路 完 全 不 一 样 这 个 1,0 映 射 为 +1,-1, 和 普 通 的 输 入 (m 位 二 进 制 数 代 表 一 个 x(n)) 有 何 关 系? 我 的 到 16116a,19ee96 这 些 结 果 还 要 累 加 吗? ( 此 问 题 可 能 比 较 愚 蠢, 欢 迎 扔 鸡 蛋 ) 2) 我 运 算 的 是 有 符 号 数, 那 溢 出 的 这 些 多 出 的 位 怎 么 处 理? 因 为 下 一 步 这 些 数 据 还 要 送 到 下 一 个 模 块 处 理 保 留 的 话, 多 出 的 哪 些 位 显 然 没 用 扔 掉 的 话, 行 吗? 学 了 FOR LOOP 的 用 法 以 后, 有 点 想 法 那 么 在 此 基 础 上 怎 么 实 现 并 口 的 输 出 呢? 如 : Q(0)<=DIN; FOR I IN 1 DOWNTO 7 LOOP Q(I)<=Q(I-1); END LOOP; OP<=Q; OP 定 义 为 STD_LOGIC_vector(7 downto 0) 我 总 感 觉 每 次 触 发 输 出 的 都 是 在 Q(7) 口, 而 且 该 值 就 是 DIN 在 8 个 周 期 前 的 值 那 么 要 是 想 实 现 DIN 8 个 连 续 数 据 的 同 时 输 出, 应 该 怎 么 做? 感 觉 每 次 触 发 输 出 的 都 是 在 Q(7) 口 这 句 话 不 是 很 明 白 反 正 这 样 的 转 换 很 快 的, 只 要 有 触 发, 马 上 可 以 完 成 分 析 如 下 : q(0)->q(1), 然 后 q(1)->q(2), 然 后 q(2)->q(3)...q(6)->q(7) 实 际 上 只 是 延 迟 了 几 个 周 期, 也 就 是 q(7)<=din, 并 没 有 实 现 串 行 向 并 行 的 转 换 不 大 理 解 用 这 个 for loop 语 句 如 何 实 现 串 并 转 换 的 望 告 知 把 Q(0)<=DIN; FOR I IN 1 DOWNTO 7 LOOP Q(I)<=Q(I-1); END LOOP; 放 在 进 程 里 面 就 可 以 同 志, 做 cpld/fpga 设 计 的 时 候 需 要 记 住 一 点,verilog 是 硬 件 设 计 而 不 是 软 件 编 程, 所 以, 做 好 不 要 使 用 for 循 环 这 样 的 语 句, 太 浪 费 资 源 了! 思 考 的 时 候 要 学 会 使 用 DFF 这 应 该 是 个 移 位 寄 存 的 电 路, 也 是 DIN 8 个 连 续 数 据 的 同 时 输 出, 只 不 过 是 移 位 1 次, 就 并 处 一 次 其 实 隔 8 个 周 期 看 一 下 输 出, 就 是 你 要 的 结 果 了 真 要 串 入 8 位, 并 出 1 次, 要 一 个 计 数 器 或 状 态 机 也 行 啊 去 构 建 自 己 想 要 的 电 路! 这 是 我 写 的,5 分 频 的, 改 变 计 数 器, 可 以 是 别 的 奇 数 分 频 library IEEE;

14 use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity div3 is Port ( clk : in std_logic; rst : in std_logic; clk3: out std_logic); div3; architecture Behavioral of div3 is signal c0 : std_logic; signal c1 : std_logic; signal cnt : std_logic_vector(2 downto 0); cnt_gen:process(clk,rst) if rst ='1' then cnt <= "100"; c0 <= '0'; c1 <= '0'; elsif clk'event and clk='1' then if cnt /= 4 then cnt <= cnt+1; elsif cnt=4 then cnt <= (others=>'0'); if cnt=4 then c0 <= '1'; elsif cnt=2 then c0 <= '0'; process; process(clk,rst) if rst ='1' then c1 <= '0'; elsif clk'event and clk='0' then if cnt=4 then c1 <='1'; elsif cnt=2 then c1 <= '0'; process; clk3 <= c0 and c1; Behavioral; c0,c1 一 个 在 时 钟 的 上 升 沿 变 化, 一 个 在 下 降 沿 变 化, 所 以 两 个 会 有 半 个 周 期 的 差,and 以 后 就 可 以 得 到 想 要 得 分 频 了 你 可 以 仿 真 波 形 看 看

15 两 个 时 钟, 一 个 为 64K 的 时 钟, 一 个 为 2.048M 时 钟, 怎 样 检 测 64K 时 钟 的 上 升 沿? 既 检 测 到 64K 的 时 钟 的 上 升 沿 就 产 生 一 个 控 制 信 号 怎 样 做? 做 出 来 你 也 能 进 UT... 这 跟 检 测 信 号 的 变 化 有 什 么 区 别 吗? 设 64K 时 钟 为 信 号, 速 率 X2=128K 采 样 时 钟 128K*4=512K( 有 2.048M 更 好 了 ) 加 1 状 态 机 就 可 以 了! 如 果 要 求 产 生 的 控 制 信 号 与 64K 时 钟 上 升 沿 对 齐 的 话, 就 有 点 麻 烦 了! -- There is rising edge of clk64k detected when Ctrl signal is high. library IEEE; use IEEE.std_logic_1164.all; entity det is port( rst: in std_logic; clk64k: in std_logic; clk2m: in std_logic; ctrl: out std_logic); det; architecture behv of det is signal clk64k_q1: std_logic; signal clk64k_q2: std_logic; process(rst,clk2m) if(rst='0') then clk64k_q1<= '0'; clk64k_q2<= '0'; elsif(clk2m'event and clk2m='1') then clk64k_q1<= clk64k; clk64k_q2<= clk64k_q1; process; ctrl<= '1' when clk64k_q1='1' and clk64k_q2='0' '0'; behv;

16 2.048MHz/64K=32 其 实 就 是 检 测 64KHz 信 号 上 升 沿 位 于 上 述 32 象 限 的 哪 个, 当 然 也 就 是 可 以 用 状 态 机 (2MHz) 实 现 ; 当 然 也 不 是 需 要 32 个 register 才 能 实 现 的, 因 为 在 32 次 检 测 过 程 中 只 有 16 个 连 续 的 0 或 1, 那 么 也 只 需 2 个 register 保 存 状 态 就 可 以 了 既 然 能 检 测 到 64KHz 信 号 的 变 化, 那 么 剩 下 的 事 情 就 不 难 了, 无 非 就 是 对 该 状 态 信 号 作 一 定 处 理, 如 要 2M 脉 宽, 上 面 便 是, 如 要 与 64K 上 升 沿 同 步, 那 就 将 2M 脉 宽 同 64K 信 号 作 些 处 理 建 议 用 状 态 机 FSM 来 实 现, 这 是 由 于 一 旦 检 测 到 符 号 要 求 的 信 号, 那 么 剩 下 的 处 理 就 会 比 较 简 单, 都 是 利 用 该 信 号 作 进 一 步 的 处 理 -- 至 少 前 面 的 FSM 将 这 个 变 化 ( 我 认 为 变 化 比 边 沿 合 适 ) 是 确 定 的 --- 扯 远 了! 呵 呵, 刚 在 别 的 版 块 发 了 个 关 于 按 键 去 抖 动 的 帖 子 是 VHDL 的 可 以 参 考 下 signal a0,a1; process(clk) if(clk'event and clk='1') then a1<=a0; a0<=key; ---key 为 按 键 信 号 process; process(a0,a1) keyout<=key and a0 and (not a1); --keyout 即 为 所 要 得 到 的 单 脉 冲 process; ****************************************************************** 分 频 技 术 几 点 ****************************************************************** 10.1 分 频 9 次 10 分 频 和 1 次 11 分 频 因 为 ( )/(9+1)=10.1 ****************************************************************** 实 例 : 用 于 实 现 N-0.5 分 频 ****************************************************************** 异 或 门 clk <= inclk xor divide2; inclk( 输 入 时 钟 ) 模 N 减 法 计 数 器 process(clk) if (clk'event and clk='1') then if (count="0000") then count <= present-1; outclk( 输 出 时 钟 ),present 预 置 分 频 值, 即 N 值 outclk <= '1'; count <= count-1; outclk <= '0'; if ; process; 分 频 器 process(outclk) if (outclk'event and outclk='1') then divide2 <= not divide2; process;

17 ****************************************************************** 3 分 频 实 例 : ****************************************************************** LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY div3 IS PORT ( clk_in :in std_logic; clk_out :out std_logic); END div3; ARCHITECTURE behav OF div3 IS SIGNAL clk1,clk2:std_logic_vector(1 DOWNTO 0); BEGIN PROCESS1:PROCESS(clk_in) BEGIN IF clk_in'event AND clk_in='1' THEN CASE clk1 is WHEN "00" => clk1 <= "01"; WHEN "01" => clk1 <= "11"; WHEN "11" => clk1 <= "00"; WHEN OTHERS => clk1 <= "00"; END CASE; END IF; END PROCESS PROCESS1; PROCESS2:PROCESS(clk_in) BEGIN IF clk_in'event AND clk_in='0' THEN CASE clk2 IS WHEN "00" => clk2 <= "01"; WHEN "01" => clk2 <= "11"; WHEN "11" => clk2 <= "00"; WHEN OTHERS => clk2 <= "00"; END CASE; END IF; END PROCESS PROCESS2; clk_out <= '1' WHEN(clk1 AND clk2)=0 ELSE '0'; END behav 1 集 成 电 路 设 计 前 端 流 程 及 工 具 2 FPGA 和 ASIC 的 概 念, 他 们 的 区 别 3 LATCH 和 DFF 的 概 念 和 区 别 4 用 DFF 实 现 二 分 频 5 用 VERILOG 或 VHDL 写 一 段 代 码, 实 现 消 除 一 个 glitch 6 给 一 个 表 达 式 f=xxxx+xxxx+xxxxx+xxxx 用 最 少 数 量 的 与 非 门 实 现 ( 实 际 上 就 是 化 简 ) 7 用 VERILOG 或 VHDL 写 一 段 代 码, 实 现 10 进 制 计 数 器 8 给 出 一 个 门 级 的 图, 又 给 了 各 个 门 的 传 输 延 时, 问 关 键 路 径 是 什 么, 还 问 给 出 输 入, 使 得 输 出 依 赖 于 关 键 路 径 9 A,B,C,D,E 进 行 投 票, 多 数 服 从 少 数, 输 出 是 F( 也 就 是 如 果 A,B,C,D,E 中 1 的 个 数 比 0 多, 那 么 F 输 出 为 1, 否 则 F 为 0), 用 与 非 门 实 现, 输 入 数 目 没 有 限 制