j_xilinx-training-courses_2012.pdf
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- 施锭 霍
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1 Xilinx Training Catalog
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3 FPGA ISE... 8 FPGA... 9 FPGA FPGA Spartan Virtex FPGA PlanAhead PlanAhead ChipScope Pro LogiCORE Endpoint PCI Express I/O DSP DSP FPGA DSP System Generator DSP MicroBlaze Linux Zynq EPP Zynq EPP Zynq EPP Verilog VHDL VHDL
4 FPGA FPGA 2
5 FPGA 3
6 FPGA 4
7 5
8 DSP 6
9 7
10 ISE v12 FPGA FPGA FPGA FPGA FPGA Project Navigator 1 (0 TC) FPGA ISE 12.1 FPGA REL* Basic FPGA Architecture : Slice and I/O Resources Basic FPGA Architecture : Memory and Clocking Resources VHDL Verilog ISE Design Suite : Logic Edition System Edition 12.1 : Spartan -6 Virtex -6 FPGA** : ** Project Navigator 1 : Project Navigator HDL XST 2 : XST I/O Planner 3 : I/O ISim 4 : ISim 1 : Project Navigator ISE HDL 2 : XST 3 : I/O PinAhead I/O * REL = e- ( ) ** Spartan-6 (ATP) ISE Project Navigator Xilinx Synthesis Technology (XST) I/O Planner Constraints Editor ISim 4 : ISim Project Navigator HDL ISim 8
11 FPGA v12 ISE FPGA Architecture WizardI/O Planner Constraint Editor ISE 12.1 FPGA FPGA 1 (0 TC) FPGA HDL (VHDL Verilog) REL* Architecture Wizard and I/O Planning REL HDL (VHDL Verilog) REL Basic HDL Coding Techniques REL* ( 1 2) Virtex-6 and Spartan-6 FPGA HDL Coding Techniques REL* ( 1 2) ISE Design Suite : Logic Edition System Edition 12.1 : Spartan -6 FPGA** : Spartan-6 FPGA SP605 ** * REL = e- ( ) ** Spartan-6 (ATP) FPGA 1 : 2 : Clocking Wizard 3 : PlanAhead I/O 4 : 1 : ISE Project Navigator ISim Spartan-6 FPGA SP605 2 : Clocking Wizard Clocking Wizard DCM PlanAhead ISE Project Navigator 3 : PlanAhead I/O PinAhead I/O (DRC) I/O 4 : Constraints Editor MAP Spartan-6 FPGA Project Navigator FPGA Clocking Wizard DCM I/O Planner Constraints Editor 9
12 FPGA v12 FPGA 2 70,000 (5 TC) HDL ISE FPGA REL* Basic HDL Coding Techniques REL ( 1 2) Virtex-6 & Spartan-6 FPGA HDL Coding Techniques REL ( 1 2) Power Estimation REL FPGA FPGA Constraints Editor FPGA FPGA HDL (VHDL Verilog) ISE Design Suite: Logic Edition System Edition 12.1 : Spartan -6 Virtex-6 -FPGA** : Spartan-6 FPGA SP605 ** * : Spartan-6 Virtex-6 (ATP) Virtex-6 Spartan-6 FPGA CORE Generator Virtex-6 Spartan-6 FPGA Timing Analyzer 1 FPGA FPGA CORE Generator FPGA Virtex-6 Spartan-FPGA 1 : FPGA FPGA 2 : 2 3 : Part 1 Part 2 4 : 5 : 6 : FPGA Editor () ChipScope Pro () 7 : ChipScope Pro () 1 : FPGA CORE Generator RAM FPGA 2 : ( ) 3 : Constraint Editor 4 : 5 : SmartXplorer 6 : FPGA Editor () FPGA Editor 7 : ChipScope Pro () Analyzer 10
13 FPGA v12 ISE Design Suite 2 7 XST FPGA FPGA FPGA Verilog VHDL ISE Virtex -6 Spartan -6 FPGA 2 70,000 (5 TC) FPGA FPGA FPGA VHDL Verilog FPGA ISE Design Suite: Logic Edition System Edition 12.1 : Virtex-6 Spartan-6 FPGA* : Spartan-6 FPGA SP605 * * Virtex-6 Spartan-6 (ATP) (UCF) I/O I/O Tcl SmartGuide PlanAhead FPGA Editor ChipScope Pro 1 : UCF 2 : UCF I/O 3 : I/O Tcl 4 : Tcl SmartCompile 5 : SmartGuide 6 : FPGA Editor: 7 : FPGA Editor : ISE : Constraint Editor 2 : UCF UCF 3 : I/O I/O 4 : Tcl Tcl ISE Project Navigator Tcl 5 : SmartGuide SmartGuide 6 : 7 : FPGA Editor FPGA Editor /ChipScope Pro 11
14 Spartan-6 v12 Spartan -6 FPGA FPGA FPGA FPGA Spartan-6 CLB DCM PLL I/O DSP (PCI Express GTP ) FPGA HDL 2 70,000 (5 TC) FPGA FPGA () VHDL Verilog ISE Design Suite : Logic Edition System Edition 12.1 : Spartan-6 FPGA* : Spartan-6 FPGA SP605 * Spartan-6 (ATP) Spartan-6 FPGA 6 LUT CLB Spartan-6 FPGA CLB Spartan-6 FPGA RAM DSP I/O SERDES DCMPLL Spartan-6 FPGA HDL Spartan-6 1 Spartan-6 FPGA CLB HDL 1 : CLB DSP 2 : DSP I/O Spartan-6 FPGA I/O 3 : I/O 2 Spartan-6 FPGA 4 : 5 : 1 : CLB XST 32 RTL FPGA Editor 2 : DSP - XST 17x17 MAC FPGA Editor CORE Generator FPGA Editor 3 : I/O - ISE SERDES FPGA Editor Spartan-6 FPGA 4 : - Clocking Wizard PLLDCM FPGA Editor 5 : Memory Interface Generator Spartan-6 FPGA (MCB) DDR3 ChipScope Pro 12
15 Virtex-6 v12 Virtex -6 FPGA FPGA FPGA FPGA Viretex-6 CLB MMCM I/O FIFO DSP (EMACPCI Express GTP ) FPGA HDL 2 70,000 (5 TC) FPGA FPGA () VHDL Verilog ISE Design Suite : Logic Edition System Edition 12.1 : Virtex-6 FPGA* : Spartan-6 FPGA SP605 * Virtex-6 (ATP) Virtex-6 FPGA 6 LUT CLB Virtex-6 FPGA CLB Virtex-6 FPGA RAMFIFO DSP I/O SERDES MMCM Virtex-6 FPGA Virtex-6 FPGA HDL Virtex-6 1 Virtex-6 FPGA CLB HDL 1 : CLB DSP 2 : DSP I/O Virtex-6 FPGA I/O 3 : I/O 2 Virtex-6 FPGA 4 : 5 : 1 : CLB XST 32 RTL FPGA Editor 2 : DSP - XST 24x17 MAC FPGA Editor CORE Generator FPGA Editor 3 : I/O - ISE SERDES FPGA Editor Virtex-6 FPGA 4 : - Clocking Wizard MMCM FPGA Editor 13
16 7 v13 7 FPGA FPGA (FPGA ) 7 FPGA CLB MMCM PLL I/O FIFO DSP (PCI Express / ) HDL FPGA 2 70,000 (5 TC) FPGA FPGA VHDL Verilog ISE Design Suite : Logic System Edition 13.1 : Artix -7Kintex -7Virtex -7 FPGA : * 7 FPGA (ATP) 7 FPGA 6 LUT CLB 7 FPGA CLB 7 FPGA RAMFIFODSP I/O SERDES MMCMPLL DDR3 7 7 FPGA HDL 1 7 FPGA CLB 1 : CLB 2 : DSP 3 : DSP 2 I/O 4 : I/O 5 : 1 : CLB XST 32 XST RTL FPGA Editor 2 : RAM RTL RTL FPGA Editor WRITE_FIRST RAM RTL 3 : DSP XST 24x17 MAC FPGA Editor CORE Generator FPGA Editor 4 : I/O CORE Generator I/O Interface Wizard FPGA Editor 7 FPGA 5 : Clocking Wizard MMCM FPGA Editor 14
17 PlanAhead v13 PlanAhead I/O DRC ( ) SSN ( ) / PlanAhead : PlanAhead 1 42,000 (3 TC) FPGA FPGA FPGA ISE FPGA () ISE Design Suite : Logic Edition System Edition 13 : Virtex -6 FPGA* : * PlanAhead PlanAhead Project Manager 1 : PlanAhead I/O 2 : I/O CORE Generator 3 : PlanAhead Project Navigator PlanAhead : PlanAhead 1: PlanAhead RTL PlanAhead PlanAhead 2 : I/O I/O PlanAhead I/O / I/O DRC SSN * Virtex-6 PlanAhead PlanAhead I/O DRC SSN PlanAhead IP HDL RTL ISE Project Navigator PlanAhead 3 : PlanAhead CORE Generator IP 15
18 PlanAhead v13 PlanAhead Pblock ChipScope Pro : PlanAhead * Virtex-6 (APT) 2 70,000 (5 TC) FPGA FPGA FPGA ISE PlanAhead PlanAhead FPGA () ISE Design Suite : Logic Edition System Edition 13 : Virtex -6 FPGA* : PlanAhead Pblock HDL RTL ChipScope Pro 1 PlanAhead 1 : PlanAhead RTL 2 : RTL 3 : Pblock 2 4 : 5 : ChipScope Pro 6 : ChipScope Pro : PlanAhead 1 : PlanAhead HDL PlanAhead PlanAhead 2 : RTL RTL RTL RTL RTL RTL (DRC) 3 : SSN 4 : PlanAhead FPGA PlanAhead 5 : 6 : ChipScope Pro PlanAhead ChipScope Pro Set Up ChipScope 16
19 ChipScope Pro v12 FPGA ChipScope Pro 2 ChipScope Pro 2 70,000 (5 TC) 2 : Designing with VHDL VHDL Designing with Verilog Verilog 1 : FPGA FPGA 2 : FPGA FPGA ChipScope Pro e- () ISE Design Suite : Logic Edition System Edition 12.1 ChipScope Pro 12.1 : N/A* : Spartan-6 FPGA SP605 * * (ATP) ChipScope Pro ChipScope Pro Analyzer CORE Generator Core Inserter PlanAhead ChipScope Pro ChipScope Pro 1 ChipScope Pro Inserter : Core Inserter PlanAhead 1a : Project Navigator Inserter 1b : PlanAhead Inserter CORE Generator 2 : Project Navigator CORE Generator ChipScope Pro Analyzer 3 : Analyzer 2 4 : 5 : FPGA Editor ChipScope Pro ()* 6 : VIO Tcl ()* ()* 7 : ()* 1a 1b : Project Navigator Inserter ( 1a) PlanAhead Inserter ( 1b) ICON ILA 2 : Project Navigator CORE Generator VIO ChipScope Pro Analyzer 3 : Analyzer ChipScope Pro Analyzer 4 : () 5 : FPGA Editor ChipScope Pro ILA 6 : VIO Tcl - 7 : - ChipScope Pro Analyzer FPGA 17
20 v13 ISE PlanAhead (EDK) (PR) FPGA PR PR PR 2 PR PR 2 70,000 (5 TC) HDL (VHDL Verilog) FPGA FPGA FPGA HDL (VHDL Verilog) PlanAhead ISE Design Suite : PR Logic Edition System Edition : : FPGA 2 : HDL ICAP 2 3 : (EDK) 4 : EDK PCIe 1 : PlanAhead JTAG ML605 2 : HDL ICAP Platform Flash HDL PlanAhead PR Platform Flash System ACE RAMIOB MGT PR JTAG HDL 3 : TPSYNC 4 : EDK MicroBlaze ICAP PR System ACE 18
21 v13 FPGA PCIe MAC IBERT 1 3 TC FPGA VHDL/Verilog VHDL /Verilog FPGA FPGA I/O ISE Design Suite : Logic System Edition 13.1 : Spartan-6 Virtex-6 FPGA* : Spartan-6 SP605 Virtex-6 FPGA ML605* * Spartan-6 Virtex-6 FPGA (ATP) IP IP IBERT 1 1 : GTP GTX PCI Express 2 : PCIe 3 : MAC 4 : TEMAC AXI IP 5 : IBERT 1 : GTP GTX GTP/GTX Transceiver Wizard 2 : PCIe CORE Generator Spartan-6 Virtex-6 FPGA PCIe 3 : MIG (Memory Interface Generator) DDR3 4 : TEMAC CORE Generator MAC 5 : IBERT ChipScope Pro IBERT Spartan-6 SP605 GTP Virtex-6 ML605 GTX 19
22 FPGA I/O I/O Spartan- 6 Virtex-6 DDRDDR2DDR3RLDRAMLPDDR QDR QDR Spartan-6 SP601 DDR2Virtex-6 ML605 DDR3 1 3TC FPGA VHDL Verilog Verilog / VHDL : / FPGA I/O I/O ISE Design Suite : Logic System Edition 13.1 Mentor HyperLynx SI : Spartan-6 Virtex-6 FPGA* : Spartan-6 SP601/605 Virtex-6 FPGA ML605* Spartan-6 SP605 DDR3 * Spartan-6 Virtex-6 FPGA (ATP) FPGA Isim PCB 1 CLB Spartan-6 Virtex-6 Spartan-6 FPGA Virtex-6 FPGA MIG 1 : MIG 2 MIG 2 : MIG MIG 3 : MIG PCB 4 : 5 : MIG 1 : MIG MIG (Memory Interface Generator) CORE Generator DDR2 DDR3 Spartan-6 SP601 SP605 (MCB) Virtex-6 ML605 2 : MIG Isim 1 3 : MIG FPGA FPGA 4 : IBIS 5 : MIG ChipScope Pro 20
23 LogiCORE Endpoint PCI Express v11 PCI Express PCI Express PCIe PCI Express Virtex-5 PCIe Virtex-6 Spartan- 6 FPGA 2 70,000 (5 TC) PCI Express IP LogiCORE PCI Express PCI Express PCIe VHDL Verilog ( ISim) ISE Design Suite : Logic Edition System Edition 11.3 ChipScope Pro 11.3 : Virtex -5 FPGA* : Virtex-5 FPGA PCIe PCIe FPGA PCIe 1 PCIe PCIe CORE Generator 1 : PCIe PCIe 2a : 2b : 2 3 : 4 : ChipScope Pro PCIe 1 : PCIe CORE Generator LogiCORE IP CORE Generator PCIe 2 : ISim 3 : PCIe 4 : ChipScope Pro PCIe ChipScope Pro 21
24 I/O v11 Spartan -6 LXT Virtex -6 FPGA RocketIO GTP/GTX 8B/10B 64B/66B RocketIO Architecture Wizard 2 70,000 (5 TC) FPGA Verilog VHDL ( ) FPGA () I/O I/O () ISE Design Suite : System Edition 11.3 ChipScope Pro 11.3 Mentor Graphics ModelSim 6.5G : Spartan-6 Virtex-6 FPGA : Spartan-6 FPGA SP605 1 (GTPGTXGTH) (GTPGTX) 8B/10B 1 : 8B/10B 2 : PMA () 2 RX 3 : 4 : GTP Wizard RocketIO RocketIO 1 : 8B/10B 8B/10B 8B/10B 2 : Spartan-6 Virtex-6 FPGA RocketIO GTP/GTX 8B/10B / GTP/GTX Wizard GTP/GTX 3 : TX RX 4 : 2 22
25 DSP v13 DSP FPGA DSP 1 3 TC FPGA VHDL/Verilog VHDL /Verilog FPGA FPGA FIR FFT FPGA ISE Design Suite : DSP System Edition 13.1 : Spartan -6 Virtex -6 FPGA* : Spartan-6 SP605 Virtex-6 FPGA ML605* 1 Virtex-6 Spartan-6 FPGA DSP 1 : System Generator System Generator 2 : FFT FFT 3 : DSP IP 4 : 1 : System Generator DDS (Direct Degital Synthesizer) DPS48 2 : FFT FIR FFT 2 FFT * Spartan-6 Virtex-6 FPGA (ATP) DSP FPGA FPGA CLB DSP48 DSP FPGA DSP (TRD) DSP 3 : DSP XAPP1018 WCDMA DUC/DDC 4 : DSP System Generator 23
26 FPGA DSP FPGA DSP 2 FPGA FFT IP 2 70,000 (5 TC) 5 TC FIR () IIR ( ) FFT () FPGA : Spartan -6 Virtex -6 FPGA* : * * Spartan-6 Virtex-6 (ATP) DSP FPGA 2 FPGA FPGA CLB DSP48 DSP RAM SRL FIR FFT FPGA FPGA 1 FPGA FPGA 1 : RAM 2 : SRL32E RAM FIR 3 : 2 4 : () 5 : FFT : System Generator CORE Generator DSP 1 : 2 : SRL32E RAM FPGA 3 : 4 : () 5 : FFT FFT : System Generator CORE Generator DSP DSP DSP IP 24
27 System Generator DSP v11 System Generator DSP System Generator for DSP DSP FPGA 2 ( / ) 70,000 (5 TC) MATLABSimulink DSP System Generator for DSP MATLAB Simulink ISE Design Suite : System Edition 11.1 MATLAB with Simulink R2008a R2008b DSP System Generator FPGA System Generator Low High FIR FFT High 2 System Generator 1 System Generator Simulink 1 : Simulink 2 : System Generator 2 3: 4 : 5 : MAC FIR 6 : FIR Compiler FIR System GeneratorProject Navigator Platform Studio 7 : System Generator Project Navigator 8 : System GeneratorProject Navigator Platform Studio 1 : Simulink Simulink 2 : System Generator System Generator DSP48 MAC ML505 3 : 4 : Mcode 5 : MAC FIR MAC FIR ML505 6 : FIR Compiler FIR - FIR Compiler FDATool FIR 7 : System Generator Project Navigator - 2 System Generator System Generator VHDL 8 : System GeneratorProject Navigator Platform Studio - 2 System Generator System Generator VHDL 25
28 FPGA IP (TRD) 1 3 TC FPGA FPGA FPGA ISE MicroBlaze ISE Design Suite : Embedded System Edition 13.1 : Spartan -6 Virtex -6 FPGA* : Spartan-6 SP605 Virtex-6 FPGA ML605* * Spartan-6 Virtex-6 FPGA (ATP) (EDK) IP BSB (Base System Builder) MicroBlaze IP Eclipse (SDK) (TRD) 1 XPS 1 : Base System Buidler SDK IP 2 : AXI 3 : 1 : Base System Buidler BSB (Base System Buidler) XPS ISE 2 : 1 SDK BSP 3 : 26
29 v12 FPGA MicroBlaze PowerPC (EDK) MicroBlaze PowerPC ,000 (5 TC) FPGA PowerPC440 MicroBlaze FPGA FPGA ISE C HDL ISE Design Suite : Embedded Edition System Edition 12.1 Mentor Graphics ModelSim : Spartan -6Virtex -5 Virtex-6 FPGA* : Spartan-3E FPGA 1600ESpartan-6 FPGA SP605 Virtex-5 FPGA ML507 * * Spartan-6Virtex-5 Virtex-6 (ATP) EDK () Base System Builder (BSB) MicroBlaze PowerPC CoreConnect IP Eclipse (SDK) IP Project Navigator (BFM) 1 EDK Base System Builder (BSB) 1 : Base System Builder SDK 2 : 3 : IP 2 IPIC IPIC 4 : IP PLB v46 5 : BFM IP 6 : 1 : Base System Builder BSB XPS 2 : SDK 1 BSP FPGA 3 : IP IP IP GUI I/O MHS RAM 4 : IP Create or Import Peripheral Wizard PLB (LCD ) 5 : BFM ModelSim LCD 6 : : IP ISE 27
30 v12 (EDK) Spartan -6 FPGA SP605 Virtex -5 FPGA ML ,000 (5 TC) FPGA EDK C HDL PowerPC MicroBlaze ISE Design Suite : Embedded Edition System Edition 12.1 Mentor Graphics ModelSim 6.4b : Spartan -6Virtex -5 Virtex-6 FPGA* : Spartan-6 FPGA SP605 Virtex-5 FPGA ML507 * * Spartan-6Virtex-5 Virtex-6 (ATP) Virtex Spartan FPGAPowerPC 440MicroBlaze ChipScope HDL PowerPC 440 MicroBlaze Virtex -5 FPGA HDL 1 1 : PowerPC 440 ChipScope Pro Analyzer 2 : ChipScope Pro Analyzer RAM () MCI PowerPC440 DDR2 RAM 3 : DDR 2 Fast Simplex Link (FSL) 4 : FPGA 5 : XPS HDL 6 : 1 : IP LEDLCD SDK 2 : ChipScope Pro Analyzer ChipScope Pro AnalyzerSDK XMD 3 : DDR XPS DDR 4 : FPGA SP605 (TRD) DVI / 5 : 6 : HDL ISE Project Navigator 28
31 v12 2 PowerPC 440 MicroBlaze 2 70,000 (5 TC) ( ) C C++ ( ) ISE Design Suite : Logic Edition System Edition 12.1 : Spartan -6Virtex -5 Virtex-6 FPGA* : Spartan-6 FPGA SP605 Virtex-5 FPGA ML507 * * Spartan-6Virtex-5 Virtex-6 (ATP) SDK (SDK) 1 1 : SDK 2 : 3 : 2 4 : 5 : SDK 6 : 7 : 1 : Base System Builder 2 : 3 : FPGA 4 : SDK 5 : SDK 6 : LCD BSP 7 : XilMFS 29
32 MicroBlaze Linux v12 MicroBlaze PetaLinux 2 MicroBlaze PetaLinux 0.4 (SoC) Linux Linux / Linux 2 70,000 (5 TC) MicroBlaze PetaLinux FPGA (FPGA ) (FPGA ) ISE Design Suite : Embedded Edition System Edition 12.1 PetaLinux v1.2 : Spartan -6 FPGA* : Spartan-6 FPGA SP605 FMC I/O * * Spartan-6 (ATP) Linux MicroBlaze (EDK) PetaLinux (SDK) MicroBlaze Linux 1 Linux 1 : PetaLinux SDK 2 : PetaLinux 3 : 4 : 2 I/O 5 : PetaLinux SDK XPS 6 : BSB 7 : 8 : 1 : MicroBlaze Linux Linux Linux 2 : PetaLinux Linux Linux MicroBlaze Linux OEMU 3 : PetaLinux Linux Linux GDB 4 : Linux TCP/IP telnet MicroBlaze Linux FTP Linux (NFS) Linux Linux Linux 5 : UIO 6 : BSB BSB EDK Linux PetaLinux Linux 7 : VHDL IP XPS Create and Import Peripheral Wizard IP IP PLB FSL XMD 8 : UIO PWM PLB IP petalinux-new-module PetaLinux FSL FSL PWM 30
33 Zynq EPP ( ) Zynq EPP Zynq EPP Zynq ARM Cortex -A9 (PS) (PL) Zynq EPP PSI/O DMA PL PS DDR PL PS PS PL 2 \70,000 (5 TC) Zynq EPP C HDL ISE Design Suite : Embedded System Edition 14.1 : Zynq-7000 EPP* : Zynq-7000 EPP ZC702 * * Zynq EPP (ATP) Zynq EPP (PS) Zynq EPP Zynq PS (PL) PL 1 Zynq EPP (APU) / 1 : Zynq Zynq AXI Zynq EPP PS/PL AXI 2 : Zynq EPP Zynq Zynq EPP Zynq EPP PL 3 : Zynq EPP DMA Zynq EPP Zynq EPP 4 : Zynq EPP Zynq EPP 5 : Zynq EPP Linux 1 : Zynq PlanAhead Xilinx Platform Studio (XPS) 2 : Zynq EPP (PL) (PS) 3 : Zynq EPP DMA PS DMA DDRx PL 4 : Zynq EPP Zynq EPP 5 : Zynq EPP Linux Zynq EPP Linux 31
34 Zynq EPP v14 Zynq EPP ( ) FPGA EDK ( ) Zynq EPP / AXI 2 \70,000 (5 TC) Zynq EPP FPGA FPGA ISE C HDL ISE Design Suite : Embedded System Edition 14.1 : Zynq-7000 EPP : Zynq-7000 EPP ZC702 * Zynq EPP (ATP) EDK () PS Configuration Wizard Cortex -A9 Eclipse (SDK) IP (BFM) AXI 1 EDK Processing System Configuration Wizard 1 : Processing System Configuration Wizard SDK 2 : AXI 3 : IP 2 Cortex-A9 IPIC AXI IP 4 : AXI IP 5 : BFM IP 6 : 1 : Processing System Configuration Wizard (Zynq EPP) XPS 2 : SDK 1 BSP 3 : IP XPS System Assembly View IP 4 : AXI IP Create or Import Peripheral Wizard AXI (LCD ) 5 : BFM ISim LCD 6 : : IP ISE 32
35 Zynq EPP v14 2 (SDK) Zynq (EPP) / (BSP) ARM Cortex -A9 MicroBlaze 2 \70,000 (5 TC) C C++ ( ) ISE Design Suite : Embedded System Edition 14.1 : Zynq-7000 EPP : Zynq-7000 ZC702 * Zynq-7000 EPP (ATP) (SDK) SDK ( Linux ) 1 2 Linux 1 : SDK Linux 2 : 3 : 4 : 5 : BSP 6 : 7 : 1 : Processing System Configuration Wizard (Zynq EPP) 2 : BSP GPIO API 3 : 4 : SDK 5 : BSP 6 : LCD BSP 7 : XilMFS 33
36 Verilog v12 Verilog (RTL) FPGA Verilog FPGA Verilog Verilog HDL 1 (0TC) Verilog ISE Design Suite : Logic Edition System Edition 12.1 : N/A* : Spartan -6 FPGA SP605 * * (ATP) RTL Verilog Verilog Verilog (FSM) Verilog FPGA Verilog I/O Simprim ISE Spartan-6 FPGA SP605 Verilog 1 : 2 : Verilog RTL Verilog 3 : Verilog 4 : 5 : n RL Verilog 6 : 7 : FPGA 8 : Verilog 9 : Verilog I/O * RTL 34
37 VHDL v12 VHDL (RTL) FPGA VHDL VHDL VHDL HDL 1 (0TC) VHDL ISE Design Suite : System Edition 12.1 : N/A* : Spartan -6 FPGA SP605 * * (ATP) VHDL VHDL ( [FSM]RAM/ROM ) VHDL VHDL FPGA VHDL ISE VHDL 1 : VHDL 2 : 3 : ISim 4 : 5 : 6 : Moore FPGA 7 : 8 : 9 : 10 : * RTL 35
38 VHDL v12 VHDL VHDL RTL/ 1 (0TC) VHDL VHDL Designing with VHDL RTL 6 ISE Design Suite : Logic Edition System Edition 12.1 : N/A* * (ATP) RTL VHDL TextIO 1 : 2 : IO 3 : TextIO VHDL 4 : 5 : 6 : * 1 : 2 : 3 : TextIO std_logic_textio std_logic std_logic_vector TextIO 4 : 5 : VHDL 6 : IEEE_PROPOSED 36
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01 1-1 Altera Installer 1-2 1-3 FBBCar 1-4 FPGA 1. 2. 3. 4. FBBCar Altera FPGA FBBCar Quartus II ModelSim-Altera 1-1 1-1 FBBCar 1 220 2 10k 2 1k 2 2k 2 470k 2 1 950nm 2 2 38kHz 2 2 3PIN 2 2 1 1 2 01 Altera
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XILINX Platform Cbale USB www.hseda.com ...... Platform Cable USB Compatible.................. impact.........1 platform Cable USB Compatible.........1...1...1...1...1...1 Platform Cable USB Compatible
1. 精 通 运 用 结 构 相 关 设 计 软 件, 如 Pro-E AutoCAD 等 ; 1. 参 不 机 器 人 项 目 评 估, 提 出 吅 理 的 产 品 结 构 设 计 方 案 ; 结 构 3 不 限 不 限 2. 3 年 以 上 工 业 产 品 结 构 设 计 工 作 经 验, 具
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1-1 Quartus II ModelSim-Altera Starter 1-2 1-3 FBBCar 1-4 1-1 Quartus II ModelSim-Altera Starter 1-2 1-3 FBBCar 1-1 Quartus II ModelSim-Altera Starter 1-1-1 Quartus II Altera altera http://www.altera.com
Presentation Title
基于模型的可编程 SoC 设计与调试 MathWorks China Tom Shan Application Engineer 2015 The MathWorks, Inc. 1 主要内容 介绍 什么是 Zynq? 设计挑战 Zynq 设计 基于 MBD 的可编程 SoC 设计 代码生成 流程 验证和软硬件划分 UDP 接口 Processor In the Loop(PIL) 验证 新增功能
,,, PCB, AR M VxWorks DSP,,,,,,,,,,, (CIP) /,,.:,2005 ISBN TP36 CIP (2005) : ( 10 ) : : (010 ) : (010)
,,, PCB, AR M VxWorks DSP,,,,,,,,,,, (CIP) /,,.:,2005 ISBN 7-5635-1099-0...............TP36 CIP (2005)076733 : ( 10 ) :100876 : (010 )62282185 : (010)62283578 : publish@bupt.edu.cn : : : 787 mm960 mm 1/
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2016 Android AUTOSAR Linux AUTOSARAU Reverse ging Target Communication Framework ARM CoreSight TM Requirements Analysis Nexus Timing Tools Intel Trace Hub GDB Infineon MCDS Unit Testing PIL Simulation
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嵌 入 式 系 统 设 计 师 考 试 大 纲 一 考 试 说 明 1 考 试 要 求 : (1) 掌 握 科 学 基 础 知 识 ; (2) 掌 握 嵌 入 式 系 统 的 硬 件 软 件 知 识 ; (3) 掌 握 嵌 入 式 系 统 分 析 的 方 法 ; (4) 掌 握 嵌 入 式 系 统 设 计 与 开 发 的 方 法 及 步 骤 ; (5) 掌 握 嵌 入 式 系 统 实 施 的 方 法
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福 州 大 学 校 训 博 学 远 志 明 德 至 诚 序 言 亲 爱 的 电 子 信 息 类 的 学 子 : 朝 气 蓬 勃 的 你 们 带 着 对 大 学 生 活 的 美 好 憧 憬 走 进 校 园, 开 始 谱 写 人 生 历 程 崭 新 辉 煌 的 一 页 你 们 将 在 这 风 景 如 画 的 福 州 大 学 新 校 区 里, 与 周 围 的 同 学 们 一 起 汲 取 知 识 培 养 能
利用即插即用的IP实现更高的FPGA设计生产力
利用即插即用的 IP 实现更高的 FPGA 设计生产力 第 1 页 会议日程 介绍 : 什么是 AXI? 优势 如何通过 IP 生态系统提升 IP 的可用性? 如何实现更高生产力? 接口如何提供增强系统性能的灵活性? 下一步的发展是什么? 第 2 页 赛灵思全面转向 AXI 工具 IP 应用 培训 嵌入连接功能 DSP ISE / PlanAhead System Generator CORE Generator
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王 者 之 风 的 博 客 http://blog.sina.com.cn/towbx 原 文 地 址 :ARM,FPGA,DSP 的 特 点 和 区 别 是 什 么? 作 者 : 红 枫 叶 DSP(digital singnal processor) 是 一 种 独 特 的 微 处 理 器, 有 自 己 的 完 整 指 令 系 统, 是 以 数 字 信 号 来 处 理 大 量 信 息 的 器 件
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1 2 1 2 3 4 5 6 7 8 9 10 3 1 150 2 150 1 1 1.1 1.1.1 1.2 1.2.1 1.2.2 1.2.3 1.3 1.3.1 1.3.2 1.4 1.4.1 CPU 1.4.2 I/O 1.4.3 I/O 1.5 1.5.1 CISC RISC 1.5.2 1.5.3 1.6 1.6.1 1.6.2 N 1.6.3 2 2.1 2.1.1 2.1.2 2.1.3
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目次
軟 體 工 程 期 末 報 告 網 路 麻 將 91703014 資 科 三 黃 偉 嘉 91703024 資 科 三 丘 祐 瑋 91703030 資 科 三 江 致 廣 1 目 次 壹 前 言 (Preface) P.4 貳 計 畫 簡 述 及 預 期 效 益 (Project Description and Expected Results) P.4 參 系 統 開 發 需 求 (System
混訊設計流程_04.PDF
CIC Referenced Flow for Mixed-signal IC Design Version 1.0 (Date) (Description) (Version) V. 1.0 2010/11/ Abstract CIC IC (Mixed-signal Design Flow) IC (Front End) (Back End) Function Timing Power DRC
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niosii H:\DB2005\project\niosDK\Example\NiosSmall QuartusII4.2 File -> New Project Wizard Diectory,Name,Top-Level Entity Add Files EDA Tools Setting Finish, OK H:\DB2005\project\niosDK\Example\NiosSmall
PROTEUS VSM
Proteus VSM-- 1/1 PROTEUS VSM Proteus VSM ISIS Prospice VSM Proteus PROSPICE ARM7 PIC AVR HC11 8051 CPU LCD RS232 LED IAR Keil Hitech C make 6000 SPICE SPICE DLL SPICE3F5 14 FM PROTEUS PCB LED/LCD / 300
201406002+大学计算机基础B.doc
目 录. 大 学 计 算 机 基 础 B( 非 独 立 设 课 ).... 计 算 机 操 作 基 础 ( 独 立 设 课 )...3 3. 程 序 设 计 基 础 ( 非 独 立 设 课 )...5 4. 面 向 对 象 程 序 设 计 ( 非 独 立 设 课 )...8 5. 数 据 库 原 理 ( 非 独 立 设 课 )...0 6. 算 法 设 计 与 分 析 ( 非 独 立 设 课 )...
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2004-2-16 (3-21) To Luo 207 Xilinx FPGA/CPLD ISE Xilinx Integrated Software Environment 6.1i FPGA VHDL VerilogHDL EDIF ModelSim FPGA FPGA ISE HDL FPGA ISE 7.1 7.1.1 ISE6.1i ISE6.1i ISE ModelSim ISE ModelSim
前言
FPGA/CPLD FPGA/CPLD FPGA/CPLD FPGA/CPLD FPGA/CPLD 1.1 FPGA/CPLD CPLD Complex Programable Logic Device FPGA Field Programable Gate Array 1.3 CPLD/FPGA PLD PLD ASIC PLD PLD PLD FPGA PLD 7032LC 3 PLD 70 1
Word Pro - FPGA设计高级技巧（Xilinx篇）.lwp
V1.0 FPGA 62 FPGA ( ) 2001/09/15 yyyy/mm/dd yyyy/mm/dd FPGA 2001/09/1 5 1.00 2001-9-19 263 FPGA 1... 8 2... 8 2.1... 9 2.2... 10 2.3 Coding Style... 10 3 FPGA VirtexII... 10 3.1 Coding Style... 11 3.1.1
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附 件 13: 陕 西 高 等 学 校 本 科 实 验 教 学 示 范 中 心 申 请 书 推 荐 单 位 : 西 北 工 业 大 学 明 德 学 院 学 校 名 称 : 西 北 工 业 大 学 明 德 学 院 中 心 名 称 : 电 子 与 通 信 实 验 教 学 中 心 中 心 网 址 : http://www.npumd.cn/teach/mingde/index.htm 中 心 联 系 电
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( ) 2005 2 27 1 70 :SSI(Small Scale Integration), 1 10,MSI (Medium Scale Integration),,, 80 LSI(Large Scale Integration),, 16,Motoral M68000(7 ),Intel 80286 (12.5 ),80386 (27.5 ) 90 : VLSI(Very Large Scale
标题
. 4 2013 年 湖 南 省 财 政 厅 电 子 政 务 发 展 形 势 分 析 及 2014 年 发 展 展 望 湖 南 省 财 政 厅 2013 年, 省 财 政 厅 高 度 重 视 电 子 政 务 工 作, 将 电 子 政 务 作 为 优 化 工 作 流 程 提 高 工 作 效 率 提 升 服 务 水 平 建 设 透 明 廉 洁 财 政 的 重 要 途 径, 信 息 化 水 平 不 断 提
一、
网 上 交 易 客 户 端 操 作 文 档 证 券 2014 年 免 责 申 明 因 客 户 端 软 件 升 级, 对 应 帮 助 文 件 中 的 图 片 及 文 字 可 能 存 在 未 同 步 更 新 的 情 况, 由 此 产 生 的 损 失 我 们 将 不 负 任 何 责 任, 请 大 家 以 最 新 版 本 的 客 户 端 软 件 为 准 索 引 一 委 托 功 能 区 说 明...1 二 委
KT-SOPCx开发套件简明教程
V2.03 2005-9-1 FPGA SOC FPGA/SOPC IT QuartusII NiosII IDE FPGA/SOPC FPGA/SOPC FPGA/SOPC CT-SOPCx FPGA/SOPC CPLD/FPGA www.fpga.com.cn CPLD/FPGA FPGA QuartusII NiosII CPU SOPC SOPC Builder NiosII IDE 1 www.21control.com
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VMEbus VME 35 VME VME VME EOL Tsi148 VME PCI-X Marvell 2025 VME Power Architecture VME VME VME VME VME VME VME PCI VME VME VME 32 32 CPU I/O VME VMEbus 20 70 VERSAbus European Microsystems group VERSAbus
简 介 本 白 皮 书 高 度 概 述 了 支 持 移 动 互 联 网 设 备 (Mobile Internet Device) 的 Intel C++ Software Development Tool Suite for Linux* OS, 目 标 读 者 主 要 是 技 术 决 策 制 订
白 皮 书 Robert Müller-Albrecht 开 发 人 员 产 品 部 门 支 持 移 动 互 联 网 设 备 的 Intel C++ Software Development Tool Suite for Linux* OS 文 档 编 号 :319332-001US 简 介 本 白 皮 书 高 度 概 述 了 支 持 移 动 互 联 网 设 备 (Mobile Internet Device)
表3：
1. 面 向 对 象 程 序 设 计 课 程 教 学 大 纲 2. 面 向 对 象 程 序 设 计 实 验 教 学 大 纲 3. 离 散 数 学 课 程 教 学 大 纲 4. 数 据 结 构 课 程 教 学 大 纲 5. 数 据 结 构 实 验 教 学 大 纲 6. 计 算 机 组 成 原 理 课 程 教 学 大 纲 7. 操 作 系 统 课 程 教 学 大 纲 8. 操 作 系 统 实 验 教 学
1 Visual Studio.NET Linux C++ JBuilder 4 RJ45 RS3 Modem 6 MAC IP TCP Socket UDP FTP ; Windows 000 Serve : 8 Windows 000 Serve DNS DHCP Web FTP E
Experiment of Computer Networks 1 / 1 / 003.6 Youlu Zheng Shakil Akhtar Networks for Computer Scientists and Engineer 004.5 Visual Studio.NET Linux C++ JBuilder RS3 Modem IP TCP Socket FTP ; Windows 000
306 2009.,.,, IP,. ( FPGA ) SoC,. Xilinx DSPTM System Genera2 tor [8] Altera DSP BuilderTM [9] Simulink, FPGA.,. FPGA,, FPGA,., ARM FPGA SoC., SoC. 1,
![306 2009.,.,, IP,. ( FPGA ) SoC,. Xilinx DSPTM System Genera2 tor [8] Altera DSP BuilderTM [9] Simulink, FPGA.,. FPGA,, FPGA,., ARM FPGA SoC., SoC. 1,](/thumbs/40/22055252.jpg "306 2009.,.,, IP,. ( FPGA ) SoC,. Xilinx DSPTM System Genera2 tor [8] Altera DSP BuilderTM [9] Simulink, FPGA.,. FPGA,, FPGA,., ARM FPGA SoC., SoC. 1,")
2 2009 2 ACTA ELECTRONICA SINICA Vol. 37 No. 2 Feb. 2009 1, 1, 1, 2, 1 (11, 310027 ;21, 310012) :, (SoC).. SoC,,. H1264. SoC,. : ; ; : TP368 : A : 037222112 (2009) 0220305207 A Multiproce ssor Prototype
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103 CMOS Seal-Ring 104 e-learning 104 104 / http://www.cic.org.tw/login/login.jsp CIC Introduction to Conversational French - Syllabus Summer 2004 1 4 21 CMOS MorSensor MorFPGA DUO 2 MorSensor 3 103 (
目 录
目 录 学 院 概 况... 1 计 算 机 与 信 息 学 院 ( 常 州 )... 2 物 联 网 工 程 专 业 介 绍... 3 物 联 网 工 程 专 业 介 绍... 4 专 业 人 才 培 养 方 案... 3 物 联 网 工 程 专 业 本 科 人 才 培 养 方 案... 6 课 程 教 学 大 纲... 15 第 一 部 分 基 础 课...16 电 路 教 学 大 纲... 16
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一个开放源码的嵌入式仿真环境 ― SkyEye
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项 目 编 号 : 招 标 文 件 ( 论 证 稿 ) 广 东 和 盛 招 标 代 理 有 限 公 司 Guangdong Hesheng Tendering Agency Co.,Ltd. 目 录 第 一 部 分 : 投 标 邀 请 函 1 第 二 部 分 : 采 购 项 目 内 容 4 第 三 部 分 : 投 标 人 须 知 88 第 四 部 分 : 合 同 书 格 式 104 第 五 部 分
chapt01.ppt
2004.2.16 PC Laptop Mainframe Server (PDA) MP3 MP3 : : :, 225 ; 35 50 --- 94% ; Intel Pentium, Motorola PowerPC, etc. 6% ,,, (RTOS) Minimally Requirement for an Embedded System NMI Address Bus Microprocessor
ICD ICD ICD ICD ICD
MPLAB ICD2 MPLAB ICD2 PIC MPLAB-IDE V6.0 ICD2 usb PC RS232 MPLAB IDE PC PC 2.0 5.5V LED EEDATA MPLAB ICD2 Microchip MPLAB-IDE v6.0 Windows 95/98 Windows NT Windows 2000 www.elc-mcu.com 1 ICD2...4 1.1 ICD2...4
Support All Industrial Ethernet Standards on Your Next "Drive" Design White Paper
FPGA WP-01191-1.0 Coal 18.33 Fossil Fuels 26.10 Conversion Losses 24.61 Petroleum 0.40 Natural Gas 7.29 Other Gases 0.09 Nuclear Electric Power 8.35 Renewable Energy 4.28 Other 0.16 Energy Consumed to
Agenda PXI PXI
PXI 2005 3 Agenda PXI PXI PXI 1997 VXI 1980 & 1990 GPIB 1970 GPIB 70 IEEE 488.1/488.2 1.5Mb/s GPIB 15 (488.2 SCPI) GPIB GPIB GPIB / 80 VXI VME extensions for Instruments 40MB/s (GPIB 40 ) / VXI 80 VXI
時脈樹設計原則
時 脈 樹 設 計 原 則 在 高 效 能 應 用 中, 例 如 通 訊 無 線 基 礎 設 施 伺 服 器 廣 播 視 訊 以 及 測 試 和 測 量 裝 置, 當 系 統 整 合 更 多 功 能 並 需 要 提 高 效 能 水 準 時, 硬 體 設 計 就 變 得 日 益 複 雜, 這 種 趨 勢 進 一 步 影 響 到 為 系 統 提 供 參 考 時 序 的 電 路 板 設 計 階 段 (board-level)
Microsoft Word - 39.doc
摘 基 于 ARM 的 嵌 入 式 无 线 AP 的 设 计 杨 健 陈 永 泰 ( 武 汉 理 工 大 学 信 息 工 程 学 院, 武 汉 430070) 要 : 本 文 首 先 介 绍 了 无 线 AP 的 基 本 原 理, 然 后 重 点 描 述 基 于 AT76C510 的 无 线 AP 的 硬 件 设 计 及 嵌 入 式 系 统 uclinux 最 后 对 IEEE802.11b 的 安
上市公司股东大会投票信息公告（20110916）
上 市 公 司 股 东 大 会 投 票 信 息 公 告 (20160526) 证 券 代 码 证 券 简 称 投 票 登 记 日 会 员 投 票 日 投 票 代 码 客 户 投 票 意 见 征 集 渠 道 投 票 意 愿 征 集 截 止 日 000835 长 城 动 漫 2016-05-19 2016-05-26 360835 融 资 融 券 交 易 系 统 营 业 部 2016-05-25 000973
上市公司股东大会投票信息公告（20110916）
上 市 公 司 股 东 大 会 投 票 信 息 公 告 (20160608) 证 券 代 码 证 券 简 称 投 票 登 记 日 会 员 投 票 日 投 票 代 码 客 户 投 票 意 见 征 集 渠 道 投 票 意 愿 征 集 截 止 日 300089 文 化 长 城 2016-06-01 2016-06-08 365089 融 资 融 券 交 易 系 统 营 业 部 2016-06-07 300147
高 十 一 五 国 家 规 划 ;21 世 纪 高 教 专 业 规 划 ; 普 通 高 教 专 业 规 划 ; 国 优 二 等 奖 机 高 十 一 五 国 家 规 划 ;22 世 纪 高 教 专 业 规 划 ; 普 通 高 教 专 业 规 划 ; 国 优 二 等 奖 高 十 一 五 国 家 规 划
优 二 等 奖 ; ; 普 通 高 教 规 划 ;21 世 纪 高 教 专 业 规 划 车 优 二 等 奖 ; ; 普 通 高 教 规 划 ;21 世 纪 高 教 专 业 规 划 车 2016-2017(1) 教 材 使 用 计 划 表 (13-15 级 ) 序 号 课 程 名 称 课 程 性 质 任 课 教 师 开 课 学 院 教 材 名 称 作 者 出 版 社 书 刊 号 版 别 出 版 时 间
52C-14266-5
逻 辑 分 析 仪 基 础 知 识 入 门 手 册 www.tektronix.com.cn/logic_analyzers 15 入 门 手 册 目 录 引 言 3-4 起 源 3 数 字 示 波 器 3 逻 辑 分 析 仪 4 逻 辑 分 析 仪 操 作 5-13 连 接 被 测 系 统 5 探 头 5 设 置 逻 辑 分 析 仪 7 设 置 时 钟 模 式 7 设 置 触 发 7 采 集 状
Designing a Custom AXI Peripheral
1 2014 Xilinx All Programmable 客户技术培训 1Designing a Custom AXI Peripheral 2014.1 2 16252**slide Introduction What AXI signals do I need and what are their names? How do I design an AXI peripheral? How does
USB - 1 - - 2 - - 3 - - 4 - - 5 - - 6 - - 7 - DES Module FSM CONTROLLER 8 6 8 Key ROM 8 8 Data_in RAM Data_out RAM 8 USB Board - 8 - - 9 - - 10 - - 11 - - 12 - USB device INF Windows INF Device Function
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EK-STM32F
STMEVKIT-STM32F10xx8 软 件 开 发 入 门 指 南 目 录 1 EWARM 安 装... 1 1.1 第 一 步 : 在 线 注 册... 1 1.2 第 二 步 : 下 载 软 件... 2 1.3 第 三 步 : 安 装 EWARM... 3 2 基 于 STMEVKIT-STM32F10xx8 的 示 例 代 码 运 行... 6 2.1 GPIO Demo... 6 2.2
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课外创新研学项目 构想、设计与实现
实 验 教 学 改 革 与 学 科 竞 赛 相 互 促 进 东 南 大 学 电 工 电 子 实 验 中 心 胡 仁 杰 hurenjie@seu.edu.cn 主 要 内 容 全 国 大 学 生 电 子 设 计 竞 赛 发 展 概 况 竞 赛 设 计 概 要 创 新 实 验 教 学 实 践 环 境 建 设 全 国 大 学 生 电 子 设 计 竞 赛 宗 旨 结 合 教 学, 着 重 基 础 注 重
IP Deliverables (course topics)
FPGA Synthesis & Prototyping 國立雲林科技大學電子系 許明華 sheumh@cad.el.yuntech.edu.tw 本單元在 DIP 設計中的角色 Write function spec. Write technical spec. Develop area/timing/power constraints Write RTL Run lint Develop testbench
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一 公 司 简 介 深 圳 市 大 疆 创 新 科 技 有 限 公 司 ( 简 称 DJI 大 疆 创 新 ), 以 THE FUTURE OF POSSIBLE( 未 来 无 所 不 能 ) 为 主 旨, 乃 全 球 领 先 的 飞 行 影 像 系 统 独 家 先 驱, 创 生 于 中 国 深 圳
疆 来 有 你 DJI 大 疆 创 新 2016 全 球 精 锐 工 程 师 校 园 招 募 我 们 是 一 群 这 样 的 人 : 1. 快 速 行 动, 杜 绝 拖 延, 做 事 有 强 大 的 推 动 力, 敢 于 瞄 准 更 高 的 目 标, 努 力 做 到 全 世 界 最 好, 敢 想 才 能 敢 做 ; 2. 有 高 于 世 俗 打 破 平 庸 的 见 识, 看 待 问 题 一 针 见
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第 二 十 一 版 二 三 年 一 月 一 日 生 效 中 華 民 國 馬 術 協 會 翻 印 目 錄 第 一 章 馬 場 馬 術 目 的 和 一 般 原 則 第 401 條 立 定 第 402 條 慢 步 第 403 條 快 步 第 404 條 跑 步 第 405 條 簡 單 的 跑 步 變 換 [ 簡 易 換 腳 ] 第 405.6 條 空 中 跑 步 變 換 [ 空 中 換 腳 ] 第 405.7
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版权所有, 禁止未经授权的商业使用行为 FPGA System Design Primer 高教社 &XILINX SOC 竞赛培训系列课程 何宾 何宾 Tel: email: 高等教育出版社 培训内容 基于 AXI4 的可编程 SoC 系统设计 ( 下 ) Xilinx 片上可编程系统设计导论 AXI4 规范 MicroBlaze 处理器原理 EDK13.1 工具概述操作系统 (OS) 及板级支持包
修 订 历 史 下 表 列 出 了 本 文 档 的 修 订 历 史 : 日 期 版 本 修 订 描 述 2014 年 4 月 2 日 2014.1 2013 年 12 月 18 日 2013.4 精 简 功 耗 这 一 节 重 点 修 订 Vivado 设 计 套 件 流 程 和 配 置 与 调 试
UltraFASTTM Vivado 设 计 套 件 的 UG949(2014.1 版 本 ),2014 年 4 月 2 日 修 订 历 史 下 表 列 出 了 本 文 档 的 修 订 历 史 : 日 期 版 本 修 订 描 述 2014 年 4 月 2 日 2014.1 2013 年 12 月 18 日 2013.4 精 简 功 耗 这 一 节 重 点 修 订 Vivado 设 计 套 件 流 程
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1 基 于 μc/os-ii 的 嵌 入 式 电 子 潮 汐 预 报 仪 张 淑 娟, 李 海 森, 么 彬, 陈 宝 伟, 周 天 哈 尔 滨 工 程 大 学 水 声 技 术 国 防 科 技 重 点 实 验 室, 哈 尔 滨 (150001) E-mail: zhangshujuan@hrbeu.edu.cn 摘 要 : 本 文 涉 及 一 种 嵌 入 式 电 子 潮 汐 预 报 仪 的 开 发
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* 基 于 Nios II 处 理 器 的 USB 接 口 设 计 * 项 目 基 金 : 获 中 韩 合 作 项 目 Development of Embedded Software and System for Automobile Electronics 的 资 助 ; 重 庆 市 科 技 攻 关 计 划 项 目 面 向 汽 车 ABS 嵌 入 式 系 统 的 专 用 开 发 平 台 及 其
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北 立 聯 :( :( 利 理 Q10 ATP C 尿 : 歷 : : 1. 2. 論. : 不 ( ). 歷 ( ) 勞 勞 見 行 行 : 行 不 說 說 說 了 理 論 365 :120 :120 不 老 : 歷 論 論 行 兩 北 煉 丹 730 錄 劉 刺 論 論 85 85 金 金 130 130 料 40 41 240 240 錄 類 322 金 ( 劉 李 丹 ): 劉 說 李 論
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