Stratix V器件中的嵌入式存储器模块

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1 2 SV51003 订阅 器件中的嵌入式存储器模块具有高度灵活性, 并能够根据您的设计要求提供最佳数量的小型或大型存储器阵列 相关链接 Stratix V Device Handbook: Known Issues 列出了对 Stratix V 器件手册章节的规划更新 嵌入式存储器类型 Stratix V 器件包含两种类型的存储器模块 : 20 Kb M20K 模块 专用存储器资源的模块 M20K 模块最适用于较大的存储器阵列, 并提供大量独立端口 640 bit 存储器逻辑阵列模块 (MLAB) 由多功能逻辑逻辑阵列模块 (LAB) 配置而成的存储器逻辑阵列 MLAB 最适用于宽而浅的存储器阵列 MLAB 被优化以实现数字信号处理 (DSP) 应用的移位寄存器, 宽浅 FIFO 缓存和滤波延迟线 每个 MLAB 由 10 个自适应逻辑模块 (ALM) 组成 在 StratixV 器件中, 这些 ALM 可配置成 10 个 32 x 2 模块, 使每个 MLAB 可以实现一个 32 x 20 简单双端口 SRAM 模块 这些 ALM 也可配置成 10 个 64 x 1 模块, 使每个 MLAB 可实现一个 64 x 10 简单双端口 SRAM 模块 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Innovation Drive, San Jose, CA 95134

2 2-2 Stratix V 器件中的嵌入式存储器性能 Stratix V 器件中的嵌入式存储器性能 SV51003 表 2-1: Stratix V 器件中的嵌入式存储器性能和分布 M20K MLAB 器件系列 成员代码 模块数 RAM Bit (Kb) 模块数 RAM Bit (Kb) 总 RAM Bit(Kb) A ,140 6,415 4,009 23,149 A4 1,900 38,000 7,925 4,953 42,953 A5 2,304 46,080 9,250 5,781 51,861 A7 2,560 51,200 11,736 7,335 58,535 Stratix V GX A9 AB 2,640 2,640 52,800 52,800 15,850 17,960 9,906 11,225 62,706 64,025 B5 2,100 42,000 9,250 5,781 47,781 B6 2,660 53,200 11,270 7,043 60,243 B9 2,640 52,800 15,850 9,906 62,706 BB 2,640 52,800 17,960 11,225 64,025 Stratix V GT C5 C7 2,304 2,560 46,080 51,200 8,020 11,735 5,012 7,334 51,092 58,534 D ,760 4,450 2,781 16,541 D ,140 6,792 4,245 23,385 Stratix V GS D5 2,014 40,280 8,630 5,393 45,673 D6 2,320 46,400 11,000 6,875 53,275 D8 2,567 51,340 13,120 8,200 59,540 Stratix V E E9 EB 2,640 2,640 52,800 52,800 15,850 17,960 9,906 11,225 62,706 64,025 Stratix V 器件的嵌入式存储器设计指南 为了确保您的设计成功, 需要特别注意几方面 除非另有说明, 这些设计指南适用于此器件系列的所有类型 指南 : 存储器模块选择 Quartus II 根据用户存储器设计的速度与大小, 来自动划分实现时存储器模块的数量与配置方式 例如, 为提高设计性能,Quartus II 可能将由 1 块 RAM 实现的存储器设计, 扩展为由多块 RAM 来实现 使用 MegaWizard Plug-In Manager 中的 RAM megafunction 可手动配置 RAM 模块实现的大小

3 SV51003 指南 : 实现外部冲突解决 2-3 对于存储器逻辑阵列模块 (MLAB),QuartusII 会通过使用普通逻辑资源来模拟实现 Single-portSRAM 模拟过程会使用最少的额外逻辑资源来实现 由于 MLAB 的复用体系结构,MLAB 中仅有数据输入寄存器和输出寄存器 MLAB 从 ALM 中获得读地址寄存器 然而, 写地址和读数据寄存器是在 MLAB 内部的 指南 : 实现外部冲突解决 在真双端口 RAM 模式中可以对同一存储器位置执行两个写操作 然而, 存储器模块内部没有针对同时对同一地址执行两个写操作的冲突解决电路 要避免在这种情况下写入未知数据, 就需要从存储器模块的外部实现冲突解决逻辑 指南 : 定制 Read-During-Write 行为 定制存储器模块的 read-during-write 行为以满足您的设计要求 图 2-1: Read-During-Write 数据流程 此图显示了两种类型的 read-during-write 操作 相同端口 (same port) 和混合端口 (mixed port) 之间的差异 Port A data in FPGA Device Port B data in Mixed-port data flow Same-port data flow Port A data out Port B data out 相同端口 Read-During-Write 模式 相同端口 Read-During-Write 模式适用于单端口 RAM 或者真双端口 RAM 的同一端口 表 2-2: 相同端口 Read-During-Write 模式下嵌入式存储器模块的输出模式 此表列出了选择相同端口 read-during-write 模式的嵌入式存储器模块时的可用输出模式 输出模式 "new data" ( 直通 ) 存储器类型 M20K 说明 在新数据写入的时钟周期上升沿, 输出数据亦为这一新数据 "don't care" M20K, MLAB RAM 在 read-during-write 状态下输出 "don't care" 值

4 2-4 混合端口 Read-During-Write 模式图 2-2: 相同端口 Read-During-Write: New Data 模式此图显示了 new data 模式中相同端口 read- during- write 行为的采样功能波形 clk_a SV51003 address 0A 0B rden wren byteena 11 data_a A123 B456 C789 DDDD EEEE FFFF q_a (asynch) A123 B456 C789 DDDD EEEE FFFF 混合端口 Read-During-Write 模式 混合端口 read-during-write 模式应用于简单和真双端口 RAM 模式, 两个端口使用同一时钟对同一存储器地址执行读写操作, 一个端口读数据, 一个端口写数据 表 2-3: 混合端口 Read-During-Write 模式中的 RAM 输出模式 输出模式 "new data" "old data" "don't care" "constrained don't care" 存储器类型 MLAB M20K, MLAB M20K, MLAB MLAB 说明 对不同端口的 read-during-write 操作会导致 MLAB 寄存输出在数据被写入到 MLAB 存储器后的下一个时钟上升沿显示为 new data 仅当输出被寄存时才可使用此模式 对不同端口的 read-during-write 操作会导致 RAM 输出端在相应地址上显示 old data 值 对于 MLAB, 仅当输出被寄存时才可使用此模式 RAM 输出 don t care 或者 unknown 值 对于 M20K 存储器, Quartus II 软件不分析读写操作之间的时序 对于 MLAB, 默认情况下 Quartus II 软件分析读写操作之间的时序 要禁用此行为, 需要开启 Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time 选项 RAM 输出 don t care 或 unknown 值 Quartus II 软件分析 MLAB 中的读写操作之间的时序

5 SV51003 混合端口 Read-During-Write 模式 2-5 图 2-3: 混合端口 Read-During-Write: New Data 模式此图显示了 new data 模式的混合端口 read- during-write 行为的采样功能波形 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (registered) XXXX AAAA BBBB CCCC DDDD EEEE FFFF 图 2-4: 混合端口 Read-During-Write: Old Data 模式 此图显示了 old data 模式的混合端口 read- during-write 行为的采样功能波形 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (asynch) A0 (old data) AAAA BBBB A1 (old data) DDDD EEEE

6 2-6 指南 : 考虑上电状态和存储器初始化 图 2-5: 混合端口 Read-During-Write: Don t Care 或 Constrained Don t Care 模式 SV51003 此图显示了 don t care 或 constrained don t care 模式的混合端口 read-during-write 行为的采样功能波形 clk_a&b wren_a address_a A0 A1 data_a AAAA BBBB CCCC DDDD EEEE FFFF byteena_a rden_b address_b A0 A1 q_b (asynch) XXXX (unknown data) 在双端口 RAM 模式中, 如果输入寄存器具有相同时钟, 那么就支持混合端口 read-during-write 操作 此操作期间的输出值为 unknown 相关链接 Internal Memory (RAM and ROM) User Guide 提供关于控制 read-during-write 行为的 RAM megafunction 的详细信息 指南 : 考虑上电状态和存储器初始化 如果您正在设计用于评估初始上电值的逻辑 ( 如下表所列 ), 那么需要考虑不同类型存储器模块的上电状态 表 2-4: 嵌入式存储器模块的初始上电值 存储器类型 MLAB M20K 输出寄存器使用旁路使用旁路 上电值零 ( 清零 ) 读存储器内容零 ( 清零 ) 零 ( 清零 ) 默认情况下,Quartus II 软件将 Stratix V 器件中的 RAM 单元初始化成零, 除非指定一个.mif 所有存储器模块都支持使用.mif 进行初始化 您可以在 Quartus II 软件中创建.mif, 当例化设计中存储器时, 通过 RAM megafunction 来指定对它们的使用 尽管存储器被预初始化 ( 例如, 使用一个.mif 文件 ), 但它仍然会通过输出端清零进行上电

7 SV51003 指南 : 控制时钟来降低功耗 2-7 相关链接 Internal Memory (RAM and ROM) User Guide 提供关于.mif 文件的详细信息 Quartus II Handbook 提供关于.mif 文件的详细信息 指南 : 控制时钟来降低功耗 通过控制每个存储器模块的时钟来降低您设计中的 AC 功耗 : 使用读使能信号来确保仅在必要时进行读操作 如果您的设计不要求 read-during-write, 那么在写操作期间或者无存储器操作期间, 可以通过置低读使能信号以降低功率 使用 Quartus II 软件自动将未使用的存储器模块置于低功耗状态来降低静态功耗 嵌入式存储器特性 表 2-5: Stratix V 器件中的存储器特性 此表汇总了嵌入式存储器模块所支持的特性 特性 M20K MLAB 最大操作频率 RAM 总 bit 数 ( 包括奇偶校验位 ) 奇偶校验位字节使能 Packed 模式地址时钟使能简单双端口混合位宽支持真双端口混合位宽 FIFO 缓存混合位宽存储器初始化文件 (.mif) 混合时钟模式完全同步存储器异步存储器上电状态异步清零 600 MHz 20,480 支持支持支持支持支持支持支持支持支持支持 输出端口清零 输出寄存器和输出锁存器 600 MHz 640 支持支持 支持 支持支持支持仅用于直通 (flow-through) 读存储器操作. 寄存的输出端口 清零 未寄存的输出端口 读存储器内容 输出寄存器和输出锁存器

8 2-8 嵌入式存储器配置 SV51003 特性 M20K MLAB 读 / 写操作触发相同端口 read-during-write 混合端口 read-during-write ECC 支持 时钟上升沿 输出端口设为 "new data" 输出端口设为 "old data" 或 "don't care" 使用 Quartus II 软件的 Soft IP 支持 x32-wide 简单双端口模式的内置支持 时钟上升沿 输出端口设为 "don't care" 输出端口设为 "old data","new data","don't care" 或者 "constrained don't care" 使用 QuartusII 软件的 Soft IP 支持 相关链接 Internal Memory (RAM and ROM) User Guide 提供关于嵌入式存储器特性的详细信息 嵌入式存储器配置 表 2-6: Stratix V 器件所支持的嵌入式存储器模块配置 此表列出了嵌入式存储器模块所支持的最大配置 表中的信息仅适用于单端口 RAM 和 ROM 模式 储存器模块 MLAB M20K 混合宽度端口配置 深度 (bits) K 2K 4K 8K 16K 混合宽度端口配置支持简单双端口 RAM 和真双端口 RAM 存储器模式 可编程宽度 x16, x18 或者 x20 x8/x9 x10 x40,x32 x20,x16 x10,x8 x5,x4 x2 x1 注意 : MLAB 不支持混合宽度端口模式 相关链接 Internal Memory (RAM and ROM) User Guide 提供关于双端口混合宽度支持的详细信息

9 SV51003 M20K 模块混合宽度配置 下表列出了简单双端口 RAM 模式下的 M20K 模块的混合宽度配置 表 2-7: M20K 模块混合宽度配置 ( 简单双端口 RAM 模式 ) M20K 模块混合宽度配置 2-9 读端口 16K x 1 8K x 2 4K x 4 4K x 5 2K x 8 写端口 2K x 10 1K x 16 1K x x 40 16K 1 8Kx2 4Kx4 4Kx5 2Kx8 2Kx10 1Kx16 1Kx20 512x32 512x40 下表列出了真双端口模式下的 M20K 模块的混合宽度配置 表 2-8: M20K 模块混合宽度配置 ( 真双端口模式 ) 端口 A 16K x 1 8K x 2 4K x 4 4K x 5 端口 B 2K x 8 2K x 10 1K x 16 1K x 20 16K x 1 8K x 2 4K x 4 4K x 5 2K x 8 2K x 10 1K x 16 1K x 20

10 2-10 嵌入式存储器模式 SV51003 嵌入式存储器模式 警告 : 为了避免损坏存储器中的数据, 请不要在读写操作期间违反任何存储器模块输入寄存器上的建立或者保持时间 这一注意事项适用于单端口 RAM, 简单双端口 RAM, 真双端口 RAM 或者 ROM 模式的存储器模块 表 2-9: 嵌入式存储器模块中支持的存储器模式 此表列出并描述了 Stratix V 嵌入式存储器模块中所支持的存储器模块 存储器模式 单端口 RAM M20K 支持 MLAB 支持 说明 一次只能执行一个读或一个写操作 使用读使能端口控制写操作期间的 RAM 输出端口行为 : 保留最近有效读使能期间保持的之前值 创建一个读使能端口并通过置低此端口执行写操作 显示正在写入的新数据, 该地址上的旧数据, 或者 "Don't Care" 值 ( 当 read-during-write 出现在同一地址上 ) 不要创建 read-enable 信号, 或者在写操作期间启用读使能 简单双端口 RAM 你可以对不同位置同时执行读写操作, 端口进行写操作, 端口进行读操作 真双端口 RAM 您可以执行两个端口操作的任意组合 : 在两个不同时钟频率上的两个读操作 两个写操作, 或者一个读操作和一个写操作 移位寄存器 (shiftregister) 存储器模块可用作移位寄存器以节省逻辑单元和布线资源 这在要求本地数据存储 ( 例如 : 有限脉冲响应 FIR 滤波器 伪随机数生成器 多通道滤波和自相关和互相关函数 ) 的 DSP 应用中很有用 传统上, 使用标准触发器 (flip-flop) 实现本地数据存储, 使用触发器实现大型移位寄存器会消耗大量逻辑资源 移位寄存器的大小 (w m n) 是由输入数据位宽 (w) 抽头 (tap) 长度 (m) 和抽头数量 (n) 决定 通过级联存储器模块, 能够实现更大的移位寄存器 ROM 存储器模块可用作 ROM 使用.mif 或.hex 初始化存储器模块的 ROM 数据 ROM 的地址线在 M20K 模块中寄存 ; 但在 MLAB 中可以是未寄存的 输出可以是寄存的或者是未寄存的 输出寄存器能够被异步清零 ROM 的读操作与单端口 RAM 配置的读操作相同

11 SV51003 嵌入式存储器时钟模式 2-11 存储器模式 M20K 支持 MLAB 支持 说明 FIFO 存储器模块可用作 FIFO 缓存 使用 SCFIFO 和 DCFIFO 宏功能实现您设计中的单时钟和双时钟异步 FIFO 缓存 对于使用小而浅的 FIFO 缓存的设计而言,MLAB 是 FIFO 模式的最理想选择 然而,MLAB 不支持混合宽度 FIFO 模式 相关链接 Internal Memory (RAM and ROM) User Guide 提供关于存储器模式的详细信息 RAM-Based Shift Register (ALTSHIFT_TAPS) Megafunction User Guide 提供关于实现移位寄存器模式的详细信息 SCFIFO and DCFIFO Megafunctions User Guide 提供关于实现 FIFO 缓存的详细信息 嵌入式存储器时钟模式 这一部分描述了 Stratix V 存储器模块的时钟模式 警告 : 为了避免损坏存储器中的数据, 请不要在读写操作期间违反任何存储器模块输入寄存器上的建立或者保持时间 每个存储器模式的时钟模式 表 2-10: 每个存储器模式的支持存储器模块时钟模式 时钟模式 单端口 简单双端口 存储器模式真双端口 ROM FIFO 单时钟模式 读 / 写时钟模式 输入 / 输出时钟模式 独立时钟模式 注意 : 在 MLAB 模块的写地址, 字节使能和数据输入寄存器上不支持时钟使能信号 单一时钟模式 在单一时钟模式中, 单一时钟与时钟使能一起用于控制存储器模块的所有寄存器

12 2-12 读 / 写时钟模式 读 / 写时钟模式 在读 / 写时钟模式中, 读写端口分别使用单独的时钟 读时钟控制数据输出 读地址和读使能寄存器 写时钟控制数据输入 写地址 写使能和字节使能寄存器 输入 / 输出时钟模式 在输入 / 输出时钟模式中, 输入和输出端口分别使用单独的时钟 输入时钟控制所有与存储器模块数据输入相关的寄存器, 包括数据 地址 字节使能 读使能和写使能 输出时钟控制数据输出寄存器 独立时钟模式 SV51003 在独立时钟模式中, 每一个端口端口 A 与端口 B 分别使用单独的时钟 clock A 控制端口 A 侧上的所有寄存器, 而 clock B 则控制端口 B 侧上的所有寄存器 注意 : 您可以对不同的输入和输出寄存器创建独立时钟使能, 以控制特定寄存器的关闭, 从而节省功耗 在配置 Clock enable 的页面中, 点击 More Options (clock enable 选项旁 ) 设置所需的独立时钟使能 时钟模式中的异步清零 在所有的时钟模式中, 异步清零仅用于输出锁存器和输出寄存器 对于独立时钟模式, 两个端口都适用 同步读 / 写中的输出读数据 如果使用读 / 写时钟模式对同一地址进行同步读 / 写, 那么输出数据是未知的 如果要求输出读数据是一个可预测值, 那么要使用单时钟模式或者输入 / 输出时钟模式, 并且在 MegaWizard Plug-InManager 中选择相应的 read-during-write 行为 时钟模式的独立时钟使能 以下时钟模式支持独立时钟使能 : 读 / 写时钟模式 支持读写时钟 独立时钟模式 支持两个端口的寄存器 要节省功耗, 您可以使用时钟使能来控制指定寄存器的关闭 相关链接 指南 : 控制时钟来降低功耗 ( 第 2-7 页 )

13 SV51003 存储器模块中的奇偶校验位 2-13 存储器模块中的奇偶校验位 表 2-11: 嵌入式存储器模块的奇偶校验位支持此表描述了存储器模块的奇偶校验位支持 M20K MLAB 在 5,10,20 和 40 位长度的的数据中, 奇偶校验位是每 4 个数据位关联的第 5 个位 (bit 4,9,14,19,24, 29,34 和 39) 在非奇偶校验数据位宽中, 奇偶校验位在读或写操作期间被跳过 在奇偶校验位上不带有奇偶校验功能 奇偶校验位是与每个字节相关联的第 9 位 第 9 位能够存储奇偶校验位或者用作额外的数据位 在奇偶校验位上不带有奇偶校验功能 嵌入式存储器模块中的字节使能 嵌入式存储器模块支持字节使能控制 : 字节使能通过屏蔽部分输入数据, 实现仅写入数据中的指定字节 未被写入的字节保留之前写入的值 写使能 (wren) 信号与字节使能 (byteena) 信号一起控制 RAM 模块上的写操作 默认情况下,byteena 信号是高电平 ( 使能 ), 仅使用 wren 信号控制写操作 字节使能寄存器没有 clear 端口 如果使用奇偶校验位, 在 M20K 模块上, 字节使能功能控制 8 个数据位和 2 个奇偶校验位 ; 在 MLAB 上, 字节使能功能控制最宽模式的全部 10 位 字节使能运行在单状态 (one-hot fashion) byteena 信号的 LSB 对应于数据总线的 LSB 字节使能为高电平有效 (active high) 存储器模块中的字节使能控制 表 2-12: x20 数据位宽的 byteena 控制 byteena[1:0] 写入的数据位 11 ( 默认 ) [19:10] [19:10] [9:0] [9:0]

14 2-14 数据字节输出 表 2-13: x40 数据位宽的 byteena 控制 SV51003 byteena[3:0] 写入的数据位 1111 ( 默认 ) [39:30] [29:20] [19:10] [9:0] 1000 [39:30] 0100 [29:20] 0010 [19:10] 0001 [9:0] 注意 : 如果在 M20K 模块上使用 ECC 特性, 那么就不能使用字节使能特性 数据字节输出 在 M20K 模块或者 MLAB 中, 当在写周期中置低字节使能位时, 相应的数据字节输出值为 don't care 或者该位置的当前值 通过使用 Quartus II 可以控制 M20K 模块或者 MLAB 中屏蔽字节的输出值 RAM 模块操作 图 2-6: 字节使能功能波形 此图显示 wren 和 byteena 信号如何控制 RAM 模块的操作 inclock wren address an a0 a1 a2 a3 a4 a0 data XXXXXXXX ABCDEF12 XXXXXXXX byteena XXXX XXXX contents at a0 FFFFFFFF ABFFFFFF contents at a1 contents at a2 contents at a3 contents at a4 FFFFFFFF FFFFFFFF FFFFFFFF FFFFFFFF FFCDFFFF FFFFEFFF FFFFFF12 ABCDEF12 don t care: q (asynch) doutn ABXXXXXX XXCDXXXX XXXXEFXX XXXXXX12 ABCDEF12 ABFFFFFF current data: q (asynch) doutn ABFFFFFF FFCDFFFF FFFFEFFF FFFFFF12 ABCDEF12 ABFFFFFF

15 SV51003 存储器模块 Packed 模式支持 2-15 存储器模块 Packed 模式支持 M20K 存储器模块支持 packed 模式 packed 模式的特性是将两个独立的单端口 RAM 封装进一个存储器模块中 适用于 packed 模式时, QuartusII 软件通过将物理 RAM 模块置于真双端口模式并通过地址的最高有效位来区分两个逻辑 RAM 的方式自动实现 packed 模式 每个单端口 RAM 的容量一定不能超过目标模块容量的一半 存储器模块地址时钟使能支持 嵌入式模块支持地址时钟使能, 当信号使能时 (addressstall = 1), 地址时钟使能会保持之前的地址值 当在双端口模式下配置存储器模块时, 每个端口都有各自独立的地址时钟使能 地址时钟使能信号的默认值为低电平 ( 禁用的 ) 图 2-7: 地址时钟使能 此图了显示地址时钟使能结构图 端口名 addressstall 是指地址时钟使能 address[0] 1 0 address[0] register address[0] address[n] 1 0 address[n] register address[n] addressstall clock 图 2-8: 读周期中的地址时钟使能波形 此图显示了读周期中的地址时钟使能波形 inclock rdaddress a0 a1 a2 a3 a4 a5 a6 rden addressstall latched address (inside memory) an a0 a1 a4 a5 q (synch) doutn-1 doutn dout0 dout1 dout4 q (asynch) doutn dout0 dout1 dout4 dout5

16 2-16 存储器模块异步清零 图 2-9: 写周期中的地址时钟使能波形 SV51003 此图显示了写周期中地址时钟使能波形 inclock wraddress a0 a1 a2 a3 a4 a5 a6 wren addressstall data latched address (inside memory) contents at a0 an a0 a1 a4 a5 XX 00 contents at a1 contents at a2 contents at a3 XX XX XX 03 contents at a4 contents at a5 XX 04 XX 05 存储器模块异步清零 M20K 存储器模块支持对输出锁存器和输出寄存器的异步清零 如果您的 RAM 不使用输出寄存器, 那么使用输出锁存异步清零功能来对 RAM 输出进行清零操作 清零信号是一个可随时生成的异步信号 内部逻辑扩展清零脉冲直到输出时钟的下一个上升沿 清零信号被置位时, 输出被清零, 该清零状态一直保持到下一个读周期 图 2-10: Stratix V 器件中的输出锁存清零 clk rden aclr clr at latch out D 0 D 1 D 2

17 SV51003 存储器模块纠错编码支持 2-17 存储器模块纠错编码支持 ECC 使您能够检测并较正存储器输出上的数据错误 ECC 能够执行 32-bit 字中单错误纠正, 双毗邻错误纠正和三毗邻错误纠正 然而,ECC 检测不到四个或更多错误 当 M20K 模块处于 x32 宽简单双端口模式中时, 它具有对 ECC 的内置支持 当使用 ECC 时,M20K 要比非 ECC 简单双端口模式下运行得慢 然而, 您可以在输出解码器之前使能可选的 ECC 流水线寄存器, 以实现与非 ECC 简单双端口相同的性能, 但要以一个周期的延迟为代价 M20K ECC 状态与两种 ECC 状态标志信号通信 e ( 错误 ) 和 ue ( 不可纠正错误 ) 这两种状态标志信号是存储器模块普通输出的一部分 当使用 ECC 时, 由于 ECC 将它们替换, 所以不能访问这两个奇偶校验位 纠错编码真值表 表 2-14: ECC 状态标志真值表 e ( 错误 ) eccstatus[1] ue ( 不可纠正的错误 ) eccstatus[0] 没有错误 非法 状态 出现了一个可纠正错误, 并已在输出上纠正 ; 然而, 存储器阵列还没有更新 出现一个不可纠正的错误和不可纠正的数据出现在输出上 如果使用 ECC: 则不能使用字节使能功能 不支持 Read-during-write old data 模式

18 2-18 文档修订历史 图 2-11: M20K 存储器的的 ECC 结构图 SV51003 Status Flag Generation Input Register ECC Encoder 8 Memory Array 40 Optional 40 Pipeline Register 40 ECC Decoder 40 Output Register 文档修订历史 日期 2013 年 5 月 2012 年 12 月 2012 年 6 月 2011 年 11 月 2011 年 5 月 版本 修订内容 将全部链接移到各个主题的相关信息章节中, 以便于参考 在知识基础中添加了已知文档问题的链接 纠正了混合端口 read-during-write 的 RAM 的 "don't care" 输出模式的相关说明 重组所支持存储器配置主题的结构 ( 单端口和混合宽度双端口 ) 以提高每种配置所支持的最大数据位宽的明晰度 添加了对最大嵌入式存储器配置的表格描述, 以阐明相关信息只适用于单端口或者 ROM 模式 移除了关于 MLAB 混合宽度配置的主题并添加了一个注释阐明 MLAB 不支持混合宽度配置 重组内容并更新模板 更新了存储器准确度信息 (kilobits 替换 megabits) 将所支持存储器模块配置的相关信息移到各自的表格中 删除了内部存储器 (RAM and ROM) User Guide 中的一些信息 更新了表 2-1 和表 2-2 更新了表 2-1 和表 2-2 更新了 Mixed-Port Read-During-Write Mode 部分 根据 11.0 的发布将章节移到卷 2 更新了表 2-1 表 2-2 和 2-5 更新了图 2 1 和图 2-8 更新了 Read-During-Write Behavior 部分 少量文本编辑

19 SV51003 文档修订历史 2-19 日期 2010 年 12 月 2010 年 7 月 版本 修订内容 Quartus II 10.1 中的此章节内容没有变更 首次发布

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