Intel® Arria® 10内核架构和通用I/O手册

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2 内容 内容 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 LAB MLAB 本地和直链 (Direct Link) 互联 共享算术链和进位链互联 LAB 控制信号 ALM 资源 ALM 输出 ALM 操作模式 正常模式 扩展 LUT 模式 算术模式 共享算术模式 LAB 功耗管理技术 文档修订历史 Arria 10 器件中的嵌入式存储器模块 嵌入式存储器类型 Arria 10 器件中的嵌入式存储器性能 Arria 10 器件的嵌入式存储器设计指南 考虑存储器模块选择 指南 : 实现外部冲突消解 指南 : 定制 Read-During-Write 行为 指南 : 考虑上电状态和存储器初始化 指南 : 控制时钟来降低功耗 嵌入式存储器特性 嵌入式存储器模式 单端口模式的嵌入式存储器配置 双端口模式的嵌入式存储器配置 嵌入式存储器时钟模式 每种存储器模式的时钟模式 时钟模式中的异步清零 同步读 / 写中的输出读数据 时钟模式的独立时钟使能 嵌入式存储器模块中的奇偶校验位 嵌入式存储器模块中的字节使能 存储器模块中的字节使能控制 数据字节输出 RAM 模块操作 存储器模块 Packed 模式支持 存储器模块地址时钟使能支持 存储器模块异步清零 存储器模块纠错码支持 纠错码真值表

3 内容 2.12 文档修订历史 Arria 10 器件中的精度可调 DSP 模块 Arria 10 器件中支持的操作模式 特性 资源 设计考量 操作模式 用于定点运算的内部系数和预加器 用于定点运算的累加器 Chainout 加法器 模块体系结构 输入寄存器组 (Input Register Bank) 流水线寄存器 定点运算的预加器 定点运算的内部系数 乘法器 加法器 用于定点运算的累加器和 Chainout 加法器 用于定点运算的脉动寄存器 用于定点运算的双倍累加寄存器 输出寄存器组 (Output Register Bank) 操作模式说明 定点运算的操作模式 浮点运算的操作模式 文档修订历史 Arria 10 器件中的时钟网络和 PLL 时钟网络 Arria 10 器件中的时钟资源 层次化时钟网络 时钟网络类型 时钟网络源 时钟控制模块 时钟断电 时钟使能信号 Arria 10 PLL PLL 使用 PLL 体系结构 PLL 控制信号 时钟反馈模式 时钟倍频与分频 可编程相移 可编程占空比 PLL 级联 参考时钟源 时钟切换 PLL 重配置和动态相移

4 内容 4.3 文档修订历史 Arria 10 器件的 I/O 和高速 I/O Arria 10 器件中的 I/O 和差分 I/O 缓冲 Arria 10 器件中的 I/O 标准和电平 Arria 10 器件的 FPGA I/O 所支持的 I/O 标准 Arria 10 器件的 HPS I/O 所支持的 I/O 标准 Arria 10 器件中的 I/O 标准电平 Arria 10 器件中的 MultiVolt I/O 接口 Arria 10 器件的 Intel FPGA I/O IP 内核 Arria 10 器件的 I/O 资源 Arria 10 器件的 GPIO Bank SERDES 和 DPA 位置 Arria 10 器件的 GPIO 缓冲和 LVDS 通道 Arria 10 器件的 I/0 Bank 组 Arria 10 器件的 I/O 纵向移植 Arria 10 器件的体系结构和 I/O 的一般功能 Arria 10 器件的 I/O 单元结构 Arria 10 器件的 I/O 管脚特性 Arria 10 器件的可编程 IOE 的特性 Arria 10 器件的片上 I/O 匹配 Arria 10 器件的外部 I/O 匹配 Arria 10 器件的高速源同步 SERDES 和 DPA SERDES 电路 Arria 10 器件中支持的 SERDES I/O 标准 Arria 10 器件的差分发送器 Arria 10 器件中的差分接收器 Arria 10 器件的 PLL 和时钟 Arria 10 器件的时序和优化 在 Arria 10 器件中使用 I/O 和高速 I/O Arria 10 器件的 I/O 和高速 I/O 通用指南 混合电压参考和非电压参考 I/O 标准 指南 : 上电顺序期间不可驱动 I/O 管脚 指南 : 在 HPS 共享的 I/O Bank 中使用 I/O 管脚 指南 : 最大化 DC 电流限制 指南 :Altera LVDS SERDES IP 内核实例 指南 :Soft-CDR 模式的 LVDS SERDES 管脚对 指南 :Arria 10 GPIO 性能的最小化高抖动的影响 指南 : 外部存储器接口的 I/O Bank 2A 的使用 文档修订历史 Arria 10 器件的外部存储器接口 Arria 10 外部存储器接口解决方案的关键特性 Arria 10 器件支持的存储器标准 Arria 10 器件的外部存储器接口宽度 Arria 10 器件的外部存储器接口 I/O 管脚 指南 : 外部存储器接口的 I/O Bank 2A 的使用 Arria 10 器件封装支持的存储器接口 含有 ECC 的 DDR3 x40 在 Arria 10 中的封装支持

5 内容 Single 和 Dual-Rank 的 DDR3 x72( 含有 ECC) 在 Arria 10 中的封装支持 含有 ECC 的 DDR4 x40 在 Arria 10 中的封装支持 Single-Rank 含有 ECC 的 DDR4 x72 在 Arria 10 中封装支持 Dual-Rank 含有 ECC 的 DDR4 x72 在 Arria 10 中的封装支持 Arria 10 的 HPS 外部存储器接口连接 Arria 10 器件支持的外部存储器接口 IP Ping Pong PHY IP Arria 10 器件的外部存储器接口体系结构 I/O Bank I/O AUX 文档修订历史 Arria 10 器件中的配置 设计安全和远程系统更新 增强配置和通过协议配置 (Configuration via Protocol) 配置方案 主动串行配置 被动串行配置 快速被动并行配置 JTAG 配置 配置详细信息 MSEL 管脚设置 CLKUSR 配置序列 配置时序波形 估算配置时间 器件配置管脚 配置数据压缩 使用主动串行方案升级远程系统 配置映像 远程更新模式中的配置序列 远程系统更新电路 使能远程系统更新电路 远程系统更新寄存器 远程系统更新状态机 用户看门狗定时器 (User Watchdog Timer) 设计安全 安全密钥类型 安全模式 Arria 10 Qcrypt 安全工具 设计安全实现步骤 文档修订历史 Arria 10 器件的 SEU 缓解 SEU 缓解概述 SEU 缓解应用 配置 RAM 嵌入式存储器 Arria 10 缓解技术

6 内容 存储器模块纠错码支持 CRAM 的错误检测和纠正 规范 错误检测频率 错误检测时间 EMR 更新间隔 纠错时间 文档修订历史 Arria 10 器件中的 JTAG 边界扫描测试 BST 操作控制 IDCODE 所支持的 JTAG 指令 JTAG 安全模式 JTAG 专用指令 JTAG 操作的 I/O 电压 执行 BST 使能和禁用 IEEE Std BST 电路 IEEE Std 边界扫描测试指南 IEEE Std 边界扫描寄存器 Arria 10 器件 I/O 管脚的边界扫描单元 IEEE Std 边界扫描寄存器 文档修订历史 Arria 10 器件中的电源管理 功耗 动态功耗公式 功耗降低技术 SmartVID 可编程电源技术 低静态功耗器件等级 SmartVID 功能实现 电源感应线 (Power Sense Line) 电压传感器 外部模拟信号的输入信号范围 在 Arria 10 器件中使用电压传感器 温度感应二极管 内部温度感应二极管 外部温度感应二极管 上电复位电路 POR 电路监控和未监控电源 上电和断电序列 电源设计 文档修订历史

7 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 1.1 LAB 逻辑阵列模块 (LAB) 由称作自适应逻辑模块 (ALM) 的基本构造模块组成, 通过配置这些模块, 能够实现逻辑功能 算术功能以及寄存器功能 您可以将 Arria 10 器件中 1/4 的 LAB 用作存储器逻辑阵列模块 (MLAB) Quartus Prime 软件和所支持的第三方综合工具, 与参数化功能 ( 例如参数化模块库 (LPM)) 一起, 自动为常用功能 ( 例如 : 计数器 加法器 减法器和算术功能 ) 选择合适的模式 本章节涵盖以下两方面内容 : LAB ALM 操作模式 Arria 10 器件手册 : 已知问题列出了对 Arria 10 器件手册章节的计划更新 LAB 是由一组逻辑资源组成的可配置逻辑模块 每个 LAB 均包含专用逻辑, 用来将控制信号驱动到它的 ALM 中 MLAB 是 LAB 的超集, 包含了 LAB 的所有特性 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

8 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 1. Arria 10 器件中的 LAB 结构和互联概况 此图显示了基于 LAB 互联的 Arria 10 LAB 和 MLAB 结构 C4 C27 可变速度和长度的行互联 R32 R3/R6 ALMs 来自相邻模块的直链互联 来自相邻模块的直链互联 到相邻模块的直链互联 到相邻模块的直链互联 Local Interconnect LAB MLAB 可变速度和长度的列互联来自两侧的由列和 LAB 驱动的本地互联, 和来自上方的行驱动的本地互联 MLAB 每个 MLAB 均支持最大 640 bits 的简单双端口 SRAM 您可以将 MLAB 中的每一个 ALM 配置成 32 ( 深度 ) 2 ( 位宽 ) 存储器模块, 生成一个 32 ( 深度 ) 20 ( 位宽 ) 简单双端口 SRAM 模块 MLAB 支持使用 supports the following 64-deep modes in soft implementation using the Quartus Prime 软件执行以下 64-deep 模式 : 64 ( 深度 ) 8 ( 位宽 ) 64 ( 深度 ) 9 ( 位宽 ) 64 ( 深度 ) 10 ( 位宽 ) 8

9 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 2. Arria 10 器件的 LAB 和 MLAB 结构 MLAB ALM 可用作普通 LAB ALM 或者配置成双端口 SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LAB Control Block ALM ALM ALM ALM ALM LAB Control Block MLAB ALM 可用作普通 LAB ALM 或者配置成双端口 SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM MLAB ALM ALM ALM ALM ALM LAB 本地和直链 (Direct Link) 互联 每个 LAB 能驱动 40 个 ALM 输出 两组 20 个 ALM 输出能通过直链互联直接驱动毗邻的 LAB 直链互联功能最大限度地降低了行列互联的使用, 从而提供了更高的性能和更大的灵活性 本地互联通过使用相同 LAB 中的行列互联以及 ALM 输出来驱动相同 LAB 中的 ALM 相邻的 LAB MLAB M20K 模块或者左 / 右侧的数字信号处理 (DSP) 模块也能够通过直链连接来驱动 LAB 的本地互联 9

10 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 3. Arria 10 器件的 LAB 快速本地和直链互联 来自左侧 LAB MLAB/M20K 存储器模块 DSP 模块或者 IOE 输出的直链互联 来自右侧 LAB MLAB/M20K 存储器模块 DSP 模块或者 IOE 输出的直链互联 ALMs ALMs Direct-Link Interconnect to Left Local Interconnect Direct-Link Interconnect to Right MLAB LAB 共享算术链和进位链互联 ALM 之间有两条专用路径 进位链和共享算术链 Arria 10 器件在 LAB 中包含一个增强的互联结构, 实现高效算术功能的共享算术链以及进位链的布线 这些 ALM-to-ALM 连接会旁路本地互联 Quartus Prime Compiler 自动利用这些资源来提高利用率及性能 10

11 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 4. 共享算术链和进位链互联 Local Interconnect Routing among ALMs in the LAB ALM 1 Local Interconnect ALM 2 ALM 3 ALM 4 ALM 5 Carry Chain and Shared Arithmetic Chain Routing to Adjacent ALM ALM 6 ALM 7 ALM 8 ALM 9 ALM LAB 控制信号 每个 LAB 均包含专用逻辑将控制信号驱动到它的 ALM 中, 并且包含两个独立的时钟源和三个时钟使能信号 LAB 控制模块使用两个时钟源和三个时钟使能信号最多可生成三个时钟 一个反向的时钟源可看作是一个独立的时钟源 每个时钟和时钟使能信号都是相连的 置低时钟使能信号会关闭相应的 LAB 范围 (LAB-wide) 时钟 LAB 行时钟 [5..0] 和 LAB 本地互联生成 LAB 范围控制信号 MultiTrack 互联所固有的低偏移不但实现了数据的分布, 也实现了时钟与控制信号的分布 MultiTrack 互联包含不同长度和速度的连续的, 性能优化的布线, 用户设计内和设计间的模块互联 清零和预置逻辑控制 LAB 范围信号控制寄存器清零信号的逻辑 ALM 直接支持异步清零功能 通过 Quartus Prime 软件的 NOT-gate push-back 逻辑来实现寄存器预置 每个 LAB 支持两个清零操作 Arria 10 器件提供了一个对器件中所有寄存器进行复位的器件范围 (device-wide) 复位管脚 (DEV_CLRn) 编译前, 在 Quartus Prime 中使能 DEV_CLRn 管脚 这一器件范围复位信号覆盖所有其它控制信号 11

12 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 5. Arria 10 器件的 LAB 范围控制信号 此图显示了 LAB 中的时钟源和时钟使能信号 Dedicated Row LAB Clocks 6 6 每个 LAB 有两个独立的信号 6 Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr ALM 资源 每个 ALM 均包含多种基于 LUT 的资源, 可以在两个组合自适应 LUT(ALUT) 和四个寄存器之间进行划分 通过使用两个组合 ALUT 的八个输入, 一个 ALM 能够实现两种功能的各种组合 这一自适应性使 ALM 完全向后兼容四输入 LUT 体系结构 一个 ALM 也能够实现任何高达 6 输入或是某些 7 输入的功能 一个 ALM 包含四个可编程寄存器 每个寄存器包含如下端口 : 数据 时钟 同步和异步清零 同步加载 全局信号, 通用 I/O(GPIO) 管脚或者任何内部逻辑都可以驱动 ALM 寄存器的时钟使能信号, 时钟和清零控制信号 对于组合功能, 寄存器被旁路,LUT 的输出直接驱动到 ALM 的输出 注意 : Quartus Prime 软件自动配置 ALM 以优化性能 12

13 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 6. Arria 10 器件的 ALM 高级结构图 shared_arith_in Combinational/ Memory ALUT0 carry_in labclk dataf0 datae0 6-Input LUT adder0 dataa datab reg0 reg1 To General Routing datac datad datae1 dataf1 6-Input LUT adder1 reg2 Combinational/ Memory ALUT1 shared_arith_out carry_out reg ALM 输出 每个 ALM 中的通用布线输出驱动本地 行和列布线资源 两个 ALM 输出能够驱动行 列或者直链布线连接 LUT 加法器或者寄存器输出能驱动 ALM 输出 LUT 或加法器能够驱动一个输出, 而寄存器驱动另一个输出 寄存器封装 (Register Packing) 通过将无关的寄存器和组合逻辑封装在一个 ALM 中来提高器件利用率 改善布局布线的另一种机制是支持寄存器输出驱动回相同 ALM 的 LUT 中, 使寄存器与其本身的扇出 LUT 封装在一起 ALM 也能够驱动寄存的以及未寄存的 LUT 或者加法器输出 13

14 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 7. Arria 10 器件的 ALM 连接细节 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr dataf0 datae0 dataa datab datac 4-Input LUT GND 3-Input LUT + CLR D Q Row, Column Direct Link Routing 3 3-Input LUT CLR D Q Row, Column Direct Link Routing datad 4-Input LUT 3 3-Input LUT + CLR D Q Row, Column Direct Link Routing 3-Input LUT VCC CLR D Q Row, Column Direct Link Routing datae1 dataf1 shared_arith_out carry_out 1.2 ALM 操作模式 Arria 10 ALM 在以下任何模式下运行 : 正常模式 扩展 LUT 模式 算术模式 共享算术模式 正常模式在正常模式下, 可以在一个 Arria 10 ALM 中实现两个功能, 或者一个高达 6 个输入的功能 来自 LAB 本地互联的多达 8 个数据输入是组合逻辑的输入 ALM 能够支持某些完全独立的功能组合, 以及具有共同输入的多种功能的组合 Quartus Prime Compiler 自动选择到 LUT 的输入 正常模式下的 ALM 支持寄存器封装 14

15 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 8. 正常模式下的 ALM 支持具有更少输入 ( 少于图中所示的 ) 的功能组合 例如, 支持以下数量输入的功能组合 :4 和 3,3 和 3,3 和 2,5 和 2 dataf0 datae0 datac dataa 4-Input LUT combout0 dataf0 datae0 datac dataa datab 5-Input LUT combout0 datab datad datae1 dataf1 4-Input LUT combout1 datad datae1 dataf1 5-Input LUT combout1 dataf0 datae0 datac dataa datab datad datae1 dataf1 5-Input LUT 3-Input LUT combout0 combout1 dataf0 datae0 dataa datab datac datad 6-Input LUT combout0 dataf0 datae0 datac dataa datab 5-Input LUT combout0 dataf0 datae0 dataa datab datac datad 6-Input LUT combout0 datad datae1 dataf1 4-Input LUT combout1 datae1 dataf1 6-Input LUT combout1 对于 2 个 5 输入的功能封装进一个 ALM 中的情况, 这些功能必须至少有两个通用输入, 分别是 dataa 和 datab 4 输入功能与 5 输入功能的组合要求一个通用输入 (dataa 或 datab) 在一个 ALM 中实现 2 个 6 输入的功能的情况下,4 个输入必须是共享的, 并且组合功能必须相同 在资源使用很少的器件中,Quartus Prime 软件可能会将可以在一个 ALM 中实现的功能放到不同的 ALM 中实现, 从而实现最佳性能 当器件变得越来越满时,Quartus Prime 软件将自动使用 Arria 10 ALM 的全部潜能 Quartus Prime Compiler 自动搜索使用通用输入的功能或者完全独立的功能, 将这些功能放置在一个 ALM 中, 从而更加有效地利用器件资源 此外, 通过设置位置约束, 您也能够手动控制资源的使用 15

16 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 图 9. 正常模式中的输入功能 labclk datae0 dataf1 dataa datab datac datad 6-Input LUT reg0 reg1 To General Routing datae1 dataf0 这两个输入不用于寄存器封装 reg2 reg3 您可以使用下面输入实现任何 6 输入功能 : dataa datab datac datad datae0 和 dataf1 或 datae1 和 dataf0 如果使用 datae0 和 dataf1 输入, 那么能得到下面输出 : 驱动到 register0 的输出, 或者 register0 被旁路 驱动到 register1 的输出, 或者 register1 被旁路 您可以使用 datae1 或 dataf0 中可用的输入作为到 register2 或 register3 的封装寄存器输入 如果使用 datae1 和 dataf0 输入, 那么您可以得到下面输出 : 驱动到 register2 的输出, 或者 register2 被旁路 驱动到 register3 的输出, 或者 register3 被旁路 您可以使用 datae0 或 dataf1 中可用的输入作为到 register0 或 register1 的封装寄存器输入 16

17 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 扩展 LUT 模式 图 10. Arria 10 器件的扩展 LUT 模式中所支持的 7 输入功能的模板 labclk datae0 datae1 dataf0 dataa datab datac datad Extended LUT reg0 reg1 To General Routing dataf1 此输入用于寄存器封装 reg2 reg3 使用下面的输入可以在一个 ALM 中实现 7 输入功能 : dataa datab datac datad datae0 datae1 dataf0 或 dataf1 如果使用 dataf0 输入, 那么能得到下面输出 : 驱动到 register0 的输出, 或者 register0 被旁路 驱动到 register1 的输出, 或者 register1 被旁路您可以使用 dataf1 输人作为到 register2 或 register3 的封装寄存器输入 如果使用 dataf1 输入, 那么能得到下面输出 : 驱动到 register2 的输出, 或者 register2 被旁路 驱动到 register3 的输出, 或者 register3 被旁路 17

18 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 算术模式 您可以使用 dataf0 输人作为到 register0 或 register1 的封装寄存器输入 算术模式中的 ALM 使用两组两个 4 输入 LUT 连同两个专用全加器 专用加法器使 LUT 能够执行预加器逻辑 ; 因此, 每一个加法器能够将两个 4 输入功能的输出相加 ALM 支持同时使用加法器的进位输出和组合逻辑输出 在此操作中, 加法器输出被忽略 对于可以使用此模式的功能, 使用带组合逻辑输出的加法器将节省高达 50% 的资源 此外, 算术模式还支持时钟使能 计数器使能 同步上下控制 加减控制 同步清零以及同步加载 LAB 本地互联数据输入生成时钟使能 计数器使能 同步上 / 下和加 / 减控制信号 对于一个 ALM 中的 4 个 LUT 之间共享的输入而言, 这些控制信号是很好的选择 同步清零和同步加载选项是影响 LAB 中所有寄存器的 LAB 范围信号 您可以单独对每个寄存器禁用或使能这些信号 Quartus Prime 软件自动将计数器未使用的寄存器布局到其它的 LAB 中 图 11. Arria 10 器件中算术模式的 ALM datae0 4-Input LUT carry_in adder0 dataf0 datac datab dataa 4-Input LUT reg0 datad datae1 4-Input LUT adder1 reg1 To General Routing dataf1 4-Input LUT reg2 carry_out reg3 进位链 (Carry Chain) 进位链提供了算术或者共享算术模式中专用加法器之间的快速进位功能 Arria 10 器件中的 2-bit 进位选择功能使 ALM 中的进位链传播延迟减少了一半 进位链能够开始于 LAB 中的第一个 ALM 或者第五个 ALM 最终的 carry-out 信号会被传输到 ALM 中, 在此 ALM 中驱动到本地 行或列互联 18

19 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 当实现高扇入 (high fan-in) 算术功能时, 要避免器件中一小块区域内的布线拥塞, 连接到下一个 LAB 之前,LAB 能够支持仅使用 LAB 的上半部或者下半部的进位链 这样,LAB 中的剩余的另一半 ALM 可用于实现正常模式中较窄扇入的功能 使用第一个 LAB 中的上面五个 ALM 的进位链进位到列中下一个 LAB 中的 ALM 的上半部 使用第一个 LAB 中的下面五个 ALM 的进位链传输至列中下一个 LAB 中的 ALM 的下半部 您可以旁路 LAB 列的上半部和 MLAB 列的下半部 Quartus Prime Compiler 通过自动将 LAB 连接在一起来创建超过 20 个 ALM 长的进位链 ( 算术或者共享算术模式的 10 个 ALM) 要增强布局布线, 长进位链纵向运行, 实现到 TriMatrix 存储器和 DSP 模块的快速横向连接 进位链能够连续整列 19

20 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 共享算术模式 共享算术模式的 ALM 能够在一个 ALM 中实现 3 输入加法运算 此模式配置具有四个 4 输入 LUT 的 ALM 每个 LUT 计算三个输入的和, 或者计算三个输入的进位 通过使用称作共享算术链的专用连接将进位计算的输出传送到下一个加法器 图 12. Arria 10 器件中共享算术模式的 ALM 4-Input LUT shared_arith_in carry_in labclk datae0 datac datab dataa 4-Input LUT reg0 datad datae1 4-Input LUT reg1 To General Routing 4-Input LUT reg2 shared_arith_out reg3 carry_out 共享算术链 增强算术模式中的共享算术链使 ALM 能够实现 4 输入加法 这样可以显著降低用于实现大型加法器树或者相关器功能的必要资源 共享算术链可以开始于 LAB 中的第一个或者第六个 ALM 与进位链类似, 交替 LAB 列中的共享算术链的上半部和下半部能够被旁路 这一性能使得共享算术链通过 LAB 中的一半 ALM 进行级联, 而剩余的一半用于较窄扇入功能 在每个 LAB 中, 列的上半部是可旁路的 ; 而在 MLAB 中, 列的下半部是可旁路的 Quartus Prime Compiler 通过自动将 LAB 连接在一起来创建超过 20 个 ALM 长的共享算术链 ( 算术或者共享算术模式中的 10 个 ALM) 要增强布局布线, 长共享算术链纵向运行, 实现到 TriMatrix 存储器和 DSP 模块的快速横向连接 共享算术链能够连续整列 20

21 1 Arria 10 器件中的逻辑阵列模块与自适应逻辑模块 1.3 LAB 功耗管理技术 下面的技术用于管理 LAB 中的静态及动态功耗 : Arria 10 LAB 运行在高性能模式或低功耗模式 Quartus Prime 软件根据您的设计自动优化 LAB 功耗模式 时钟, 特别是 LAB 时钟, 消耗大量的动态功耗 每个 LAB 的时钟和时钟使能信号都是连接在一起的, 由共享的选通时钟进行控制 使用全 LAB 时钟使能信号来选通 LAB 范围时钟, 而无需禁用整个时钟树 在您的寄存逻辑的 HDL 代码中使用时钟使能结构 1.4 文档修订历史 Quartus Prime 手册, 功耗优化章节提供关于在 LAB 中实现静态和动态功耗的详细信息 日期 版本 修订内容 2017 年 3 月 重命名为 Intel 2016 年 10 月 对 LAB 控制信号部分中的时钟源添加了描述 2015 年 11 月 将 Quartus II 更改成 Quartus Prime 2013 年 12 月 首次发布 21

22 2 Arria 10 器件中的嵌入式存储器模块 器件中的嵌入式存储器模块具有高度灵活性, 旨在提供一个最佳数量的小型和大型存储器阵列, 以满足您的设计要求 2.1 嵌入式存储器类型 Arria 10 器件手册 : 已知问题列出了 Arria 10 器件手册章节的计划更新 Arria 10 器件包含两种存储器模块类型 : 20 Kb M20K 模块 专用存储器资源模块 M20K 模块是较大型存储器阵列的最佳选择, 并提供大量独立端口 640 比特存储器逻辑阵列模块 (MLAB) 增强型存储器模块由双功能逻辑阵列模块 (LAB) 配置而成 MLAB 是宽而浅型存储器阵列的最佳选择 优化 MLAB 以实现数字信号处理 (DSP) 应用的移位寄存器宽而浅型 FIFO 缓冲器和滤波延迟线 每个 MLAB 由 10 个自适应逻辑模块 (ALM) 组成 在 Arria 10 器件中, 这些 ALM 可配置成 10 个 32 x 2 模块, 这样每个 MLAB 有 1 个 32 x 20 简单双端口 SRAM 模块 嵌入式单元 (EC) 提供了关于嵌入式单元的信息 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

23 2 Arria 10 器件中的嵌入式存储器模块 Arria 10 器件中的嵌入式存储器性能 表 1. Arria 10 器件中的嵌入式存储器性能和分布 M20K MLAB 器件系列 型号 模块数 RAM Bit (Kb) 模块数 RAM Bit (Kb) 总 RAM Bit(Kb) Arria 10 GX GX ,800 1,680 1,050 9,850 GX ,740 2,703 1,690 13,430 GX ,000 3,922 2,452 17,452 GX ,820 4,363 2,727 20,547 GX 480 1,431 28,620 6,662 4,164 32,784 GX 570 1,800 36,000 8,153 5,096 41,096 GX 660 2,131 42,620 9,260 5,788 48,408 GX 900 2,423 48,460 15,017 9,386 57,846 GX ,713 54,260 20,774 12,984 67,244 Arria 10 GT GT 900 2,423 48,460 15,017 9,386 57,846 GT ,713 54,260 20,774 12,984 67,244 Arria 10 SX SX ,800 1,680 1,050 9,850 SX ,740 2,703 1,690 13,430 SX ,000 3,922 2,452 17,452 SX ,820 4,363 2,727 20,547 SX 480 1,431 28,620 6,662 4,164 32,784 SX 570 1,800 36,000 8,153 5,096 41,096 SX 660 2,131 42,620 9,260 5,788 48, Arria 10 器件的嵌入式存储器设计指南 为确保设计成功, 有几方面需要考虑 这些设计指南适用于该器件系列的所有型号, 除非另有说明 考虑存储器模块选择 Quartus Prime 根据用户存储器设计的速度与大小, 自动划分实现时存储器模块的数量与配置方式 例如, 为提高设计性能,Quartus Prime 软件可能将由 1 块 RAM 实现的存储器设计扩展为由多块 RAM 来实现 要手动分配给存储器一个指定模块大小, 需要使用参数编辑器中的 RAM IP 内核 对于 MLAB, 您可以使用 Quartus Prime 软件通过仿真来实现单端口 SRAM 仿真能使额外的逻辑资源使用的最少 由于 MLAB 的复用体系结构, 只有数据输入寄存器, 输出寄存器和写地址寄存器在模块中可用 MLAB 从 ALM 获取读地址寄存器 23

24 2 Arria 10 器件中的嵌入式存储器模块 注意 : 对于 Arria 10 器件,Resource Property Editor 和 TimeQuest Timing Analyzer 报告 M20K 模块的位置为 EC_X<number>_Y<number>_N<number>, 尽管允许的分配位置是 M20K_ X<number>_Y<number>_N<number> Embedded Cell (EC) 是 M20K 模块的子位置 指南 : 实现外部冲突消解 在真双端口 RAM 模式中可以对同一存储器位置执行两个写操作 然而, 存储器模块内部没有针对同时对同一地址执行两个写操作的冲突消解电路 要避免写入未知数据到地址中, 就需要从存储器模块的外部实现冲突消解逻辑 指南 : 定制 Read-During-Write 行为 定制存储器模块的 read-during-write 行为以满足您的设计要求 图 13. Read-During-Write 数据流程 此图显示了两种类型的 read-during-write 操作 相同端口和混合端口之间的差异 Port A data in FPGA Device Port B data in Port A data out Port B data out Mixed-port data flow Same-port data flow 相同端口 Read-During-Write 模式 相同端口 Read-During-Write 模式应用于单端口 RAM 或者真双端口 RAM 的同一端口 表 2. 相同端口 Read-During-Write 模式下嵌入式存储器模块的输出模式 此表列出了选择相同端口 read-during-write 模式的嵌入式存储器模块时的可用输出模式 输出模式存储器类型说明 "new data" ( 直通 ) M20K 新数据出现在同一时钟周期的上升沿, 在此时钟周期上写入新数据 "don't care" M20K, MLAB RAM 对 read-during-write 操作输出 "don't care" 值 24

25 2 Arria 10 器件中的嵌入式存储器模块 图 14. 相同端口 Read-During-Write: New Data 模式 此图显示了 new data 模式下相同端口 read- during- write 行为的功能波形样本 clk_a address rden 0A 0B wren byteena data_a q_a (asynch) A123 B456 C789 DDDD EEEE FFFF 11 A123 B456 C789 DDDD EEEE FFFF 混合端口 Read-During-Write 模式 混合端口 read-during-write 模式应用于简单和真双端口 RAM 模式, 其中两个端口使用同一时钟对同一存储器地址执行读写操作, 一个端口读数据, 一个端口写数据 表 3. 混合端口 Read-During-Write 模式下 RAM 的输出模式 输出模式存储器类型说明 "new data" MLAB 对不同端口的 read-during-write 操作会导致 MLAB 寄存输出在数据被写入到 MLAB 存储器后的下一个时钟上升沿显示为 new data 仅当输出被寄存时才可使用此模式 "old data" M20K, MLAB 对不同端口的 read-during-write 操作会导致 RAM 输出端在相应地址上显示 old data 值 对于 MLAB, 仅当输出被寄存时才可使用此模式 "don't care" M20K, MLAB RAM 输出 don t care 或者 unknown 值 对于 M20K 存储器,Quartus Prime 软件不分析读写操作之间的时序 对于 MLAB, 默认情况下 Quartus Prime 软件分析读写操作之间的时序 要禁用此行为, 需要开启 Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time 选项 "constrained don't care" MLAB RAM 输出 don t care 或 unknown 值 Quartus Prime 软件分析 MLAB 中的读写操作之间的时序 25

26 2 Arria 10 器件中的嵌入式存储器模块 图 15. 混合端口 Read-During-Write: New Data 模式 此图显示了 new data 模式的混合端口 read- during-write 行为的功能波形样例 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (synch) XXXX AAAA BBBB CCCC DDDD EEEE FFFF 图 16. 混合端口 Read-During-Write: Old Data 模式 此图显示了 old data 模式的混合端口 read- during-write 行为的功能波形样例 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (asynch) A0 (old data) AAAA BBBB A1 (old data) DDDD EEEE 26

27 2 Arria 10 器件中的嵌入式存储器模块 图 17. 混合端口 Read-During-Write: Don t Care 或 Constrained Don t Care 模式 此图显示了 don t care 或 constrained don t care 模式的混合端口 read-during-write 行为的功能波形样例 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF rden_b address_b A0 A1 q_b (asynch) XXXX (unknown data) 在双端口 RAM 模式中, 如果输入寄存器具有相同时钟, 那么就支持混合端口 read-during-write 操作 嵌入式存储器 (RAM: 1-PORT RAM: 2-PORT ROM: 1-PORT 和 ROM: 2-PORT) 用户指南提供了关于用于控制 read-during-write 行为的 RAM IP 内核的详细信息 指南 : 考虑上电状态和存储器初始化 如果您正在设计求得上电初始值的逻辑, 那么需要考虑不同类型存储器模块的上电状态 表 4. 嵌入式存储器模块的初始上电值 存储器类型输出寄存器上电值 MLAB 使用零 ( 清零 ) 旁路 读存储器内容 M20K 使用零 ( 清零 ) 旁路零 ( 清零 ) 默认情况下,Quartus Prime 软件将 Arria 10 器件中的 RAM 单元初始化成零, 除非指定一个.mif 文件 所有存储器模块都支持通过.mif 的初始化 您可以在 Quartus Prime 软件中创建.mif 文件, 当在设计中例化一个存储器时, 可以指定同 RAM IP 内核的使用 即使存储器被预初始化 ( 例如 : 使用.mif), 它也仍然通过其输出清零上电 27

28 2 Arria 10 器件中的嵌入式存储器模块 嵌入式存储器 (RAM: 1-PORT RAM: 2-PORT ROM: 1-PORT 和 ROM: 2-PORT) 用户指南提供了关于.mif 文件的详细信息 Quartus Prime 手册第一卷 : 设计和综合提供了关于.mif 文件的详细信息 指南 : 控制时钟来降低功耗 在您的设计中降低每个存储器模块的 AC 功耗 : 使用 Arria 10 存储器模块时钟使能, 使您能够控制每个存储器模块的时钟 使用读使能信号来确保读操作仅在必要时出现 如果您的设计不要求 read-during-write, 那么在写操作期间或者无存储器操作期间, 可以通过置低读使能信号以降低功耗 使用 Quartus Prime 软件自动将未使用的存储器模块置于低功耗状态来降低静态功耗 2.3 嵌入式存储器特性 表 5. Arria 10 器件的存储器特性 此表汇总了嵌入式存储器模块所支持的特性 特性 M20K MLAB 最大操作频率 730 MHz 700 MHz RAM 总位数 ( 包括奇偶校验位 ) 20, 奇偶校验位支持 字节使能支持支持 Packed 模式支持 地址时钟使能支持 简单双端口混合位宽支持 真双端口混合位宽支持 FIFO 缓存混合位宽支持 存储器初始化文件 (.mif) 支持支持 混合时钟模式支持支持 完全同步存储器支持支持 异步存储器 仅用于直通 (flow-through) 读存储器 操作 上电状态输出端口清零 寄存的输出端口 清零 未寄存的输出端口 读存储器内容 异步清零输出寄存器和输出锁存器输出寄存器和输出锁存器 读 / 写操作触发时钟上升沿时钟上升沿 继续... 28

29 2 Arria 10 器件中的嵌入式存储器模块 特性 M20K MLAB 相同端口 read-during-write 混合端口 read-during-write ECC 支持 输出端口设为 "new data" 或 "don't care" 输出端口设为 "old data" 或 "don't care" 使用 Quartus Prime 的软核 IP 支持 x32 宽的简单双端口模式的内置支持 输出端口设为 "don't care" 输出端口设为 "old data","new data","don't care" 或者 "constrained don't care" 使用 Quartus Prime 的软核 IP 支持 嵌入式存储器 (RAM: 1-PORT RAM: 2-PORT ROM: 1-PORT 和 ROM: 2-PORT) 用户指南提供了关于嵌入式存储器特性的详细信息 2.4 嵌入式存储器模式 表 6. 嵌入式存储器模块中支持的存储器模式 此表列出并描述了 Arria 10 嵌入式存储器模块中所支持的存储器模式 存储器模式 M20K Support MLAB 支持 说明 单端口 RAM Yes Yes 一次只能执行一个读或一个写操作 使用读使能端口控制写操作期间的 RAM 输出端口行为 : 保留最近有效读使能期间保持的之前值 创建一个读使能端口并通过置低此端口执行写操作 显示正在写入的新数据, 该地址上的旧数据, 或者 "Don't Care" 值 ( 当 readduring-write 出现在同一地址上 ) 不要创建 read-enable 信号, 或者在写操作期间启用读使能 简单双端口模式 Yes Yes 你可以对不同位置同时执行读写操作, 端口 A 进行写操作, 端口 B 进行读操作 真双端口 RAM Yes 您可以执行两个端口操作的任意组合 : 在两个不同时钟频率上的两个读操作, 两个 写操作, 或者一个读操作和一个写操作 移位寄存器 (shiftregister) Yes Yes 存储器模块可用作移位寄存器以节省逻辑单元和布线资源 这在要求本地数据存储 ( 例如 : 有限脉冲响应 (FIR) 滤波器 伪随机数生成器 多通道滤波和自相关和互相关函数 ) 的 DSP 应用中很有用 传统上, 使用标准触发器 (flip-flop) 实现本地数据存储, 使用触发器实现大型移位寄存器会消耗大量逻辑资源 移位寄存器的大小 (w m n) 是由输入数据位宽 (w) 抽头 (tap) 长度 (m) 和抽头数量 (n) 决定 通过级联存储器模块, 能够实现更大的移位寄存器 ROM Yes Yes 存储器模块可用作 ROM 使用.mif 或.hex 初始化存储器模块的 ROM 数据 ROM 的地址行在 M20K 模块中寄存 ; 然而, 它们在 MLAB 中可以是未寄存的 输出可以是寄存的或者是未寄存的 输出寄存器能够被异步清零 ROM 的读操作与单端口 RAM 配置的读操作相同 FIFO Yes Yes 存储器模块用作 FIFO 缓存 使用 SCFIFO 和 DCFIFO megafunctions 实现您设 计中的单时钟和双时钟异步 FIFO 缓存 对于使用小而浅的 FIFO 缓存的设计而言,MLAB 是 FIFO 模式的最理想选择 然而,MLAB 不支持混合宽度 FIFO 模式 29

30 2 Arria 10 器件中的嵌入式存储器模块 警告 : 为避免损坏存储器数据, 在读写操作期间不要违规任何存储器模块输入寄存器上的建立和保持时间 这一注意事项适用于单端口 RAM, 简单双端口 RAM, 真双端口 RAM 或者 ROM 模式的存储器模块 嵌入式存储器 (RAM: 1-PORT RAM: 2-PORT ROM: 1-PORT 和 ROM: 2-PORT) 用户指南提供了关于存储器模式的详细信息 基于 RAM 的移位寄存器 (ALTSHIFT_TAPS) 宏功能用户指南提供了关于实现移位寄存器模式的详细信息 SCFIFO 和 DCFIFO IP 内核用户指南提供了关于实现 FIFO 缓存的详细信息 单端口模式的嵌入式存储器配置 表 7. Arria 10 器件的单端口嵌入式存储器配置 下表列出了单端口 RAM 和 ROM 模式所支持的最高配置 储存器模块 深度 (bits) 可编程宽度 MLAB 32 x16,x18 或 x20 64 (1) x8,x9,x10 M20K 512 x40,x32 1K 2K 4K 8K 16K x20,x16 x10,x8 x5,x4 x2 x 双端口模式的嵌入式存储器配置 表 8. 简单双端口 RAM 模式的存储器配置 下表列出了简单双端口 RAM 模式下的存储器配置 仅在 M20K 模块中支持混合宽度配置 读端口 写端口 16K 1 8K 2 4K 4 4K 5 2K 8 2K 10 1K 16 1K K 1 Yes Yes Yes Yes Yes Yes 8K 2 Yes Yes Yes Yes Yes Yes 4K 4 Yes Yes Yes Yes Yes Yes 4K 5 Yes Yes Yes Yes 2K 8 Yes Yes Yes Yes Yes Yes 2K 10 Yes Yes Yes Yes 1K 16 Yes Yes Yes Yes Yes Yes 继续... (1) 通过软件仿真进行支持, 使用额外的 MLAB 模块 30

31 2 Arria 10 器件中的嵌入式存储器模块 读端口 写端口 16K 1 8K 2 4K 4 4K 5 2K 8 2K 10 1K 16 1K K 20 Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes 表 9. 真双端口模式的存储器配置 下表列出了真双端口 RAM 模式的存储器配置 仅在 M20K 模块中支持混合宽度配置 端口 A 端口 B 16K 1 8K 2 4K 4 4K 5 2K 8 2K 10 1K 16 1K 20 16K 1 Yes Yes Yes Yes Yes 8K 2 Yes Yes Yes Yes Yes 4K 4 Yes Yes Yes Yes Yes 4K 5 Yes Yes Yes 2K 8 Yes Yes Yes Yes Yes 2K 10 Yes Yes Yes 1K 16 Yes Yes Yes Yes Yes 1K 20 Yes Yes Yes 31

32 2 Arria 10 器件中的嵌入式存储器模块 2.5 嵌入式存储器时钟模式 本节介绍了 Arria 10 存储器模块的时钟模式 警告 : 为避免损坏存储器中的数据, 在读写操作期间不要违反任何存储器模块输入寄存器上的建立和保持时间 每种存储器模式的时钟模式 表 10. 每种存储器模式支持的存储器模块时钟模式 时钟模式 存储器模式 单端口 简单双端口 真双端口 ROM FIFO 单一时钟模式 Yes Yes Yes Yes Yes 读 / 写时钟模式 Yes Yes 输入 / 输出时钟模式 Yes Yes Yes Yes 独立时钟模式 Yes Yes 表 11. 每种存储器模式支持的存储器模块时钟模式 时钟模式 存储器模式 单端口 简单双端口 真双端口 ROM 单一时钟模式 Yes Yes Yes Yes 读 / 写时钟模式 Yes 输入 / 输出时钟模式 Yes Yes Yes Yes 独立时钟模式 Yes Yes 注意 : 在 MLAB 模块的写地址, 字节使能和数据输入寄存器上不支持时钟使能信号 单一时钟模式 读 / 写时钟模式 在单一时钟模式中, 单一时钟与时钟使能一起用于控制存储器模块的所有寄存器 在读 / 写时钟模式中, 读写端口分别使用单独的时钟 读时钟控制数据输出 读地址和读使能寄存器 写时钟控制数据输入 写地址 写使能和字节使能寄存器 输入 / 输出时钟模式 独立时钟模式 在输入 / 输出时钟模式中, 输入和输出端口分别使用单独的时钟 输入时钟控制所有与存储器模块数据输入相关的寄存器, 包括数据 地址 字节使能 读使能和写使能 输出时钟控制数据输出寄存器 在独立时钟模式中, 每一个端口 ( 端口 A 与端口 B) 分别使用单独的时钟 clock A 控制端口 A 侧上的所有寄存器, 而 clock B 则控制端口 B 侧上的所有寄存器 32

33 2 Arria 10 器件中的嵌入式存储器模块 注意 : 您可以对不同的输入和输出寄存器创建独立时钟使能, 以控制特定寄存器的关闭, 从而节省功耗 在配置 Clock enable 的页面中, 点击 More Options (clock enable 选项旁 ) 设置所需的独立时钟使能 时钟模式中的异步清零 在所有的时钟模式中, 异步清零仅用于输出锁存器和输出寄存器 对于独立时钟模式, 两个端口都适用 同步读 / 写中的输出读数据 如果使用读 / 写时钟模式对同一地址同时执行读写操作, 那么输出读数据将是未知的 如果要求输出读数据是一个已知值, 那么需要使用 single-clock 或 input/output clock 模式并在 IP core parameter editor 中选择相应的 read-during-write 行为 时钟模式的独立时钟使能 以下时钟模式支持独立时钟使能 : 读 / 写时钟模式 支持读写时钟 独立时钟模式 支持两个端口的寄存器 要降低功耗, 您可以使用时钟使能来控制指定寄存器的关闭 指南 : 控制时钟来降低功耗 ( 第 28 页 ) 2.6 嵌入式存储器模块中的奇偶校验位 以下描述了 M20K 模块的奇偶校验位支持 : 在 和 40 位长度的的数据中, 奇偶校验位是每 4 个数据位关联的第 5 个位 (bit 和 39) 在非奇偶校验数据位宽中, 奇偶校验位在读或写操作期间被跳过 在奇偶校验位上不执行奇偶校验功能 33

34 2 Arria 10 器件中的嵌入式存储器模块 2.7 嵌入式存储器模块中的字节使能 嵌入式存储器模块支持字节使能控制 : 字节使能通过屏蔽部分输入数据, 实现仅写入数据中的指定字节 未被写入的字节保留之前写入的值 写使能 (wren) 信号与字节使能 (byteena) 信号一起控制 RAM 模块上的写操作 默认情况下, byteena 信号是高电平 ( 使能 ), 仅使用 wren 信号控制写操作 字节使能寄存器没有 clear 端口 如果使用奇偶校验位, 在 M20K 模块上, 字节使能功能控制 8 个数据位和 2 个奇偶校验位 ; 在 MLAB 上, 字节使能功能控制最宽模式的全部 10 位 字节使能运行在一位热码方式 (one-hot fashion) byteena 信号的 LSB 对应于数据总线的 LSB 字节使能信号为高电平有效 (active high) 存储器模块中的字节使能控制 表 12. x20 数据位宽的 byteena 控制 byteena[1:0] 写入的数据比特 11 ( 默认 ) [19:10] [9:0] 10 [19:10] 01 [9:0] 表 13. x40 数据位宽的 byteena 控制 byteena[3:0] 写入的数据比特 1111 ( 默认 ) [39:30] [29:20] [19:10] [9:0] 1000 [39:30] 0100 [29:20] 0010 [19:10] 0001 [9:0] 注意 : 如果在 M20K 模块上使用 ECC 特性, 那么就不能使用字节使能特性 数据字节输出 在 M20K 模块或者 MLAB 中, 当 byte-enable 比特设为 0 时, 嵌入式存储器 IP 会将相应的数据字节输出设为 don't care 您必须确保始终选择 Get X's for write masked bytes instead of old data when byte enable 选项 34

35 2 Arria 10 器件中的嵌入式存储器模块 RAM 模块操作 图 18. 字节使能功能波形 此图显示了 wren 和 byteena 信号是如何控制 RAM 模块的操作 inclock wren address an a0 a1 a2 a3 a4 a0 data XXXXXXXX ABCDEF12 XXXXXXXX byteena XXXX XXXX contents at a0 FFFFFFFF ABFFFFFF contents at a1 contents at a2 FFFFFFFF FFFFFFFF FFCDFFFF FFFFEFFF contents at a3 contents at a4 FFFFFFFF FFFFFFFF FFFFFF12 ABCDEF12 don t care: q (asynch) doutn ABXXXXXX XXCDXXXX XXXXEFXX XXXXXX12 ABCDEF12 ABFFFFFF current data: q (asynch) doutn ABFFFFFF FFCDFFFF FFFFEFFF FFFFFF12 ABCDEF12 ABFFFFFF 2.8 存储器模块 Packed 模式支持 M20K 存储器模块支持 packed 模式 packed 模式的特性是将两个独立的单端口 RAM 封装进一个存储器模块中 适用于 packed 模式时,Quartus Prime 软件通过将物理 RAM 模块置于真双端口模式并通过地址的最高有效位来区分两个逻辑 RAM 的方式自动实现 packed 模式 每个单端口 RAM 的容量一定不能超过目标模块容量的一半 2.9 存储器模块地址时钟使能支持 嵌入式模块支持地址时钟使能, 当信号使能时 (addressstall = 1), 地址时钟使能会保持之前的地址值 当在双端口模式下配置存储器模块时, 每个端口都有各自独立的地址时钟使能 地址时钟使能信号的默认值为低电平 ( 禁用的 ) 35

36 2 Arria 10 器件中的嵌入式存储器模块 图 19. 地址时钟使能 此图显示地址时钟使能结构图 端口名 addressstall 是指地址时钟使能 address[0] 1 0 address[0] register address[0] address[n] 1 0 address[n] register address[n] addressstall clock 图 20. 读周期中的地址时钟使能波形 此图显示了读周期中的地址时钟使能波形 inclock rdaddress rden a0 a1 a2 a3 a4 a5 a6 addressstall latched address (inside memory) q (synch) an a0 a1 a4 a5 doutn-1 doutn dout0 dout1 dout4 q (asynch) doutn dout0 dout1 dout4 dout5 36

37 2 Arria 10 器件中的嵌入式存储器模块 图 21. 写周期中的地址时钟使能波形此图显示了写周期中地址时钟使能波形 inclock wraddress a0 a1 a2 a3 a4 a5 a6 data wren addressstall latched address (inside memory) contents at a0 contents at a1 contents at a2 contents at a3 contents at a4 contents at a5 an a0 a1 a4 a5 XX XX XX XX XX XX 存储器模块异步清零 M20K 存储器模块支持输出锁存器和输出寄存器异步清零 如果您的 RAM 不使用输出寄存器, 那么使用输出锁存器异步清零对 RAM 的输出清零 清零 (clear) 是一个异步信号, 并且随时生成 内部逻辑扩展清零脉冲, 直到输出时钟的下一个上升沿 当清零被置位时, 输出被清零, 并保持清零状态直到下一个读周期 清零 (clear) 是一个异步信号脉冲, 置位后可以对输出清零 内部逻辑扩展清零脉冲, 直到输出时钟的下一个上升沿 输出被清零直到置低清零信号 图 22. Arria 10 器件中的输出锁存器清零 ( 非 ECC 模式 ) 37

38 2 Arria 10 器件中的嵌入式存储器模块 clk rden aclr clr at latch out D 0 D 1 D 2 图 23. Arria 10 器件中的输出锁存器清零 (ECC 模式 ) cken clk rden aclr clr at latch out D 0 D 0 D 1 D 存储器模块纠错码支持 ECC 使您能够检测并纠正存储器输出上的数据错误 ECC 能够执行 32-bit 字的单一错误纠正, 双邻错误纠正和三邻错误检测 然而,ECC 无法检测四个或更多错误 当 M20K 模块处于 32 宽简单双端口模式中时, 它具有对 ECC 的内置支持 : 当使用 ECC 时,M20K 要比非 ECC 简单双端口模式运行的慢 然而, 您可以在输出解码器之前使能可选的 ECC 流水线寄存器, 实现比非流水线模式更高的性能, 但要以一个周期的延迟为代价 M20K ECC 状态与两个 ECC 状态标志信号 (e( 错误 ) 和 ue( 不可纠正的错误 )) 进行通信 状态标志是存储器模块的常规输出的一部分 当使用 ECC 时, 您不能访问两个奇偶校验位, 因为 ECC 状态标志将它们替换了 存储模块纠错编码支持 38

39 2 Arria 10 器件中的嵌入式存储器模块 纠错码真值表 表 14. ECC 状态标志真值表 e ( 错误 ) eccstatus[1] ue ( 不可纠正的错误 ) eccstatus[0] 状态 0 0 无错误 0 1 非法 1 0 出现了可纠正的错误, 并且在输出上已纠正 ; 然而, 存储器阵列尚未 更新 1 1 出现了不可纠正的错误, 并且不可纠正的数据出现在输出上 如果使用 ECC, 那么 : 不能使用字节使能功能 不支持 Read-during-write 旧数据模式 不支持混合宽度配置 图 24. M20K 存储器的 ECC 结构图 Status Flag Generation Input Register 32 ECC Encoder 32 8 Memory Array 40 Optional 40 Pipeline Register 40 ECC Decoder 38 Output Register 2.12 文档修订历史 日期版本修订内容 2017 年 3 月 重命名为 Intel 在 Arria 10 器件的存储器特性 表中, 删除了 Error Correction Code (ECC) 支持下的 MLAB 的奇偶校验位支持 在奇偶校验位主题中删除了 MLAB 的奇偶校验位支持 2016 年 10 月 删除了对 MLAB 模块的地址时钟使能支持 2015 年 12 月 将 Arria 10 GX 660 的 M20K 存储器模块的数量从 2133 更新成 2131, 将 RAM 总比特数从 48,448 Kb 更正成 48,408 Kb 2015 年 11 月 更新了 单端口模式的嵌入式存储器配置 和 双端口模式的嵌入式存储器配置 章节 更新了 数据字节输出 部分中的描述 更新了 嵌入式存储器性能和发布 表 将 Quartus II 更改为 Quartus Prime 2015 年 6 月 更新了链接 继续... 39

40 2 Arria 10 器件中的嵌入式存储器模块 日期版本修订内容 2015 年 5 月 将 Mega Wizard Plug-In manager 更新成 IP Core parameter editor 将 Megafunction 更新成 IP core 2014 年 8 月 新增了 ECC 模式中的输出锁存器清零的时序图 2013 年 12 月 首次发布 添加了一个注释以阐明 : 对于 Arria 10 器件,Resource Property Editor 和 TimeQuest Timing Analyzer 报告 M20K 的位置为 EC_X<number>_Y<number>_N<number> 更新了 Arria 10 GX 660 和 Arria 10 SX 660 的 M20K 中的 RAM 比特值 40

41 3 Arria 10 器件中的精度可调 DSP 模块 本章描述了 Arria 10 器件中的精度可调数字信号处理 (DSP) 如何被优化以支持高性能 DSP 应用中的更高比特精度 3.1 Arria 10 器件中支持的操作模式 表 15. Arria 10 器件中精度可调 DSP 模块支持的操作模式组合及特性 精度可调 DSP 模块资源 操作模式 支持的操作实例 预加器支持 系数支持 输入级联支持 Chainin 支持 Chainout 支 持 1 个精度可调 DSP 模块 定点独立 18 x 19 乘法运算 定点独立 27 x 27 乘法运算 定点两个 18 x 19 乘法加法器模式 与 36-bit 输入相加的定点 18 x 18 乘法加法器 定点 18 x 19 脉动模式 2 Yes Yes Yes (2) No No 1 Yes Yes Yes (3) Yes Yes 1 Yes Yes Yes (2) Yes Yes 1 No No No Yes Yes 1 Yes Yes Yes (2) Yes Yes 1 个精度可调 DSP 模块 浮点乘法模式 1 No No No No Yes 浮点加法或减法模式 1 No No No No Yes 浮点乘法加法或减法模式 1 No No No Yes Yes 浮点乘法累加模式 1 No No No No Yes 浮点矢量一模式 1 No No No Yes Yes 浮点矢量二模式 1 No No No Yes Yes 2 个精度可调 DSP 模块 复合 18x19 乘法 1 No No Yes No No (2) 预加器的两个输入的最大宽度都是 18 比特 当输入级联用作其中一个预加器输入时, 输入级联的最大宽度为 18 比特 (3) 当使能预加器功能时, 不支持输入级联 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

42 3 Arria 10 器件中的精度可调 DSP 模块 表 16. Arria 10 器件中精度可调 DSP 模块支持的操作模式组合及动态控制特性 精度可调 DSP 模块资源 操作模式 Dynamic ACCUMULATE Dynamic LOADCONST Dynamic SUB Dynamic NEGATE 1 个精度可调 DSP 模块 定点独立 18 x 19 乘法 No No No No 定点独立 27 x 27 乘法 Yes Yes No Yes 定点两个 18 x 19 乘法加法器模式 与 36-bit 输入相加的定点 18 x 18 乘法加法器 Yes Yes Yes Yes Yes Yes Yes Yes 定点 脉动模式 Yes Yes Yes Yes 浮点乘法模式 No No No No 浮点加法或减法模式 No No No No 浮点乘法加法或减法模式 No No No No 浮点乘法累加模式 Yes No No No 浮点矢量一模式 No No No No 浮点矢量二模式 No No No No 2 个精度可调 DSP 模块 复合 18 x 19 乘法 No No No No 特性 Arria 10 精度可调 DSP 块支持定点运算和浮点运算 定点运算特性 : 高性能 功耗优化和全寄存模式的乘法操作 18-bit 和 27-bit 字长 每个 DSP 模块中有两个 乘法器或一个 27 x 27 乘法器 内置加法, 减法和 64-bit 双倍累加寄存器, 用于综合乘法结果 当禁用预加器时级联 19-bit 或 27-bit, 当预加器用于形成滤波应用的抽头延迟线时级联 18- bit 级联 64-bit 输出总线, 用以在没有外部逻辑支持的情况下将输出结果从一个模块传播至下一个模块 对称滤波器的 19-bit 和 27-bit 模式中支持的硬核预加器 用于滤波器实现的 18-bit 和 27-bit 模式下的内部系数寄存器块 带分布式输出加法器的 18-bit 和 27-bit 脉动有限脉冲响应 (FIR) 滤波器 四舍五入支持 浮点运算特性 : 支持乘法, 加法, 乘加和乘减的全强化体系结构 具有累加功能的乘法和动态累加器复位控制 具有级联求和功能的乘法 具有级联减法功能的乘法 42

43 3 Arria 10 器件中的精度可调 DSP 模块 复合乘法 直接矢量点积 脉动 FIR 滤波器 Arria 10 器件手册 : 已知问题列出了 Arria 10 器件手册中章节的计划更新 Arria 10 器件概述 - 精度可调 DSP 模块提供关于每个 Arria 10 器件中乘法器数量的详细信息 3.2 资源 表 17. Arria 10 器件中的定点运算的资源 下表列出了每种 Arria 10 器件系列的精度可调 DSP 资源, 以比特精度表示 器件系列器件种类精度可调 DSP 模块 独立输入和输出乘法操作数 18 x x x 19 乘法加法器和模式 18 x 18 与 36 bit 输入相加的乘法加法器 乘法器 乘法器 Arria 10 GX GX GX GX , GX , GX 480 1,368 2,736 1,368 1,368 1,368 GX 570 1,523 3,046 1,523 1,523 1,523 GX 660 1,687 3,374 1,687 1,687 1,687 GX 900 1,518 3,036 1,518 1,518 1,518 GX ,518 3,036 1,518 1,518 1,518 Arria 10 GT GT 900 1,518 3,036 1,518 1,518 1,518 GT ,518 3,036 1,518 1,518 1,518 Arria 10 SX SX SX SX , SX , SX 480 1,368 2,736 1,368 1,368 1,368 SX 570 1,523 3,046 1,523 1,523 1,523 SX 660 1,687 3,374 1,687 1,687 1,687 43

44 3 Arria 10 器件中的精度可调 DSP 模块 表 18. Arria 10 器件中的浮点运算的资源 下表列出了每种 Arria 10 器件系列的精度可调 DSP 的资源, 以比特精度表示 器件系列器件种类精度可调 DSP 模块 单精度浮点乘法模式 单精度浮点加法模式 单精度浮点乘法累加模式 Peak 每秒十亿浮点运算 (GFLOP) Arria 10 GX GX GX GX GX GX 480 1,369 1,368 1,368 1,368 1,231 GX 570 1,523 1,523 1,523 1,523 1,371 GX 660 1,687 1,687 1,687 1,687 1,518 GX 900 1,518 1,518 1,518 1,518 1,366 GX ,518 1,518 1,518 1,518 1,366 Arria 10 GT GT 900 1,518 1,518 1,518 1,518 1,366 GT ,518 1,518 1,518 1,518 1,366 Arria 10 SX SX SX SX SX SX 480 1,369 1,368 1,368 1,368 1,231 SX 570 1,523 1,523 1,523 1,523 1,371 SX 660 1,687 1,687 1,687 1,687 1, 设计考量 在您的设计中需要考虑以下几点 : 表 19. 设计考量 DSP 实现定点运算浮点运算 设计单元 操作模式 内部系数和预加器 累加器 Chainout 加法器 操作模式 Chainout 加法器 Quartus Prime 软件提供以下设计模板用于实现 Arria 10 器件中的 DSP 模块 44

45 3 Arria 10 器件中的精度可调 DSP 模块 表 20. Arria 10 器件中的 DSP 设计模板 操作模式 可用的设计模板 18 x 18 Independent Multiplier Mode Single Multiplier with Preadder and Coefficient 27 x 27 Independent Multiplier Mode M27x27 with Dynamic Negate M27x27 with Preadder and Coefficient M27x27 with Input Cascade, Output Chaining, Accumulator, Double Accumulator and Preload Constant Multiplier Adder Sum Mode M18x19_sumof2 with Dynamic Sub and Dynamic Negate M18x19_sumof2 with Preadder and Coefficient M18x19_sumof2 with Input Cascade, Output Chaining, Accumulator, Double Accumulator and Preload Constant 18 x 19 Multiplication Summed with 36-Bit Input Mode M18x19_plus36 with Dynamic Sub and Dynamic Negate M18x19_plus36 with Input Cascade, Output Chaining, Accumulator, Double Accumulato and Preload Constant 18-bit Systolic FIR Mode M18x19_systolic with Preadder and Coefficient M18x19_systolic with Input Cascade, Output Chaining, Accumulator, Double Accumulator and Preload Constant 通过执行下面步骤可以获得设计模板 : 1. 在 Quartus Prime 软件中, 打开一个新的 Verilog HDL 或 VHDL 文件 2. 在 Edit 标签中, 点击 Insert Template 3. 在 Insert Template 窗口提示中, 根据喜好的设计语言点击 Verilog HDL 或者 VHDL 4. 点击 Full Designs 展开选项 5. 在选项中, 点击 Arithmetic > DSP Features > > DSP Features for 20-nm Device 6. 选择符合您设计要求的设计模板, 点击 Insert to append the design template to a new.v or.vhd file 操作模式 Quartus Prime 软件包括用于控制乘法器操作模式的 IP 内核 在 IP Catalog 中输入参数设置后, Quartus Prime 软件将自动配置精度可调 DSP 模块 也可以使用 Intel FPGA 的 DSP Builder 和 OpenCL 实现精度可调 DSP 模块 表 21. 操作模式 定点运算 Intel 提供两种方法在一个设计中实现 Arria 10 精度可调 DSP 模块的各种模式 使用 Quartus Prime DSP IP core 和 HDL inferring 在定点运算实现中,Arria 10 精度可调 DSP 模块支持下面的 Quartus Prime IP 内核 : ALTERA_MULT_ADD ALTMULT_COMPLEX Arria 10 Native Fixed Point DSP IP core 浮点运算 Intel 提供一种方法, 在设计中实现多种模式的 Arria 10 精度可调 DSP 模块 使用 Quartus Prime DSP IP 内核 在浮点运算实现中,Arria 10 精度可调 DSP 模块支持下面的 Quartus Prime IP 内核 : ALTERA_FP_FUNCTIONS Arria 10 Native Floating Point DSP IP core Introduction to Intel FPGA IP Cores 45

46 3 Arria 10 器件中的精度可调 DSP 模块 Integer Arithmetic Megafunctions User Guide Floating-Point Megafunctions User Guide - ALTERA_FP_FUNCTIONS IP Core Quartus Prime Software Help Arria 10 Native Fixed Point DSP IP User Guide 用于定点运算的内部系数和预加器当对预加法器功能使能输入寄存器时, 这些输入寄存器必须要有相同的时钟设置 当预加器功能使能时, 输入级联支持仅用于 18-bit 模式 在 18-bit 和 27-bit 模式中, 你可以独立使用系数功能和预加器功能 当在 18-bit 模式下使能内部系数功能时, 必须同时使能顶部以及底部系数 当在 18-bit 模式下使能预加法器功能时, 必须同时使能顶部以及底部预加法器 用于定点运算的累加器 通过使能位于输出寄存器组与累加器之间的 64-bit 双倍累加寄存器,Arria 10 器件中的累加器支持双倍累加 Chainout 加法器 表 22. Chainout 加法器 定点运算 您可以使用输出链式路径将另一个 DSP 模块的结果相加 浮点运算您可以使用输出链式路径将另一个 DSP 模块的结果相加 支持某些操作模式 : 乘加或乘减模式 矢量一模式 矢量二模式 3.4 模块体系结构 Arria 10 精度可调 DSP 模块由下面的单元组成 : 表 23. 模块体系结构 DSP 实现定点运算浮点运算 模块体系结构 输入寄存器组 流水线寄存器块 预加器 内部系数 乘法器 加法器 累加器和 chainout 加法器 脉动寄存器 双倍累加寄存器 输出寄存器组 输入寄存器组 流水线寄存器 乘法器 加法器 累加器和 chainout 加法器 输出寄存器组 46

47 3 Arria 10 器件中的精度可调 DSP 模块 如果精度可调 DSP 模块没有配置成定点运算脉动 FIR 模式, 那么两个脉动寄存器都被旁路 图 25. Arria 10 器件中定点运算 18 x 19 模式的精度可调 DSP 模块体系结构 scanin CLK[2..0] ENA[2..0] ACLR[1..0] chainin[63..0] 使能时, 脉动寄存器由与输出寄存器组相同的时钟源提供时钟 LOADCONST ACCUMULATE NEGATE SUB Pre-Adder Multiplier Systolic Register Constant dataa_y0[18..0] dataa_z0[17..0] dataa_x0[17..0] COEFSELA[2..0] Input Register Bank Pipleine Register +/- +/- +/- Pre-Adder Systolic Registers Internal Coefficient x Multiplier Adder + Chainout adder/ accumulator datab_y1[18..0] datab_z1[17..0] datab_x1[17..0] COEFSELB[2..0] +/- Internal Coefficient x Output Register Bank Double Accumulation Register Resulta_[63:0] Resultb_[36:0] scanout chainout[63..0] 图 26. Arria 10 器件中定点运算 27 x 27 模式的精度可调 DSP 模块体系结构 chainin[63..0] LOADCONST ACCUMULATE NEG Constant dataa_y0[26..0] dataa_z0[25..0] dataa_x0[26..0] COEFSELA[2..0] Input Register Bank Pipeline Register Pre-Adder +/- Multiplier x +/- Chainout Adder/ Accumulator + Double Accumulation Register Internal Coefficients Output Register Bank 64 Result[63..0] chainout[63..0] 47

48 3 Arria 10 器件中的精度可调 DSP 模块 图 27. Arria 10 器件中浮点运算的精度可调 DSP 模块体系结构 chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Pipeline Register Pipeline Register Adder Output Register Bank result[31:0] chainout[31:0] 输入寄存器组 (Input Register Bank) 表 24. 输入寄存器组 定点运算 浮点运算 数据 动态控制信号 两组延迟寄存器 数据 动态 ACCUMULATE 控制信号 DSP 模块中所有寄存器都是正边沿触发并在上电时清零 每个乘法器操作数都能够驱动输入寄存器, 或者直接驱动乘法器而旁路输入寄存器 下面的精度可调 DSP 模块信号控制精度可调 DSP 模块中的输入寄存器 : CLK[2..0] ENA[2..0] ACLR[0] 在定点运算 18 x 19 模式中, 当使用输入级联及 chainout 功能时, 您可以使用延迟寄存器来平衡延迟要求 抽头延迟线功能使您能够从一般布线或者从级联链驱动乘法器输入的顶相 (top leg),18 x 19 模式的 dataa_y0 和 datab_y1, 以及仅 27 x 27 模式的 dataa_y 用于定点运算的两组延迟寄存器 能够在定点运算 18 x 19 模式下使用的两个延迟寄存器以及输入级联链是顶部延迟寄存器和底部延迟寄存器 在 multiplication summed with 36-bit input 模式和 模式下不支持延迟寄存器 48

49 3 Arria 10 器件中的精度可调 DSP 模块 图 28. Arria 10 器件中定点运算 18 x 19 模式下的一个精度可调 DSP 模块的输入寄存器 此图仅显示数据寄存器, 没有显示控制信号的寄存器 CLK[2..0] ENA[2..0] scanin[18..0] ACLR[0] dataa_y0[18..0] dataa_z0[17..0] dataa_x0[17..0] Top delay registers datab_y1[18..0] datab_z1[17..0] datab_x1[17..0] Bottom delay registers scanout[18..0] 49

50 3 Arria 10 器件中的精度可调 DSP 模块 图 29. Arria 10 器件中定点运算 27 x 27 模式下的一个精度可调 DSP 模块的输入寄存器 此图仅显示数据寄存器, 没有显示控制信号的寄存器 CLK[2..0] ENA[2..0] scanin[26..0] ACLR[0] dataa_y0[26..0] dataa_z0[25..0] dataa_x0[26..0] scanout[26..0] 流水线寄存器流水线寄存器用于获得最大的 Fmax 性能 如果不需要高 Fmax, 那么流水线寄存器可以被旁路 下面精度可调 DSP 模块信号控制精度可调 DSP 模块中的流水线寄存器 : CLK[2..0] ENA[2..0] ACLR[1] 浮点运算有流水线寄存器的 2 个延迟层, 可以作以下用途 : 旁路流水线寄存器的所有延迟层 使用流水线寄存器的其中一个延迟层 使用流水线寄存器的两个均延迟层 定点运算的预加器每个精度可调 DSP 模块有两个 19-bit 预加器 这些预加器可以配置成以下配置 : 两个独立的 19-bit 预加器 一个 27-bit 预加器 50

51 3 Arria 10 器件中的精度可调 DSP 模块 预加器支持以下输入配置的加减运算 : 18 x 19 模式的 18-bit ( 有符号或无符号 ) 加法或减法 27 x 27 模式的 26-bit 加法或减法当使用同一个 DSP 模块中的两个预加器时, 它们必须共享相同的操作类型 ( 加法或减法 ) 定点运算的内部系数 Arria 10 精度可调 DSP 模块具有从动态输入或者内部系数中选择被乘数的灵活性 对于 18-bit 和 27-bit 模式的被乘数, 内部系数最多支持 8 个常数系数 内部系数功能使能时, COEFSELA/COEFSELB 用于控制系数多路复用器的选择 乘法器 一个精度可调 DSP 模块可根据乘法器的数据位宽及实现同时执行多个乘法运算 每个精度可调 DSP 模块中有两个乘法器 这两个乘法器可配置成下面几种操作模式 : 表 25. 操作模式 定点运算 浮点运算 一个 27 x 27 乘法器 两个 18 ( 有符号 )/( 无符号 ) x 19 ( 有符号 ) 乘法器 一个浮点运算单精度乘法器 加法器 操作模式说明 ( 第 53 页 ) 提供关于乘法器操作模式的详细信息 根据不同的操作模式, 您可以按如下使用加法器 : 一个 55-bit 或 38-bit 加法器 一个浮点运算单精度加法器 DSP 实现使用动态 SUB 端口的加法使用动态 SUB 端口的减法 定点运算 Yes Yes 浮点运算 No No 用于定点运算的累加器和 Chainout 加法器 Arria 10 精度可调 DSP 模块支持用于定点运算的一个 64-bit 累加器和一个 64-bit 加法器 下面信号能够动态控制累加器功能 : NEGATE LOADCONST ACCUMULATE 通过使能位于输入寄存器块与累加器之间的 64-bit 双倍累加寄存器, 累加器支持双倍累加 51

52 3 Arria 10 器件中的精度可调 DSP 模块 在两个定点算术独立 18 x 19 模式中不支持累加器和 chainout 加法器功能 表 26. 累加器功能和动态控制信号 此表列出了动态信号设置和每种功能的描述 在此表中,X 代表 "don't care" 功能说明 NEGATE LOADCONST ACCUMULATE Zeroing( 归零 ) 禁用累加器 Preload( 预加载 ) Accumulation( 累加 ) 结果始终与预加载值相加 在 64-bit 预加载值中, 只有一个比特的值能为 1 它可用作舍入 DSP 结果到 64-bit 结果的任何位置 将当前结果与之前累加结果相加 X 1 Decimation + Accumulate( 抽取 + 累加 ) 此功能将当前结果转换成二补 数, 然后与之前结果相加 1 X 1 Decimation + Chainout Adder( 抽取 +Chainout 加法器 ) 此功能获取当前结果并将其转换成二补数, 然后与之前 DSP 模块的输出相加 用于定点运算的脉动寄存器 每个精度可调 DSP 模块有两个脉动寄存器 如果精度可调 DSP 模块没有配置成定点运算脉动 FIR 模式, 那么这两个脉动寄存器都被旁路 第一组脉动寄存器包括 18-bit 和 19-bit 寄存器, 分别用于寄存顶部乘法器的 18-bit 和 19-bit 输入 第二组脉动寄存器用于延迟前一个精度可调 DSP 模块的 chainin 输入 您必须使用与输出寄存器块相同的时钟源对所有的脉动寄存器提供时钟 必须开启输出寄存器 用于定点运算的双倍累加寄存器 双倍累加寄存器是累加器反馈路径中的一个额外寄存器 使能双倍累加寄存器将导致累加器反馈路径中的一个额外时钟周期 此寄存器具有与输出寄存器块相同的 CLK,ENA 和 ACLR 设置 通过使能此寄存器能够有两个使用相同数量精度可调 DSP 模块的累加器通道 这在处理交错复杂数据 (I, Q) 时很有用 输出寄存器组 (Output Register Bank) 时钟信号的正边沿触发 74-bit 可旁路输出寄存器块, 并在上电后清零 下面的 DSP 模块信号控制 DSP 模块中的输出寄存器 : CLK[2..0] ENA[2..0] ACLR[1] 52

53 3 Arria 10 器件中的精度可调 DSP 模块 3.5 操作模式说明 这一部分描述如何配置 Arria 10 精度可调 DSP 模块来有效支持定点运算和浮点运算操作模式 : 表 27. 操作模式 定点运算 浮点运算 独立乘法器模式 乘法加法器求和模式 独立复数乘法器 与 36-Bit 输入相加的 18 x 18 乘法模式 脉动 FIR 模式 乘法模式 加法或减法模式 乘加或乘减模式 乘法累加模式 矢量一模式 矢量二模式 直接矢量点积 复数乘法 53

54 3 Arria 10 器件中的精度可调 DSP 模块 定点运算的操作模式 独立乘法器模式 在独立输入与输出乘法器模式中, 精度可调 DSP 模块执行通用乘法器的单独乘法运算操作 配置 每个模块的乘法器数量 18 ( 有符号 ) x 19 ( 有符号 ) 2 18 ( 无符号 ) x 18 ( 无符号 ) 2 27( 有符号或无符号 ) 27( 有符号或无符号 ) x 18 或者 18 x 19 独立乘法器 图 30. Arria 10 器件中每个精度可调 DSP 模块有两个 18 x 18 或者 18 x 19 独立乘法器 在此图中, 变量定义如下 : 对于 18 x 19 操作数,n = 19 和 m = 37 对于 18 x 18 操作数,n = 18 和 m = 36 data_b1[(n-1)..0] data_a1[17..0] Variable-Precision DSP Block n 18 Multiplier x m [(m-1)..0] data_b0[(n-1)..0] data_a0[17..0] n 18 Input Register Bank Pipeline Register Multiplier x Output Register Bank m [(m-1)..0] 54

55 3 Arria 10 器件中的精度可调 DSP 模块 x 27 独立乘法器 图 31. Arria 10 器件每个精度可调 DSP 模块一个 27 x 27 独立乘法器模式 在此模式中, 当与 chainout 加法器或累加器结合时,result 能够高达 64 bit Variable-Precision DSP Block Multiplier dataa_b0[26..0] dataa_a0[26..0] Input Register Bank Pipeline Register x Output Register Bank 54 Result[53..0] 独立复合乘法器 Arria 10 器件支持使用两个定点运算乘法加法器模式的 18 x 19 复合乘法器模式 图 32. 复合乘法公式示例 虚部 [(a d) + (b c)] 在第一个精度可调 DSP 模块中实现, 而实部 [(a c) - (b d)] 在第二个精度可调 DSP 模块中实现 55

56 3 Arria 10 器件中的精度可调 DSP 模块 x 19 复合乘法器 图 33. Arria 10 器件中一个具有两个精度可调 DSP 模块的 18 x 19 复合乘法器 Variable-Precision DSP Block 1 Multiplier c[18..0] b[17..0] d[18..0] Input Register Bank Pipeline Register x Multiplier Adder + Output Register Bank 38 Imaginary Part (ad+bc) a[17..0] 18 x Variable-Precision DSP Block 2 Multiplier d[18..0] 19 x Adder b[17..0] c[18..0] Input Register Bank Pipeline Register Multiplier - Output Register Bank 38 Real Part (ac-bd) a[17..0] 18 x 56

57 3 Arria 10 器件中的精度可调 DSP 模块 乘法加法器求和模式 图 34. Arria 10 器件基于一个精度可调 DSP 模块的两个 18 x 19 乘法器的和 SUB_COMPLEX dataa_y0[18..0] Variable-Precision DSP Block 19 Multiplier dataa_x0[17..0] 18 x datab_y1[18..0] 19 Input Register Bank Pipeline Register Multiplier +/- Adder Output Register Bank 38 Result[37..0] x datab_x1[17..0] 与 36-Bit 输入相加的 18 x 19 乘法运算 Arria 10 精度可调 DSP 模块支持一个与 36-bit 输入相加的 18 x 19 乘法运算 使用顶部乘法器对 18 x 19 乘法提供输入, 而底部乘法器被旁路 datab_y1[17..0] 和 datab_y1[35..18] 信号级联生成一个 36-bit 输入 图 35. Arria 10 器件中与 36-Bit 输入相加的 18 x 19 乘法模式 SUB_COMPLEX dataa_y0[17..0] Variable-Precision DSP Block 19 Multiplier dataa_x0[17..0] datab_y1[35..18] Input Register Bank Pipeline Register x +/- Output Register Bank 37 Result[37..0] datab_y1[17..0] 18 Adder 脉动 FIR 模式 FIR 滤波器的基本结构包括一系列乘法运算和其后的一个加法运算 图 36. 基本 FIR 滤波器公式 57

58 3 Arria 10 器件中的精度可调 DSP 模块 根据抽头数量和输入大小, 链接大量加法器能够导致相当大的延迟 要解决该延迟性能问题, 使用脉动形式 (systolic form) 与每个抽头中的额外延迟单元以增加延迟为代价来提高性能 图 37. 脉动 FIR 滤波器等效电路 y [ n ] w 1[ n ] w 2 [ n ] w k 1 [ n ] [ n w k ] c c 1 2 c k 1 c k x [ n ] Arria 10 精度可调 DSP 模块支持以下脉动 FIR 结构 : 18-bit 27-bit 在脉动 FIR 模式中, 乘法器的输入来自四组不同的数据源 : 两个动态输入 一个动态输入和一个系数输入 一个系数输入和一个预加器输出 一个动态输入和一个预加器输出 映射脉动模式用户视图到精度可调模块体系结构视图 下图显示了通过使用 Arria 10 精度可调 DSP 模块 (d) 重新时序化寄存器和重结构化加法器能够实现脉动 FIR 过滤器 (a) 的用户视图 如 (b) 中所示, 在 chainin,dataa_y0 和 dataa_x0 输入路径上 Register B 能够重新时序化到脉动寄存器 (c) 中显示了寄存器重新时序化的最终结果 如 (d) 中所示,chainout 加法器将通过重新结构化加法器输入和位置得到的两个乘法器结果的和与 chainin 输入相加 58

59 3 Arria 10 器件中的精度可调 DSP 模块 图 38. 映射脉动模式用户视图到精度可调模块体系结构视图 x[n] c1 x[n-2] c2 x[n-4] c3 x[n-6] c4 (a) Systolic FIR Filter User View w1[n] w2[n] Register A w3[n] Register B w4[n] Register A y[n] (b) Variable Precision Block Architecture View (Before Retiming) dataa_y0 x[n] dataa_x0 c1 datab_y1 x[n-2] datab_x1 c2 First DSP Block dataa_y0 x[n-4] dataa_x0 c3 datab_y1 x[n-6] datab_x1 c4 Second DSP Block w1[n] Multiplier w2[n] Multiplier w3[n] w4[n] Register A Chainin from Previous DSP Block Register B y[n] Adder Output Register Bank Result Chainout Adder Retiming (c) Variable Precision Block Architecture View (After Retiming) dataa_y0 x[n] dataa_x0 c1 datab_y1 x[n-2] datab_x1 c2 First DSP Block dataa_y0 x[n-4] dataa_x0 c3 datab_y1 x[n-6] Output Register C Register datab_x1 c4 Bank Result Second DSP Block w1[n] Multiplier w2[n] Multiplier Systolic Registers w4[n] Register A Chainin from Previous DSP Block Register B w3[n] y[n] Adder Output Register Bank Result Systolic Register Chainout Adder Output Register C Register Bank Result dataa_y0 x[n-4] Second DSP Block (d) Variable Precision Block Architecture View (Adder Restructured) dataa_y0 x[n] dataa_x0 c1 datab_y1 x[n-2] First DSP Block dataa_x0 c3 datab_y1 x[n-6] datab_x1 c4 datab_x1 c2 Systolic Registers w1[n] Multiplier w2[n] Multiplier w4[n] w3[n] Register A Chainin from Previous DSP Block Adder Register B y[n] Adder Output Register Bank Result Systolic Register Chainout Adder Output Register C Register Bank Result Bit 脉动 FIR 模式 在 18-bit 脉动 FIR 模式中, 加法器配置成双 44-bit 加法器, 因此当使用 18 x 19 操作模式时会产生 7 bits 成本 (overhead), 从而产生 37-bit 结果 这使得总共 16 个 18 x 19 乘法器或者 Arria 10 精度可调 DSP 模块能够级联在一起组成一个脉动 FIR 结构 图 39. Arria 10 器件的 18-Bit 脉动 FIR 模式 chainin[43..0] 44 使能时, 脉动寄存器由与输出寄存器组相同的时钟源提供时钟 Pre-Adder Multiplier Systolic Register dataa_y0[17..0] dataa_z0[17..0] dataa_x0[17..0] COEFSELA[2..0] datab_y1[17..0] datab_z1[17..0] datab_x1[17..0] Input Register Bank Pipeline Register Pre-Adder +/- Adder +/- +/- Internal Coefficient Systolic Registers x Multiplier x + Chainout adder or accumulator Output Register Bank 44 Result[43..0] COEFSELB[2..0] 3 Internal Coefficient 18-bit Systolic FIR 44 chainout[43..0] 59

60 3 Arria 10 器件中的精度可调 DSP 模块 Bit 脉动 FIR 模式 在 27-bit 脉动 FIR 模式中,chainout 加法器或累加器配置成 64-bit 操作, 当使用 27-bit 数据 (54-bit 乘积 ) 时提供 10 比特成本 (overhead) 这使得总共 11 个 27 x 27 乘法器或者 11 个 Arria 10 精度可调 DSP 模块级联在一起组成一个脉动 FIR 结构 27-bit 脉动 FIR 模式支持每个 DSP 模块一阶脉动滤波器 (one stage systolic filter) 的实现 在此模式中不需要脉动寄存器 图 40. Arria 10 器件的 27-Bit 脉动 FIR 模式 chainin[63..0] 64 Pre-Adder Multiplier dataa_y0[25..0] dataa_z0[25..0] dataa_x0[26..0] COEFSELA[2..0] Input Register Bank Pipeline Register Internal Coefficient 27 x +/- +/- Adder + Chainout adder or accumulator Output Register Bank 27-bit Systolic FIR 64 chainout[63..0] 浮点运算的操作模式 单一浮点运算功能一个浮点运算 DSP 可以执行 : 乘法模式 加法或减法模式 乘法累加模式 60