MAX 10嵌入式乘法器用户指南

Transcription

1 UG-M10DSP 订阅 反馈

2 内容 内容 1 MAX 10 嵌入式乘法器模块概述 MAX 10 嵌入式乘法器特性和体系结构 嵌入式乘法器体系结构 输入寄存器 乘法器级 (Multiplier Stage) 输出寄存器 嵌入式乘法器操作模式 Bit 乘法器 Bit 乘法器 MAX 10 嵌入式乘法器实现指南 由 IP 内核生成的文件 Verilog HDL 原型位置 VHDL 组件声明位置 MAX 10 的 LPM_MULT (Multiplier) IP 内核参考 LPM_MULT 参数设置 信号 的 ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 ALTMULT_ACCUM 参数设置 ALTMULT_ACCUM 端口 MAX 10 的 ALTMULT_ADD (Multiply-Adder) IP 内核参考 ALTMULT_ADD 参数设置 ALTMULT_ADD 端口 MAX 10 的 ALTMULT_COMPLEX (Complex Multiplier) IP 内核参考 ALTMULT_COMPLEX 参数设置 信号 A 档案 B 的附加信息 B.1 的文档修订历史

3 1 MAX 10 嵌入式乘法器模块概述 1 MAX 10 嵌入式乘法器模块概述 嵌入式乘法器可配置成一个 乘法器或者两个 9 9 乘法器 对于那些大于 的乘法运算, Quartus Prime 软件将多个嵌入式乘法器模块级联在一起 虽然没有乘法器数据位宽的限制, 但数据位宽越大, 乘法运算就会越慢 图 1. 与 LAB 相邻按列排列的嵌入式乘法器 Embedded Multiplier Column 1 LAB Row Embedded Multiplier 表 1. MAX 10 器件中的嵌入式乘法器数量 器件 嵌入式乘法器 9 x 9 乘法器 (1) 18 x 18 乘法器 (1) 10M M M M M M M (1) 这些列显示了每个器件中 9 x 9 或者 18 x 18 乘法器的数量 每个器件的存储器总数并不是所有乘法器的和 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

4 1 MAX 10 嵌入式乘法器模块概述 通过将 M9K 存储器模块用作查找表 (LUT) 可以实现软乘法器 LUT 中存储了输入数据同系数乘积的部分结果, 针对低成本 高容量的 DSP 应用, 实现了可变深度与宽度的高性能软乘法器 软乘法器的可用性增加了器件中可用乘法器的数量 表 2. MAX 10 器件中的乘法器数量 器件 嵌入式乘法器 软乘法器 (16 16) (2) 乘法器总数 (3) 10M M M M M M M 相关链接 档案 ( 第 27 页 ) 提供了之前版本的 LPM_MULT ALTMULT_ACCUM ALTMULT_ADD 和 ALTMULT_COMPLEX IP 内核的用户指南 (2) 在乘法运算和模式下实现软乘法器 通过使用 18-bit 数据位宽对 M9K 存储器模块进行配置以支持 16-bit 系数 系数的和要求 18-bit 解析度来产生上溢 (3) 乘法器总数会根据所使用的乘法器模式的不同而有所不同 4

5 2 MAX 10 嵌入式乘法器特性和体系结构 2 MAX 10 嵌入式乘法器特性和体系结构 每个嵌入式乘法器由三个单元组成 根据应用需要, 您可以在两种操作模式中的其中一种下使用嵌入式乘法器模块 2.1 嵌入式乘法器体系结构 每个嵌入乘法器都由以下单元组成 : 乘法器级 (multiplier stage) 输入和输出寄存器 输入和输出接口 图 2. 乘法器模块体系结构 signa signb aclr clock ena Data A D Q ENA CLRN D ENA Q Data Out Data B D Q ENA CLRN Input Register CLRN Output Register Embedded Multiplier Block 输入寄存器 根据乘法器的操作模式, 您可以将每个乘法器输入信号发送至下面其中一个组件 : 输入寄存器 9-bit 或 18-bit 部分中的乘法器 每个乘法器输入信号可独立于其它输入信号通过寄存器发送 例如, 您可以通过寄存器发送乘法器 Data A 信号, 并直接发送 Data B 信号到乘法器 以下控制信号可用于嵌入式乘法器中的每一个输入寄存器 : Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

6 2 MAX 10 嵌入式乘法器特性和体系结构 时钟 时钟使能 异步清零 同一个嵌入式乘法器中的所有输入与输出寄存器均由相同时钟信号 时钟使能信号以及异步清零信号驱动 乘法器级 (Multiplier Stage) 嵌入式乘法器模块的乘法器级支持 9 9 或 以及这些配置之间的其它乘法器 根据乘法器的数据宽度或者操作模式, 一个嵌入式乘法器能够同时执行一个或者两个乘法运算 乘法器的每一个操作数都是一个唯一的有符号或者无符号数 signa 和 signb 这两个信号控制乘法器的输入, 并决定值是有符号的还是无符号的 如果 signa 信号为高, 那么 Data A 操作数是一个有符号数值 如果 signa 信号为低, 那么 Data A 操作数是一个无符号数值 下表列出了不同符号类型的操作数的乘积结果对应的符号类型 如果任意一个操作数是有符号的, 那么乘法运算的结果也是有符号的 Data A Data B 结果 signa 值逻辑电平 signb 值逻辑电平 无符号低无符号低无符号 无符号低有符号高有符号 有符号高无符号低有符号 有符号高有符号高有符号 输出寄存器 通过动态改变 signa 和 signb 信号可以在运行时修改输入操作数的符号表示 您可以通过专用的输入寄存器发送 signa 和 signb 信号 不管符号表示如何, 乘法器都支持全精度 当 signa 和 signb 信号未被使用时,Quartus Prime 软件在默认情况下会设置乘法器以执行无符号乘法运算 您可以使用 18-bit 或 36-bit 部分中的输出寄存器来寄存嵌入式乘法器输出 这取决于乘法器的操作模式 下面的控制信号可用于嵌入式乘法器中的每一个输出寄存器 : 时钟 时钟使能 异步清零 同一个嵌入式乘法器中的所有输入与输出寄存器均由相同时钟信号 时钟使能信号以及异步清零信号驱动 2.2 嵌入式乘法器操作模式 据不同的应用需要, 您可以在下面其中一种操作模式下使用嵌入式乘法器模块 : 一个 18-bit x 18-bit 乘法器 最多两个 9-bit x 9-bit 独立乘法器 6

7 2 MAX 10 嵌入式乘法器特性和体系结构 Bit 乘法器 通过使用 MAX 10 器件的嵌入式乘法器, 可以实现乘法加法器和乘法累加器功能, 此功能的乘法器部分由嵌入式乘法器来实现, 而加法器或者累加器功能则在逻辑单元 (LE) 中实现 您可以配置每一个嵌入式乘法器来支持 10 bit 到 18 bit 输入宽度的 18 x 18 乘法器 下图显示了通过配置嵌入式乘法器以支持一个 18-bit 乘法器 图 Bit 乘法器模式 signa signb aclr clock ena Data A [17..0] D Q ENA CLRN D ENA Q Data Out [35..0] Data B [17..0] D ENA Q CLRN CLRN 18 x 18 Multiplier Embedded Multiplier Bit 乘法器 所有 18-bit 乘法器输入与结果均通过寄存器被分别发送 乘法器输入接受有符号整数, 无符号整数或者两者的组合 此外, 您也可以动态地改变 signa 和 signb 信号, 并通过专用输入寄存器发送这些信号 您可以配置每一个嵌入式乘法器来支持最高 9 bits 输入宽度的两个 9 9 独立乘法器 下图显示了通过配置嵌入式乘法器以支持两个 9-bit 乘法器 7

8 2 MAX 10 嵌入式乘法器特性和体系结构 图 4. 9-Bit 乘法器模式 signa signb aclr clock ena Data A 0 [8..0] D Q ENA CLRN D ENA Q Data Out 0 [17..0] Data B 0 [8..0] D ENA Q CLRN CLRN 9 x 9 Multiplier Data A 1 [8..0] D Q ENA CLRN D ENA Q Data Out 1 [17..0] Data B 1 [8..0] D ENA Q CLRN CLRN 9 x 9 Multiplier Embedded Multiplier 所有 9-bit 乘法器输入与结果均通过寄存器被分别发送 乘法器输入接受有符号整数 无符号整数或者两者的组合 每个嵌入式乘法器模块只有一个 signa 信号和一个 signb 信号用于控制模块输入数据的符号表示 如果嵌入式乘法器模块有两个 9 9 乘法器, 那么 : 这两个乘法器的 Data A 输入共享同一个 signa 信号 这两个乘法器的 Data B 输入共享同一个 signb 信号 8

9 3 MAX 10 嵌入式乘法器实现指南 3 MAX 10 嵌入式乘法器实现指南 Quartus Prime 软件包含用于创建和编译设计, 配置器件的工具 通过使用 Quartus Prime 软件可以进行器件移的准备, 设置管脚约束, 定义布局限制, 建立时序约束和定制 IP 内核 相关链接 Intel FPGA IP 内核简介提供有关所有 Intel FPGA IP 内核的一般信息, 包括参数化 生成 更新和仿真 IP 内核 创建版本独立的 IP 和 Qsys 仿真脚本创建不需要对软件进行手动更新和不需要 IP 版本升级的仿真脚本 工程管理最佳方法提供关于您的工程和 IP 文件的高效管理和可移植性指南 3.1 由 IP 内核生成的文件 下面的整数运算 IP 内核使用 MAX 10 器件嵌入式乘法器模块 : LPM_MULT ALTMULT_ACCUM (MAC) ALTMULT_ADD ALTMULT_COMPLEX Verilog HDL 原型位置 在下面的 Verilog 设计文件中 (.v) 可以查看 IP 内核的 Verilog HDL 原型 : 表 3. Verilog HDL 原型位置 整数运算宏功能目录 Verilog 设计文件 (.v) LPM_MULT ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX <Quartus Prime installation directory>\eda \synthesis <Quartus Prime installation directory>\eda \synthesis lpm.v altera_mf.v VHDL 组件声明位置 在下面的 VHDL 设计文件 (.vhd) 中可以查看 IP 内核的 VHDL 组件声明 : Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

10 3 MAX 10 嵌入式乘法器实现指南 整数算术宏功能目录 VHDL 设计文件 (.vhd) LPM_MULT < installation directory>\libraries\vhdl\lpm LPM_PACK.vhd ALTMULT_ACCUM ALTMULT_ADD ALTMULT_COMPLEX < installation directory>\libraries\vhdl \altera_mf altera_mf_components.vhd 10

11 4 MAX 10 的 LPM_MULT (Multiplier) IP 内核参考 4 MAX 10 的 LPM_MULT (Multiplier) IP 内核参考 4.1 LPM_MULT 参数设置 有三组选项 :General,General2 和 Pipeling 表 4. LPM_MULT 参数 - General 该表列出了适用于 MAX 10 器件的 IP 内核参数 Multiplier configuration dataa 输入乘以 datab 输入 dataa 输入的平方 ( 平方运算 ) 指定乘数配置 How wide should the dataa input be? How wide should the datab input be? LPM_WIDTHA 指定 dataa[] 端口的宽 度 LPM_WIDTHB 指定 datab[] 端口的宽 度 How should the width of the result output be determined? LPM_WIDTHP 自动计算宽度 将宽度限制成 [] 比特 指定如何确定结果宽度 How should the width of the result output be determined? > Restrict the width to [] bits LPM_WIDTHP How should the width of the result output be determined? > Restrict the width to [] bits = On 您可以设置结果宽度 表 5. LPM_MULT 参数 - General2 该表列出了适用于 MAX 10 器件的 IP 内核参数 Does the datab input bus have a constant value? Which type of multiplication do you want? No Yes, the value is [] LPM_REPRESENTATION 无符号 有符号 您可以指定 datab 输入总线的常量值 指定乘法操作的类型 Which multiplier implementation should be used? DEDICATED_MULTIPLIER _CIRCUITRY 使用默认实现 使用专用乘法器电路 ( 不适用于所有器件系列 ) 使用逻辑单元 指定乘法器实现 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

12 4 MAX 10 的 LPM_MULT (Multiplier) IP 内核参考 表 6. LPM_MULT 参数 - Pipeling 该表列出了适用于 MAX 10 器件的 IP 内核参数 Do you want to pipeline the function? LPM_PIPELINE No Yes, I want output latency of [] clock cycles 你可以对输出添加额外的延迟 Create an aclr port Do you want to pipeline the function? = Yes, I want output latency of [] clock cycles On 或 off 对复合乘法器指定异步清零 当 aclr 端口拉高时, Clears the function asynchronously Create a clken clock enable clock Do you want to pipeline the function? = Yes, I want output latency of [] clock cycles On 或 off 对复合乘法器的时钟端口指定高电平有效时钟使能 What type of optimization do you want? MAXIMIZE_SPEED 默认 速度 面积 您可以指定优化的类型是由 Quartus Prime, 速度还是面积来决定 4.2 信号 表 7. LPM_MULT 输入信号 信号名称需要与否说明 dataa[] Yes 数据输入 datab[] Yes 数据输入 输入信号的大小取决于 LPM_WIDTHA 参数的值 输入信号的大小取决于 LPM_WIDTHB 参数的值 clock No 流水线使用的时钟输入 ForLPM_PIPELINE values other than 0 (default), the clock signal must be enabled. clken No 流水线使用的时钟使能 当 clken 信号被置位高电平时, 开始加法器 / 减法器操作 当该 信号为低时, 没有操作 如果省略, 默认值是 1 aclr No 异步清零信号随时用于将流水线时钟信号异步复位成全 0 流水线初始化到一个未定义的 (X) 逻辑电平 输出是一致的, 但为非 0 值 sclr No 同步清零信号随时用于将流水线时钟信号同步复位成全 0 流水线初始化到一个未定义的 (X) 逻辑电平 输出是一致的, 但为非 0 值 表 8. LPM_MULT 输出信号 信号名称需要与否说明 result[] Yes 数据输出 For Stratix V, Arria V and Cyclone V, the size of the output signal depends on the LPM_WIDTHP parameter value. If LPM_WIDTHP < max (LPM_WIDTHA + LPM_WIDTHB, LPM_WIDTHS) or (LPM_WIDTHA + LPM_WIDTHS), only the LPM_WIDTHP MSBs are present. 12

13 5 的 ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 5 的 ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 5.1 ALTMULT_ACCUM 参数设置 有四组选项 :General,Extra Modes,Multipliers 和 Accumulator 表 9. ALTMULT_ACCUM 参数 - General 该表列出了适用于 MAX 10 器件的 IP 内核参数 What is the number of multipliers? NUMBER_OF_MULTIPL IERS - 1 默认情况下仅支持 1 个乘 法器 All multipliers have similar configurations How wide should the A input buses be? How wide should the B input buses be? How wide should the result output bus be? Create a 4 th input option Create an associated clock enable for each clock On 默认情况下, 所有的乘法 器都有类似的配置 WIDTH_A 指定 A 输入总线的宽度 WIDTH_B 指定 B 输入总线的宽度 WIDTH_RESULT 指定 result 输出总 线的宽度 On 或 Off 如果要创建第 4 个异步清 零输入选项, 那么开启此 选项 On 或 Off 如果要对每个时钟创建一 个关联时钟使能, 那么开 启此选项 What is the representation format for A inputs? REPRESENTATION_A 有符号 无符号 变量 指定 A 输入的表示格式 signa input controls the sign (1 signed/0 unsigned) PORT_SIGNA > What is the representation format for A inputs? = Variable 高电平 signa 输入表示有符号, 低电平 signa 输入表示无符号 注册 Signa 的 输入 > On 或 Off 如果要使能 signa 输入的寄存器, 那么开启此选项 Add an extra pipeline register > On 或 Off 如果要使能额外的流水线寄存器, 那么开启此选项 继续... Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

14 5 的 ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 Input Register > What is the source for clock SIGN_REG_A > Input Register > What is the source for SIGN_ACLR_A > Pipeline Register > clock SIGN_PIPELINE_REG_ A > Pipeline Register > SIGN_PIPELINE_ACLR _A > What is the representation format for B inputs? REPRESENTATIONS_B 有符号 无符号 变量 指定 B 输入的表示格式 signb input controls the sign (1 signed/0 unsigned) PORT_SIGNB > What is the representation format for B inputs? = Variable 高电平 signb 输入表示有符号, 低电平 signb 输入表示无符号 Register signb input > On 或 Off 如果要使能 signb 输入的寄存器, 那么开启此选项 Add an extra pipeline register > On 或 Off 如果要使能额外的流水线寄存器, 那么开启此选项 Input Register > What is the source for clock SIGN_REG_B > Input Register > What is the source for SIGN_ACLR_B > Pipeline Register > clock SIGN_PIPELINE_REG_ B > Pipeline Register > SIGN_PIPELINE_ACLR _B > 表 10. ALTMULT_ACCUM 参数 - Extra Modes Create a shiftout output from A input of the last multiplier Create a shiftout output from B input of the last multiplier On 或 Off 开启此选项来创建一个从 最后乘法器的 A 输入的移 出 (shiftout) 输出 On 或 Off 开启此选项来创建一个从 最后乘法器的 B 输入的移 出 (shiftout) 输出 继续... 14

15 5 的 ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 Add extra register(s) at the output On 默认情况下, 必须对累加 器使能输出寄存器 clock OUTPUT_REG Outputs Configuration > 对输出上的寄存器指定时钟信号 OUTPUT_ACLR Outputs Configuration > 对输出上的寄存器指定异步清零信号 Add [] extra latency to the output Outputs Configuration > 0,1,2,3,4,5,6, 7,8 或 12 指定添加到输出的额外延迟 Which multiplier-adder implementation should be used? DEDICATED_MULTIPLI ER_CIRCUITRY 使用默认实现 使用专用乘法器电路 ( 不适用于所有器件系列 ) 使用逻辑单元 指定乘法器实现 表 11. ALTMULT_ACCUM 参数 - Multipliers 该表列出了适用于 MAX 10 器件的 IP 内核参数 Register input A of the multiplier On 或 Off 开启以使能乘法器的寄存 器输入 A clock INPUT_REG_A Input Register input A of the multiplier = On Input 对 dataa[] 端口指定时钟端口 INPUT_ACLR_A Input Register input A of the multiplier = On Input 对 dataa[] 端口指定异步清零端口 Register input B of the multiplier On 或 Off 开启以使能乘法器的寄存 器输入 B clock INPUT_REG_B Input Register input B of the multiplier = On Input 指定 datab[] 端口的时钟端口 INPUT_ACLR_B Input Register input B of the multiplier = On Input 对 datab[] 端口指定异步清零端口 What is the input A of the multiplier connected to? Multiplier input 默认情况下, 乘法器的输 入 A 始终连接到该乘法器 的输入 继续... 15

16 5 的 ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 What is the input B of the multiplier connected to? Register output of the multiplier Multiplier input 默认情况下, 乘法器的输 入 B 始终连接到该乘法器 的输入 On 或 Off 开启以使能乘法器的寄存 器输出 clock MULTIPLIER_REG Output Register output of the multiplier = On Output 对乘法器后面的寄存器指定时钟信号 MULTIPLIER_ACLR Output Register output of the multiplier = On Output 指定相应乘法器后面的寄存器的异步清零信号 表 12. ALTMULT_ACCUM 参数 - Accumulator 该表列出了适用于 MAX 10 器件的 IP 内核参数 Create an accum_sload input port On 或 Off 动态指定累加器的值是否为常量 如果 accum_sload 端口为高电平, 那么乘法器输出被加载到累加器中 Register accum_sload input Accumulator > Create an accum_sload input port = On Accumulator > On 或 Off 开启以使能寄存器 accum_sload 输入 Add an extra pipeline register Accumulator > Create an accum_sload input port = On Accumulator > On 或 Off 如果要使能额外的流水线寄存器, 那么开启此选项 Input Register > What is the source for clock ACCUM_SLOAD_REG Accumulator > Create an accum_sload input port = On Accumulator > 对 accum_sload 端口指定时钟信号 Input Register > What is the source for ACCUM_SLOAD_ACLR Accumulator > Create an accum_sload input port = On Accumulator > 对 accum_sload 输入上的第一个寄存器指定异步清零源 继续... 16

17 5 的 ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 Pipeline Register > clock ACCUM_SLOAD_PIPEL INE_REG Accumulator > Create an accum_sload input port = On Accumulator > Pipeline Register > ACCUM_SLOAD_PIPEL INE_ACLR Accumulator > Create an accum_soad input port = On Accumulator > Create an overflow output port On 或 Off 累加器的 Overflow 端 口 Add [] extra latency to the multiplier output EXTRA_MULTIPLIER_L ATENCY 0,1,2,3,4,5,6, 7,8 或 12 对 DSP 模块的乘法器部分指定延迟的周期数 如果指定了 MULTIPLIER_REG 参数, 那么指定的时钟端口用于添加延迟 5.2 ALTMULT_ACCUM 端口 表 13. ALTMULT_ACCUM IP 内核输入端口 端口名称需要与否说明 accum_sload No 当与 0 连接时导致累加器反馈路径上的值变为零 (0) 或者 accum_sload_upper_data 如果累加器进行加法运算并且 accum_sload 端口是高电平, 那么乘法器输出被加载到累加器中 如果累加器进行减法运算, 那么乘法器输出的相反值 ( 负值 ) 被加载到累加器中 aclr0 No 第一个异步清零输入 aclr0 端口为高电平有效 aclr1 No 第二个异步清零输入 aclr1 端口为高电平有效 aclr2 No 第三个异步清零输入 aclr2 端口为高电平有效 aclr3 No 第四个异步清零输入 aclr3 端口为高电平有效 addnsub No 控制加法器的功能 如果 addnsub 端口为高电平时, 那么加法器执行加法运算 ; 如果 addnsub 端口为低电平, 加法器执行减法运算 clock0 No 指定第一个时钟输入, 可被 IP 内核中的任何寄存器使用 CLOCK1 No 指定第二个时钟输入, 可被 IP 内核中的任何寄存器使用 clock2 No 指定第三个时钟输入, 可被 IP 内核中的任何寄存器使用 clock3 No 指定第四个时钟输入, 可被 IP 内核中的任何寄存器使用 dataa[] Yes 乘法器的数据输入 输入端口的大小取决于 WIDTH_A 参数值 datab[] Yes 乘法器的数据输入 输入端口的大小取决于 WIDTH_B 参数值 ena0 No clock0 端口的时钟使能 ena1 No clock1 端口的时钟使能 ena2 No clock2 端口的时钟使能 继续... 17

18 5 的 ALTMULT_ACCUM (Multiply-Accumulate) IP 内核参考 端口名称需要与否说明 ena3 No clock3 端口的时钟使能 signa No 指定 dataa[] 端口的数值表示 如果 signa 端口为高电平, 那么乘法器将 dataa[] 端口当作有符号二进制补码 如果 signa 端口为低电平, 那么乘法器 将 dataa[] 端口当作无符号数 signb No 指定 datab[] 端口的数值表示 如果 signb 端口为高电平, 那么乘法器将 datab[] 端口当作有符号二进制补码 如果 signb 端口为低电平, 那么乘法器 将 datab[] 端口当作无符号数 表 14. ALTMULT_ACCUM IP 内核输出端口 端口名称需要与否说明 overflow No 累加器的上溢端口 result[] Yes 累加器输出端口 输出端口的大小取决于 WIDTH_RESULT 参数值 scanouta[] No 第一个移位寄存器的输出 输出端口的大小取决于 WIDTH_A 参数值 当通过 MegaWizard Plug-In Manager 例化 ALTMULT_ACCUM IP 内核时, MegaWizard Plug-In Manager 将 scanouta[] 端口重命名成 shiftouta 端口 scanoutb[] No 第二个移位寄存器的输出 输入端口的大小取决于 WIDTH_B 参数值 当通过 MegaWizard Plug-In Manager 例化 ALTMULT_ACCUM IP 内核时, MegaWizard Plug-In Manager 将 scanoutb[] 端口重命名成 shiftoutb 端口 18

19 6 MAX 10 的 ALTMULT_ADD (Multiply-Adder) IP 内核参考 6 MAX 10 的 ALTMULT_ADD (Multiply-Adder) IP 内核参考 6.1 ALTMULT_ADD 参数设置 有三组选项 :General,Extra Modes 和 Multipliers 表 15. ALTMULT_ADD 参数 - General 该表列出了适用于 MAX 10 器件的 IP 内核参数 What is the number of multipliers? NUMBER_OF_MULTIPL IERS 1,2,3 或 4 指定乘法器的数量, 最多 可以指定四个乘法器 All multipliers have similar configurations How wide should the A input buses be? How wide should the B input buses be? How wide should the result output bus be? Create a 4 th input option Create an associated clock enable for each clock On 或 Off 如果需要所有的乘法器有 类似的配置, 那么开启此 选项 WIDTH_A 指定 A 输入总线的宽度 WIDTH_B 指定 B 输入总线的宽度 WIDTH_RESULT 指定 result 输出总 线的宽度 On 或 Off 如果要创建第 4 个异步清 零输入选项, 那么开启此 选项 On 或 Off 如果要对每个时钟创建一 个关联时钟使能, 那么开 启此选项 What is the representation format for A inputs? REPRESENTATION_A 有符号 无符号 变量 指定 A 输入的表示格式 signa input controls the sign (1 signed/0 unsigned) PORT_SIGNA > What is the representation format for A inputs? = Variable 高电平 signa 输入表示有符号, 低电平 signa 输入表示无符号 Register signa input > On 或 Off 如果要使能 signa 输入的寄存器, 那么开启此选项 Add an extra pipeline register > On 或 Off 如果要使能额外的流水线寄存器, 那么开启此选项 继续... Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

20 6 MAX 10 的 ALTMULT_ADD (Multiply-Adder) IP 内核参考 Input Register > What is the source for clock SIGNED_REGISTER_A > Input Register > What is the source for SIGNED_ACLR_A > Pipeline Register > clock SIGNED_PIPELINE_RE GISTER_A > Pipeline Register > SIGNED_PIPELINE_AC LR_A > What is the representation format for B inputs? REPRESENTATIONS_B 有符号 无符号 变量 指定 B 输入的表示格式 signb input controls the sign (1 signed/0 unsigned) PORT_SIGNB > What is the representation format for B inputs? = Variable 高电平 signb 输入表示有符号, 低电平 signb 输入表示无符号 Register signb input > On 或 Off 如果要使能 signb 输入的寄存器, 那么开启此选项 Add an extra pipeline register > On 或 Off 如果要使能额外的流水线寄存器, 那么开启此选项 Input Register > What is the source for clock SIGNED_REGISTER_B > Input Register > What is the source for SIGNED_ACLR_B > Pipeline Register > clock SIGNED_PIPELINE_RE GISTER_B > Pipeline Register > SIGNED_PIPELINE_AC LR_B > 表 16. ALTMULT_ADD 参数 - Extra Modes 该表列出了适用于 MAX 10 器件的 IP 内核参数 Create a shiftout output from A input of the last multiplier Create a shiftout output from B input of the last multiplier On 或 Off 开启以创建一个 A 输入的 信号 On 或 Off 开启以创建一个 B 输入的 信号 继续... 20

21 6 MAX 10 的 ALTMULT_ADD (Multiply-Adder) IP 内核参考 Register output of the adder unit On 或 Off 开启以创建加法器单元的 寄存器输出 clock OUTPUT_REGISTER Outputs Register output of the adder unit = On Outputs 指定输出寄存器的时钟信号 OUTPUT_ACLR Outputs Register output of the adder unit = On Outputs What operation should be performed on outputs of the first pair of multipliers? MUTIPLIER1_DIRECTI ON General > What is the number of multipliers? = 2, 3, or 4 加 减 变量 指定第二个加法器对和进行加还是减 值是加和减 如果选择变量, 则使用 addnsub1 端口 addnsub1 input controls the operation (1 add/0 sub) Adder Operation > What operation should be performed on outputs of the first pair of multipliers? = Variable 高 addnsub1 输入表明加, 低 addnsub1 输入表明减 Register addnsub1' input Add an extra pipeline register On 或 Off 开启此选项以使能 addnsub1 输入的寄 存器 On 或 Off 如果要使能额外的流水线 寄存器, 那么开启此选 项 Input Register > What is the source for clock ADDNSUB_MULTIPLIE R_REGISTER[1] Adder Operation > Input Register > What is the source for ADDSUB_MULTIPLIER _ACLR[1] Adder Operation > Pipeline Register > clock ADDNSUB_MULTIPLIE R_PIPELINE_REGISTE R[1] Adder Operation > Pipeline Register > ADDNSUB_MULTIPLIE R_PIPELINE_ACLR[1] Adder Operation > What operation should be performed on outputs of the second pair of multipliers? MUTIPLIER3_DIRECTI ON General > What is the number of multipliers? = 4 指定第四个及后面所有奇数乘法器将其结果与和相加还是从和中减去 如果选择变量, 则使用 addnsub3 端口 继续... 21

22 6 MAX 10 的 ALTMULT_ADD (Multiply-Adder) IP 内核参考 addnsub3 input controls the sign (1 add/0 sub) - More Options Register addnsub3 input Add an extra pipeline register 高 addnsub3 输入表 明加, 低 addnsub3 输入表明减 On 或 Off 开启此选项以使能 addnsub3 输入的 寄存器 On 或 Off 若要使能额外的流水线寄 存器, 则要开启此选项 Input Register > What is the source for clock ADDNSUB_MULTIPLIE R_REGISTER[3] Adder Operation > Input Register > What is the source for ADDSUB_MULTIPLIER _ACLR[3] Adder Operation > Pipeline Register > clock ADDNSUB_MULTIPLIE R_PIPELINE_REGISTE R[3] Adder Operation > Pipeline Register > ADDNSUB_MULTIPLIE R_PIPELINE_ACLR[3] Adder Operation > Which multiplier-adder implementation should be used? DEDICATED_MULTIPLI ER_CIRCUITRY 使用默认实现 使用专用乘法器电路 ( 不适用于所有器件系列 ) 使用逻辑单元 指定乘法器加法器实现 表 17. ALTMULT_ADD 参数 - Multipliers 该表列出了适用于 MAX 10 器件的 IP 内核参数 Register input A of the multiplier On 或 Off 开启以使能乘法器的寄存 器输入 A clock INPUT_REGISTER_A[0..3] Input Register input A of the multiplier = On Input INPUT_ACLR_A[0..3] Input Register input A of the multiplier = On Input Register input B of the multiplier On 或 Off 开启以使能乘法器的寄存 器输入 B 继续... 22

23 6 MAX 10 的 ALTMULT_ADD (Multiply-Adder) IP 内核参考 clock INPUT_REGISTER_B[0..3] Input Register input B of the multiplier = On Input INPUT_ACLR_B[0..3] Input Register input B of the multiplier = On Input What is the input A of the multiplier connected to? INPUT_SOURCE_A[0.. 3] Multiplier input Shiftin input 指定乘法器的输入 A 连接到 multiplier input 还是 shiftin input What is the input B of the multiplier connected to? INPUT_SOURCE_B[0.. 3] Multiplier input Shiftin input 指定乘法器的输入 B 连接到 multiplier input 还是 shiftin input Register output of the multiplier On 或 Off 开启对乘法器的输出使能 寄存器 clock MULTIPLIER_REGISTE R[] Output Register output of the multiplier = On Output MULTIPLIER_ACLR[] Output Register output of the multiplier = On Output 6.2 ALTMULT_ADD 端口 表 18. ALTMULT_ADD IP 内核输入端口 端口名称 需要与否 说明 dataa[] Yes 乘法器的数据输入 输入端口 [NUMBER_OF_MULTIPLIERS * WIDTH_A ] 宽 datab[] Yes 乘法器的数据输入 输入端口 [NUMBER_OF_MULTIPLIERS * WIDTH_B ] 宽 clock[] No 到相应寄存器的时钟输入端口 [0..3] 此端口可被 IP 内核中的任何寄存器使用 aclr[] No 输入端口 [0..3] 到相应寄存器的异步清零输入 继续... 23

24 6 MAX 10 的 ALTMULT_ADD (Multiply-Adder) IP 内核参考 端口名称需要与否说明 ena[] No 输入端口 [0..3] 相应 clock[] 端口的时钟使能 signa No 指定 dataa[] 端口的数值表示 如果 signa 端口为高电平, 那么乘法器将 dataa[] 端口当 作有符号二进制补码 如果 signa 端口为低电平, 那么乘法器将 dataa[] 端口当作无符号 数 signb No 指定 datab[] 端口的数值表示 如果 signb 端口为高电平, 那么乘法器将 datab[] 端口当 作有符号二进制补码 如果 signb 端口为低电平, 那么乘法器将 datab[] 端口当作无符号 数 表 19. ALTMULT_ADD IP 内核输出端口 端口名称 需要与否 说明 result[] Yes 乘法器的输出端口 输出端口 [WIDTH_RESULT ] 宽 overflow No 上溢标志 如果 output_saturation 使能, 那么设置上溢标志 scanouta[] No 扫描链 A 的输出 输出端口 [WIDTH_A ] 宽 scanoutb[] No 扫描链 B 的输出 输出端口 [WIDTH_B ] 宽 24

25 7 MAX 10 的 ALTMULT_COMPLEX (Complex Multiplier) IP 内核参考 7 MAX 10 的 ALTMULT_COMPLEX (Complex Multiplier) IP 内核参考 7.1 ALTMULT_COMPLEX 参数设置 有两组选项 :General 和 Implementation Style/Pipelining 表 20. ALTMULT_COMPLEX 参数 - General 该表列出了适用于 MAX 10 器件的 IP 内核参数 How wide should the A input buses be? How wide should the B input buses be? How wide should the result output bus be? WIDTH_A 指定 A 输入总线的宽度 WIDTH_B 指定 B 输入总线的宽度 WIDTH_RESULT 指定 result 输出总 线的宽度 What is the representation format for A inputs? What is the representation format for B inputs? REPRESENTATION_A 有符号 无符号 REPRESENTATIONS_B 有符号 无符号 指定 A 输入的表示格式 指定 B 输入的表示格式 表 21. ALTMULT_COMPLEX 参数 - Implementation Style/Pipelining 该表列出了适用于 MAX 10 器件的 IP 内核参数 GUI 参数参数条件值 Description Which implementation style should be used? IMPLEMENTATION_STYLE Automatically select a style for best tradeoff for the current settings 默认情况下选择自动选择 MAX 10 器件 Quartus Prime 软件将根据所选器件系列和输入宽度来确定最佳实现 Output latency [] clock cycles Create an asynchronous Clear input Create clock enable input PIPELINE 0 14 指定输出延迟的的时钟周 期数 On 或 Off 指定复合乘法器的同步清 零 当 aclr 端口拉高 时, 异步清零功能 On 或 Off 对复合乘法器的时钟端口 指定高电平有效时钟使 能 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

26 7 MAX 10 的 ALTMULT_COMPLEX (Complex Multiplier) IP 内核参考 7.2 信号 表 22. ALTMULT_COMPLEX 输入信号 信号需要与否说明 aclr No 复合乘法器的异步清零 当置位 aclr 信号高电平, 该功能被异步清零 sclr No 复合乘法器的同步清零 当置位 sclr 信号高电平, 该功能被异步清零 clock Yes ALTMULT_COMPLEX 功能的时钟输入 dataa_imag[] Yes 复合乘法器数据 A 信号的虚数输入值 输入信号的大小取决于 WIDTH_A 参数的 值 dataa_real[] Yes 复合乘法器数据 A 信号的实数输入值 输入信号的大小取决于 WIDTH_A 参数的 值 datab_imag[] Yes 复合乘法器数据 B 信号的虚数输入值 输入信号的大小取决于 WIDTH_B 参数的 值 datab_real[] Yes 复合乘法器数据 B 信号的实数输入值 输入信号的大小取决于 WIDTH_B 参数的 值 ena No 复合乘法器时钟信号的有效高电平时钟使能 complex No 使能 普通模式与 复合模式之间动态切换的可选输入 此输入仅在 Stratix V 器件中可用 在 GUI 中, 此参数为 Dynamic Complex Mode 表 23. ALTMULT_COMPLEX 输出信号 信号需要与否说明 result_imag Yes 乘法器的虚数输出值 输出信号的大小取决于 WIDTH_RESULT 参数的值 result_real Yes 乘法器的实数输出值 输出信号的大小取决于 WIDTH_RESULT 参数的值 26

27 A 档案 A 档案 如果 IP 内核版本在下表中没有列出, 那么就使用之前 II 内核版本的用户指南 IP 内核版本 用户指南 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

28 B 的附加信息 B 的附加信息 B.1 的文档修订历史 日期版本修订内容 2017 年 2 月 重命名为 Intel 2016 年 5 月 更新了此用户指南中每个章节中的 MAX 10 添加了 存档 章节 2015 年 11 月 将 Quartus II 更改成 Quartus Prime 2014 年 9 月 首次发布 删除了 生成 IP 内核 主题, 对 Altera IP 内核简介, 创建版本独立的 IP 和 Qsys 仿真脚本和工程管理最佳方法的添加了链接 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered