FPGA的DSP应用

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璇护逄
5 years ago
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1 FPGA 的 DSP 应用高遗

2 内容安排 } DSP 的应用 } 用 FPGA 实现 DSP 的优势 } 基本的 FPGA 资源 } 内嵌 DSP48 的介绍 } 基于 System Generator 的 DSP 设计

3 DSP 的应用 } 无线通信领域, 如软件无线电 (SDR) } 视频图像处理领域, 如高清数字电视 (HDTV) } 军事和航空航天领域, 如雷达声纳

4 无线接收机

5 DSP 处理器算法要用固定的结构来实现 Cycles expended making decisions and controlling flow Program must be stored in ROM and many instructions do not directly contribute to processing Program Counter and Control Program Memory Instruction Decode I/O isters ALU Memory Cycles expended communicating with outside world or other processors ALU supports many operations but only one or a few can be used at one time All values currently not in use must be retained ALU contains a fixed set of operations and multiple operations (cycles) required to achieve desired effect

6 串行系统限制了系统性能 Sample Rate (MSamples/s) Single 300 MHz Processor Two 300 MHz Processor 30 Channel Channel Density Density or or Sample Sample Rate Rate Fixed Fixed Processor Processor Clock Clock Rate Rate = = Number Number of of operations operations per per sample sample Max Sample Rate No. of coefficients Algorithmic Complexity

7 单引擎乘加器 v 串行处理限制了数据的吞吐量时分复用的 MAC 单元高时钟频率使系统设计比较困难 v 256 抽头的 FIR 滤波器 256 乘和累加 (MAC) 操作每采样数据每 256 个时钟输出一个结果 Data In Loop Algorithm 256 times MAC unit Data Out

8 多引擎乘加器 v 并行处理使数据的吞吐量最大支持任何层次的并行最佳的性能 / 成本的折中 v 256 抽头的 FIR 滤波器 256 个乘加器 (MAC) 每采样数据每个时钟输出一个结果 v 灵活的结构分布的 DSP 资源 (LUT, registers, multipliers, & memory) Data In C0 C1 C2 C All 256 MAC operations in one clock cycle Data Out

9 FPGA 能做大运算量的处理利用并行结构来加速 FIR 滤波器 Programmable DSP - Sequential Coefficients 256 clock cycles needed Data In Data Out 1 GHz 256 clock cycles MAC Unit = 4 MSPS Data In C0 FPGA - Fully Parallel Implementation C1 C0 256 operations in 1 clock cycle C2 500 MHz 1 clock cycle C3 Data Out C255 = 500 MSPS

10 FPGA 是多通道 DSP 设计的理想器件能实现多通道并行处理或使用时分复用 20MHz Samples LPF LPF LPF LPF ch1 ch2 ch3 ch4 80MHz Samples LPF Multi Channel Filter } 很多低采样率的通道能在 FPGA 中使用较高的频率, 利用时分复用 (TDM) 的方式进行处理

11 可定制结构来满足需求 FPGAs 可在成本和性能之间进行折中 Parallel Semi-Parallel Serial Speed Optimized for? Cost

12 可通过集成来降低成本 DDC DDC A/D A/D D/A D/A MACs Control DDC DDC DUC DUC DUC DUC MACs Control DSP Procs. DUC DUC DUC DUC DDC DDC DDC DDC SDRAM AFE FPGA DSP Card Hundreds of Termination Resistors PowerPC SDRAM SSTL3 Translators Quad TRx Quad TRx ASSP FPGA Network Card SDRAM A/D A/D D/A D/A Control Control PL4 CORBA PowerPC MACs, DUCs, DDCs, Logic PowerPC PowerPC PowerPC Gbps ASSP SDRAM

13 FPGA 简介 } 所有的 ilinx FPGAs 包含了相同的基本资源 } Slices 组成可编程逻辑块 (CLBs) } 包含组合逻辑和寄存器资源 } 输入与输出 (IOBs) } FPGA 与外围电路的接口 } 可编程的内部连接 } 别的资源 } 存储器 } 乘法器 } 全局时钟缓冲器 } 边界扫描逻辑

14 FPGA 的基本结构 Programmable Interconnect I/O Blocks (IOBs) Configurable Logic Blocks (CLBs)

15 Virtex-II 的结构 Block SelectRAM resource I/O Blocks (IOBs) Embedded multipliers Programmable interconnect Configurable Logic Blocks (CLBs) Clock Management (DCMs, BUFGMUes)

16 CLBs 和 Slices } 每个 CLB 包含 4 个 slices } 本地的布线提供在同一个 CLB 内的 slices 之间的反馈, 并且提供到临近的 CLBs 布线 } 一个开关矩阵提供访问通用资源的能力 Switch Matrix COUT BUFT BUF T SHIFT Slice S1 Slice S3 Slice S2 COUT Slice S0 Local Routing CIN CIN

17 Slice 资源 LUT F RAM16 SRL16 LUT G CY MUFx CY MUF5 Arithmetic Logic } 每个 slice 包含两个 : ister ister } 四输入的查找表 } 16-bit 分布 SelectRAM } 16-bit 移位寄存器每个寄存器 : D 触发器锁存器专用逻辑 : 开关 (Muxes) 算数逻辑 MULT_AND 进位链

18 查找表 } 组合逻辑存放在查找表 (LUTs) } 也叫做函数发生器 (FGs) } 容量局限于输入而不是复杂度 } 通过 LUT 的延时是固定的 A B C D Z A B C D Combinatorial Logic Z

19 SRL16E 模块 16 SRAM 单元组成一个移位寄存器使用和 clock, 往第一个寄存器写数据就实现了右移一位因为是可预测的操作, 不需要写地址 SRL16E 很合适实现一些 DSP 功能非常有效的实现采样数据的延时高速移位和扫描采样值 D A Q15 Q D Q SRLC16E Cascadable D Q1 5 A[3:0] Q

20 内嵌的高性能 DSP Virtex-II 使用了 18x18 乘法器 B 18 REG 36 P A 18 BCIN 位于块 RAM 和 CLB 阵列之间, 这样能产生高性能的乘 - 累加操作乘法器速度的大幅提高, 使 FPGA 的 DSP 处理能力和性能大幅提高

21 DSP48E 模块 BCOUT ACOUT 包含了一个高性能的 ALU, 模式比较和一个乘法器 PCOUT B A C B REG 2-Deep A REG 2-Deep C REG D Q A:B M REG bit shift 17-bit shift Y Z 7 OpMode ALUMode 4 CarryIn 48 C or MC 48 = P REG 48 P 48 BCIN ACIN PCIN 在最低速的器件中也能达到 450 MHz 的速度

DSP48E 的功能动态可编程的 DSP 操作模式 Z Y OpMode 6 5 4 3 2 1 0 Output Zero 0 0 0 0 0 0 0/- Cin Hold P 0 0 0 0 0 1 0/- (P Cin) A:B Select 0 0 0 0 0 1 1/- (A:B Cin) Multiply 0 0 0 0 1 0 1/- (A * B Cin) C Select 0

22 DSP48E 的功能动态可编程的 DSP 操作模式 Z Y OpMode Output Zero /- Cin Hold P /- (P Cin) A:B Select /- (A:B Cin) Multiply /- (A * B Cin) C Select /- (C Cin) Feedback Add /- (C P Cin) 36-Bit Adder /- (A:B C Cin) P Cascade Select PCIN /- Cin P Cascade Feedback Add PCIN /- (P Cin) P Cascade Add PCIN /- (A:B Cin) P Cascade Multiply Add PCIN /- (A * B Cin) P Cascade Add PCIN /- (C Cin) P Cascade Feedback Add Add PCIN /- (C P Cin) P Cascade Add Add PCIN /- (A:B C Cin) Hold P P /- Cin Double Feedback Add P /- (P Cin) Feedback Add P /- (A:B Cin) Multiply-Accumulate P /- (A * B Cin) Feedback Add P /- (C Cin) Double Feedback Add P /- (C P Cin) Feedback Add Add P /- (A:B C Cin) C Select C /- Cin Feedback Add C /- (P Cin) 36-Bit Adder C /- (A:B Cin) Multiply-Add C /- (A * B Cin) Double C /- (C Cin) Double Add Feedback Add C /- (C P Cin) Double Add C /- (A:B C Cin) v v v v v 允许 DSP 的时分复用超过 40 种的模式每一个模块都能独立控制在一个时钟周期内改变操作控制功能可由逻辑, 存储器或处理器来产生

23 tremedsp 块的优势如果不使用 tremedsp, 并行的加法树要消耗逻辑资源 Parallel Adder Tree Implementation Data In C0 C1 C0 C2 C3 Consumes Logic to Implement Adders C4 C5 C0 C6 C7 C30 C31 Variable Latency } 32 抽头的滤波器实现将要消耗 1,461 个逻辑资源 Data Out Fabric and Routing May Reduce Performance

24 tremedsp 块的优势使用 tremedsp 块, 并行的加法树将不消耗逻辑资源 Parallel Adder Cascade Implementation Data In C0 C1 C2 C3 C4 C5 C6 C7 C30 C31 Data Out 32 抽头的滤波器完全用 tremedsp 块来实现

25 System Generator 的 DSP 设计平台 ISIM

26 System Generator 概述 v v v FPGA 的工业标准的系统级的设计环境 (IDE) 集成的设计流程从 Simulink 软件到 BIT 文件整合了现存的技术 MATLAB, Simulink HDL 的综合 IP 核的库 FPGA 实现工具 Simulink 的算数, 逻辑操作及 DSP 函数 (ilinx blockset) 库满足 FPGA 实现所需的精度和时序要求算法提取任意精度的定点, 包括量化和溢出能进行双精度浮点和定点的仿真

27 System Generator 概述 } 能生成 VHDL 和 Verilog 的代码 } 硬件的展开和映射 } 可综合的 VHDL 和 Verilog 代码, 并保留模块的层次结构 } VHDL/Verilog 的混合语言支持 } 自动启动 CORE Generator 软件来使用 IP 核 } ISE 的项目生成可简化设计流程 } HDL 的测试文件和测试向量的生成 } 约束文件 (CF), 仿真 DO 文件的生成 } HDL 的协同仿真 } 通过硬件协同仿真能极大的提高验证的速度 ( 可通过并口电缆,USB 下载线及网口线与硬件相连 )

28 基于图形模块的设计环境

29 基于图形模型设计的优势

30 MATLAB } MathWorks MATLAB 提供了一个系统级别的快速的算法解决方案 } 大量的数学公式库,DSP 库和通讯库等等 } 直观 : 各种图形化的方式来显示整个系统或设计的输出

31 Simulink 直观的数据流工具 } MathWorks Simulink 提供了图形化的设计环境来设计可执行的动态系统 } 完全集成了 MATLAB 的引擎 } 图形化的编辑器 } 事件驱动的仿真器 } 模块之间是并行的 } 大量的参数可变的函数库 } Simulink 模块集 : 数学, 显示和数据源 } DSP 模块集 : 滤波器等 } 通讯模块集 : 调制等

32 SysGen 的设计流程 v v 使用 Simulink 来设计可执行的设计规范 (SPEC) 使用 System generator 来细化硬件算法验证硬件算法和可执行的设计规范 (SPEC) 的差别

33 SysGen 的设计流程 Develop Executable Spec in Simulink ilinx DSP Blockset System Generator Develop System Generator representation ilinx CoreGen Automatic RTL generation Testbench Generation RTL ilinx Implementation Flow Bitstream RTL Verification with ModelSim Download to FPGA

34 SysGen 的集成

35 FIR 滤波器的生成 v v FIR 编译器能快速生成性能优化的 FIR 滤波器自动实现 DSP48 的模块以便在 V5 的芯片中达到 550MHz 的运算性能支持多采样率, 过采样, 多信道和系数优化等 MathWorks 的 FDA 工具提供了图形化的设计界面和系数生成

36 嵌入式处理器设计 v DSP 系统能被快速地集成到嵌入式处理器设计中集成到 ilinx Platform Studio 通过一个共享的存储器来简化接口

37 硬件协同仿真 v v 自动化的硬件协同仿真 1000 倍以上的仿真性能的提高能在超过 20 块的验证板上运行

38 Q&A 38

39 39

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j_xilinx-training-courses_2012.pdf Xilinx Training Catalog ... 2... 3-7 FPGA ISE... 8 FPGA... 9 FPGA... 10 FPGA... 11 Spartan-6... 12 Virtex-6... 13 7 FPGA... 14 PlanAhead... 15 PlanAhead... 16 ChipScope Pro... 17... 18... 19... 20 LogiCORE