Achieving One TeraFLOPS with 28-nm FPGAs

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1 28nm FPGA TeraFLOPS WP DSP 101 Innovation Drive San Jose, CA Altera ALTERA ARRIA CYCLONE HARDCOPY MAX MEGACORE NIOS QUARTUS STRATIX Altera Altera Altera Altera Altera Altera Altera Altera

2 2 FPGA X X 6.4X X 1.4X EP3SE110 EP4SGX230 EP5SGSD8 18x18 Multipliers SinglePrecision FloatingPoint Multipliers DoublePrecision FloatingPoint Multipliers FPGA 28nm FPGA TeraFLOPS Altera

3 FPGA 3 +/ Mantissa1 Mantissa2 Exponent1 Exponent2 +/ +/ Slightly largerwider operands Denormalize Normalize True floatingpoint mantissa (not just ) +/ +/ Remove Normalization Mantissa Exponent Do not apply special or error conditions here Altera 28nm FPGA TeraFLOPS

4 4 / 8x8 32x32 64x64 128x128 E SD F E HD F z n + 1 = z n + c e (c) x single (c) Square 2 double (c) + c mag Mag double 4 C1 a a>=b b CmpGE boolean 1 single (c) x single (c) Square double (c) 2 point + 3 nz 20 Maxlter a a>=b b CmpGE1 boolean l Finished boolean 4 exit 1 qpoint 3 count + int qcount Maxlter1 Coord2 28nm FPGA TeraFLOPS Altera

5 5 Math.h SIN POW(x,y) COS LDEXP TAN FLOOR ASIN CEIL ACOS F ATAN SQRT EXP DIVIDE LOG 1/SQRT LOG10 LU QR Altera 28nm FPGA TeraFLOPS

6 6 1TeraFLOPS 1TeraFLOPS +/ Mantissa1 Mantissa2 Exponent1 Exponent / +/ Slightly largerwider operands 64 Accum Denormalize True floatingpoint mantissa (not just ) +/ Normalize +/ Remove Normalization Mantissa Exponent Do not apply special or error conditions here 18x18, 27x27, 36x36 seamless tradeoff Greatly increased multiplier density High fmax with logic and routing reductions FPGA 703K (LE) 282K (ALM) 574K (ALUT) 1128K 4096 ( 18x18 ) 2048 ( 27x27 ) 55Mb RAM ( 20k ) 28nm FPGA TeraFLOPS Altera

7 GFLOP 7 ( f MAX ALMs DSP M9K M144K MemBits ) GFLOPS 8x8 8x8 8 3, , x16 16x16 8 3, , x32 32x , , , x64 64x , ,382, , ALUT 13.4K 21.6K 16.4K 28.9K GFLOP Altera 28nm FPGA TeraFLOPS

8 8 IP IP 13.4K ALUT = 127 = 49 GFLOPS 574 / 13.4 = GFLOPS = 2107 GFLOPS 16.4K = 127 = 49 GLOPS 1128 / 16.4 = GFLOPS = 3381 GFLOPS 64 (27x27) 2048 / 64 = GFLOPS = 1568 GFLOPS = 100% = 75% = 46% 28nm FPGA TeraFLOPS Altera

9 IP Altera 28nm FPGA TeraFLOPS

10 10 Stratix IV EP4SGX , , ALUT 308, , Reg 294, , M9K 1,280 1, M144K DSP , f MAX MHz µs ( µs) Stratix IV EP4SGX , , ALUT 224, , Reg 210, , M9K 1,280 1, M144K DSP , f MAX 300+ MHz 3.4 µs ( 0.24 µs) 28nm FPGA TeraFLOPS Altera

11 11 1. Altera IEEE 3. Suleyman S. Demirsoy and Martin Langhammer, Fused Datapath Floating Point Implementation of Cholesky Decomposition, Proceedings of the ACM/SIGDA International Symposium on Field Programmable Gate Arrays, February 22 24, 2009: Michael Parker DSP IP Altera Altera 28nm FPGA TeraFLOPS

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