Intel® Stratix® Avalon® -MM硬IP PCIe* 设计实例用户指南

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昱背泽屈
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1 Intel Stratix 10 Avalon -MM 硬 IP PCIe* 设计实例用户指南针对 Intel Quartus Prime 设计套件的更新 :17.1 订阅反馈官网最新文档 :PDF HTML

2 内容内容 1. 快速入门指南设计组件目录结构生成设计实例仿真设计实例编译设计实例并为器件编程安装 Linux Kernel Driver 运行设计实例应用程序设计实例说明简易 DMA 设计实例的功能性说明串行数据信号 A. Intel Stratix 10 Avalon -MM 硬 IP PCIe 设计实例用户指南修订历史 A.1. Intel Stratix 10 Avalon -MM 硬 IP PCIe 设计实例用户指南修订历史

3 1. 快速入门指南使用 Intel Quartus Prime Pro Edition, 您可生成一个关于 Avalon -MM Intel Stratix 10 硬 IP PCI Express* IP 核的简易 DMA 设计实例所生成的设计反映您的指定参数并自动生成在 Intel Quartus Prime Pro Edition 软件中进行仿真和编译的必要文件可将已编译设计下载到 Intel Stratix 10-GX 开发板如要下载到定制硬件, 请通过正确的管脚更新 Intel Quartus Prime 设置文件 (.qsf) 图 1. 设计实例开发步骤 Compilation (Simulator) Functional Simulation Design Example Generation Compilation (Quartus Prime) Hardware Testing 1.1. 设计组件图 2. 采用简易 DMA 的 PCIe* 设计实例框图 Simple DMA Design Example On-Chip Memory On-Chip Memory PCIe* DMA Controller Stratix 10 Avalon-MM Hard IP for PCIe* IP Core PCIe* Link Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

4 1.2. 目录结构图 3. 已生成设计实例的目录结构 pcie_s10_hip_0_example_design pcie_example_design <top-level design files> <design component version 1> sim synth pcie_example_design_tb ip pcie_example_design_tb sim DUT_pcie_tb_ip <simulator> <component version> pcie_example_design_tb <simulator> <simulation script> software kernel linux Makefile README user example intel_fpga_pcie_link_test.cpp intel_fpga_pcie_link_test.hpp ip Makefile pcie_example_design <design components>.ip <design component 1> internal component sim synth pcie_example_design.qpf pcie_example_design.qsf pcie_example_design.tcl pcie_example_design.qsys pcie_example_design.sof pcie_example_design_script.sh pcie_example_design_s10_revd_devkit_qsf.tcl 4

5 1.3. 生成设计实例请按照如下步骤生成您的设计 : 图 4. 过程打开参数编辑器指定 IP 系列并选择器件选择设计参数指定设计实例启动设计生成 1. 在 Intel Quartus Prime Pro Edition 软件中, 创建一个新工程 (File > New Project Wizard) 2. 指定 Directory,Name 和 Top-Level Entity 3. 对于 Project Type, 选择默认值 Empty project 点击 Next 4. 而 Add Files 就点击 Next 5. 对于 Family 下的 Family,Device & Board Settings, 请为您的设计选择 Intel Stratix 10 和 Target Device 6. 点击 Finish 7. 在 IP Catalog 中添加 Intel Stratix 10 -MM Hard IP for PCI Express 点击 Create 8. 在 New IP Variant 对话框中, 为您的 IP 指定一个名称 9. IP Settings 选项卡中, 为您的 IP 类型指定参数 10. Example Designs 选项卡中, 作如下选择 : a. 为 Available Example Designs, 选择 Simple DMA 注意 : Simple DMA 设计实例, 仅在您使能 Avalon -MM Settings 选项卡中的 Enable high performance bursting Avalon -MM Slave interface (HPTXS) 时可用 (DMA 设计实例, 仅当您开启 Avalon -MM Settings 选项上的 Enable Avalon -MM DMA 时可用 ) b. 对于 Example Design Files, 请打开 Simulation 和 Synthesis 选项 c. 如果您已选择 x16 配置, 请为 Select simulation Root Ccomplex BFM 选择适当的 BFM: Intel FPGA BFM: 适用于高达 Gen3 x8 的配置该总线功能性模型 (BFM) 支持低至 x8 下行训练的 x16 配置 Third-party BFM: 如果您需要通过第三方 BFM 仿真全部 16 个 lane 的 x16 配置请参阅 AN-811: 使用 Avery BFM 的 Intel Stratix 10 器件 PCI Express Gen3x16 仿真获得更多关于通过 Avery BFM 进行仿真的信息. d. 对于 Generated HDL Format, 当前版本中仅支持 Verilog e. 为 Target Development Kit 选择适当的管脚注意 : 如果您选择 None, 则所生成的设计实例将以指定器件为目标如果您计划在硬件中测试设计, 请在.qsf 文件中进行正确的管脚分配 5

11. 选择 Generate Example Design 以创建一个可仿真并下载到硬件的设计实例如果选择了某种 Intel Stratix 10 开发板, 但该板上的器件与早前在 Intel Quartus Prime 工程中的所选不同, 则该板上的器件会将早前选择的器件覆盖当提示要求您指定设计实例的目录时, 请选择默认目录,

6 11. 选择 Generate Example Design 以创建一个可仿真并下载到硬件的设计实例如果选择了某种 Intel Stratix 10 开发板, 但该板上的器件与早前在 Intel Quartus Prime 工程中的所选不同, 则该板上的器件会将早前选择的器件覆盖当提示要求您指定设计实例的目录时, 请选择默认目录, <example_design>/pcie_s10_hip_ast_0_example_design 启动设计生成 12. 点击 Finish 出现提示时保存您的.ip 文件 13. 出现 Recent changes have not been generated. Generate now? 提示, 创建仿真和综合设计实例的文件点击 No 仿真已生成的测试台设计实例可将完整设计实例的.sof 文件下载到电路板进行硬件验证 14. 关闭您的工程相关链接 1.4. 仿真设计实例 AN-811: 使用 Avery BFM 的 Intel Stratix 10 器件 PCI Express Gen3x16 仿真图 5. 过程更换到测试台目录运行 <Simulation Script> 分析结果 1. 更换成测试台目录,pcie_example_design_tb 2. 运行所选仿真程序的仿真脚本请参阅以下表格 3. 分析结果 6

7 表 1. 运行仿真的步骤仿真程序工作目录指令 ModelSim* VCS* NCSim* <example_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/mentor/ <example_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/ synopsys/vcs <example_design>/ pcie_example_design_tb/ pcie_example_design_tb/sim/cadence 1. do msim_setup.tcl 2. ld_debug 3. run -all 4. 仿真成功结束并出现如下消息 : Simulation stopped due to successful completion! 1. sh vcs_setup.sh USER_DEFINED_SIM_OPTIONS="" 2. 仿真成功结束并出现如下消息 : Simulation stopped due to successful completion! 1. sh ncsim_setup.sh USER_DEFINED_SIM_OPTIONS="" USER_DEFINED_ELAB_OPTIONS ="- timescale\ 1ns/1ps" 2. 仿真成功结束并出现如下消息 : Simulation stopped due to successful completion! 简易 DMA 测试台完成如下任务 : 1. 使用 DUT Endpoint Avalon -MM RX 主接口写入 Endpoint 存储器 2. 使用 DUT Endpoint Avalon -MM RX 主接口从 Endpoint 存储器读取 3. 使用 shmem_chk_ok 任务验证数据 4. 写 Endpoint DMA 控制器, 并指示 DMA 控制器向主机存储器中的 PCIe* 地址空间发布一个 MemRd 请求 5. 写 Endpoint DMA 控制器, 并指示 DMA 控制器向主机存储器中的 PCIe 地址空间发布一个 MemWr 请求此 MemWr 使用来自早前 MemRd 的数据 6. 使用 shmem_chk_ok 任务验证数据如果无错误发生, 则仿真报告为, Simulation stopped due to successful completion" 7

8 图 6. 成功仿真测试台的部分脚本 1.5. 编译设计实例并为器件编程 1. 浏览 <project_dir>/pcie_s10_hip_ast_0_example_design/ 并打开 pcie_example_design.qpf 2. 打开 Processing 菜单, 选择 Start Compilation 3. 成功编译您的设计后, 使用 Programmer 编程目标器件 1.6. 安装 Linux Kernel Driver 在硬件中测试设计实例之前, 必须先安装 Linux kernel driver 可使用此驱动程序执行如下任务 : 一个执行 100 次写和读的 PCIe 链路测试存储器空间 DWORD (1) 读和写配置空间 DWORD 读和写此外, 可使用此驱动程序更改以下参数值 : BAR 指定总线, 功能和必要器件的器件 (BDF) 编号完成以下步骤安装内核驱动程序 : (1) 本用户指南中, 术语 DWORD 和 QWORD 与 PCI Express 基本规范中的含义相同一个字为 16 位, 一个 DWORD 为 32 位, 以及一个 QWORD 为 64 位 8

9 1. 浏览设计生成目录下的./software/kernel/Linux 2. 更改 install, load 和 unload 文件权限 : $ chmod 777 install load unload 3. 安装程序 : $ sudo./install 4. 验证驱动程序安装 : $ lsmod grep intel_fpga_pcie_drv 预期结果 : intel_fpga_pcie_drv 验证 Linux 是否识别 PCIe 设计实例 : $ lspci -d 1172:000 -v grep intel_fpga_pcie_drv 注意 : 如果您已更换了 Vendor ID, 请在此命令中将 Intel 的 Vendor ID 更换成新的 Vendor ID 预期结果 : 1.7. 运行设计实例应用程序当前使用的 Kernel driver:intel_fpga_pcie_drv 1. 浏览设计实例目录下的./software/user/example 2. 编译设计实例应用程序 : $ make 3. 运行测试 : $./intel_fpga_pcie_link_test 手动或自动模式下均可运行 Intel FPGA IP PCIe 链路测试自动模式下, 应用程序自动选择器件通过与 Vendor ID 的匹配, 该测试选择具有最低 BDF 的 Intel Stratix 10 PCIe 器件该测试也选择最低可用 BAR 手动模式下, 该测试会询问您关于总线, 器件和功能数以及 BAR 的信息对于 Intel Stratix 10-GX 开发套件, 要确认 BDF, 可通过键入以下命令 : $ lspci -d 以下是自动和手动模式的脚本样本 : Intel FPGA PCIe Link Test - Automatic Mode Version 1.0 0: Automatically select a device 1: Manually select a device *************************************************** >0 Opened a handle to BAR 0 of a device with BDF 0x100 *************************************************** 0: Link test writes and reads 1: Write memory space 2: Read memory space 3. Write configuration space 4. Read configuration space 5. Change BAR 9

10 6. Change device 7. Enable SR-IOV 8. Quit program *************************************************** > 0 Doing 100 writes and 100 reads.. Number of write errors: 0 Number of read errors: 0 Number of DWORD mismatches: 0 Intel FPGA PCIe Link Test - Manual Mode Version 1.0 0: Automatically select a device 1: Manually select a device *************************************************** > 1 Enter bus number: > 1 Enter device number: > 0 Enter function number: > 0 BDF is 0x100 Enter BAR number (-1 for none): > 4 Opened a handle to BAR 4 of a device with BDF 0x100 相关链接 PCIe Link Inspector 概述使用 PCIe Link Inspector 监控 Physical,Data Link 和 Transaction Layer 的链路 10

11 2. 设计实例说明 2.1. 简易 DMA 设计实例的功能性说明简易 DMA 设计实例仿真测试台包含以下组件 : DUT: Intel Stratix 10 硬 IP PCI Express Endpoint 以及开启的 Enable high performance bursting Avalon -MM slave interface (HPTXS) 参数 PCIE_DMA_CONTROLLER_256: 一个接收 DUT rxm_bar2 端口控制信号的 DMA 控制器借助 Avalon -MM write_master 接口驱动 DUT 高性能 Avalon -MM 从接口 (hptxs) MEM1: 一个连接 DUT RXM_bar0 的片上 RAM, 一个 Avalon -MM 主接口 MEM2: 一个连接 PCIE_DMA_CONTROLLER_256 Avalon -MM 读和写主接口的片上 RAM 一个测试台, 用于配置 Root Port 和 Endpoint, 写入 Endpoint 存储器并编程简单 DMA 控制器查看预期结果的测试台监测器图 7. 简易 DMA 设计实例串行数据信号此差分串行接口是 Root Port 和 Endpoint 间的物理链路 PCIe IP 核支持或 16 个通道每个通道包含一个 TX 和一个 RX 差分对数据呈条状分布于所有可用通道 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

12 2. 设计实例说明表 2. 1-Bit 接口信号下列表格中 <n> 表示通道数量信号方向说明 tx_out[<n>-1:0] Output 发送输出这些信号是通道 <n>-1 0 的串行输出 rx_in[<n>-1:0] Input 接收输入这些信号是通道 <n>-1 0 的串行输入请参阅 Pin-out Files for Intel Devices 获取.pdf,.txt 和.xls 格式的 Intel 全套器件 pin-out 列表收发器 channel 6 个为一组对于 GX 器件, 左边最低的 6 个 channel 标记为 GXB_L0, 下一组为 GXB_L1, 以此类推器件右边的 channel 被标记为 GXB_R0,GXB_R1, 以此类推按照 Pin-out Files for Intel Devices 中所指定, 务必将器件左边的硬 IP PCI Express 连接到器件左边正确的 channel 上相关链接 Intel 器件的 Pin-out 文件 Link Inspector 硬件使用 PCIe Link Inspector 监视 Physical,Data Link 和 Transaction Layer 的链路 12

13 A. Intel Stratix 10 Avalon -MM 硬 IP PCIe 设计实例用户指南修订历史 A.1. Intel Stratix 10 Avalon -MM 硬 IP PCIe 设计实例用户指南修订历史日期软件版本修订内容 2017 年 11 月 17.1 修订如下内容 : 添加了编译支持修订了设计实例以演示简易 DMA 设计添加了 Linux 驱动程序用于硬件实例添加了关于对 NCSim 的仿真支持修订了 Generating the Design 话题为 PCIe 创建单个.ip 以取代一套完整的系统设计由此.ip 生成测试台并创建一个设计实例为介绍使用 PCIe Link Inspector 的信息添加了网页链接 2017 年 5 月 QuartusPrime Pro v17.1 Stratix 10 ES Editions 首次发布 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 Registered

Quartus Prime 软件下载和安装快速入门指南 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Intel FPGA, Arria, Cyclone, Enpirion, MAX, Megacore, N

Quartus Prime 软件下载和安装快速入门指南 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Intel FPGA, Arria, Cyclone, Enpirion, MAX, Megacore, N 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Intel FPGA, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logos are trademarks of Intel Corporation in