Intel® Cyclone® 10 GX内核架构和通用I/O手册

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1 Intel Cyclone 10 GX 内核架构和通用 I/O 手册 订阅 官网最新文档 :PDF HTML

2 内容 内容 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 LAB MLAB 本地和直链 (Direct Link) 互联 共享算术链和进位链互联 LAB 控制信号 ALM 资源 ALM 输出 ALM 操作模式 正常模式 扩展 LUT 模式 算术模式 共享算术模式 LAB 功耗管理技术 Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块的修订历史 Intel Cyclone 10 GX 器件中的嵌入式存储器模块 嵌入式存储器类型 Intel Cyclone 10 GX 器件中的嵌入式存储器性能 Intel Cyclone 10 GX 器件的嵌入式存储器设计指南 考虑存储器模块选择 指南 : 实现外部冲突消解 指南 : 定制 Read-During-Write 行为 指南 : 考虑上电状态和存储器初始化 指南 : 控制时钟来降低功耗 嵌入式存储器特性 嵌入式存储器模式 单端口模式的嵌入式存储器配置 双端口模式的嵌入式存储器配置 嵌入式存储器时钟模式 每种存储器模式的时钟模式 时钟模式中的异步清零 同步读 / 写中的输出读数据 时钟模式的独立时钟使能 嵌入式存储器模块中的奇偶校验位 嵌入式存储器模块中的字节使能 存储器模块中的字节使能控制 数据字节输出 RAM 模块操作 存储器模块 Packed 模式支持 存储器模块地址时钟使能支持 存储器模块异步清零 存储器模块纠错码支持 纠错码真值表

3 内容 Intel Cyclone 10 GX 器件中的嵌入式存储器模块修订历史 Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 Intel Cyclone 10 GX 器件中支持的操作模式 特性 资源 设计考量 操作模式 用于定点运算的内部系数和预加器 用于定点运算的累加器 Chainout 加法器 模块体系结构 输入寄存器组 (Input Register Bank) 流水线寄存器 定点运算的预加器 定点运算的内部系数 乘法器 加法器 用于定点运算的累加器和 Chainout 加法器 用于定点运算的脉动寄存器 用于定点运算的双倍累加寄存器 输出寄存器组 (Output Register Bank) 操作模式说明 定点运算的操作模式 浮点运算的操作模式 Intel Cyclone 10 GX 器件中的精度可调 DSP 模块修订历史 Intel Cyclone 10 GX 器件中的时钟网络和 PLL 时钟网络 Intel Cyclone 10 GX 器件中的时钟资源 层次结构时钟网络 时钟网络类型 时钟网络源 时钟控制模块 时钟断电 时钟使能信号 Intel Cyclone 10 GX PLLs PLL 使用 PLL 体系结构 PLL 控制信号 时钟模式 时钟倍频与分频 可编程相移 可编程占空比 PLL 级联 (PLL Cascading) 参考时钟源 时钟切换 PLL 重配置和动态相移

4 内容 4.3. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 修订历史 Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 器件中的 I/O 和差分 I/O 缓冲 Intel Cyclone 10 GX 器件中的 I/O 标准和电平 Intel Cyclone 10 GX 器件中支持的 I/O 标准 Intel Cyclone 10 GX 器件中的 I/O 标准电平 Intel Cyclone 10 GX 器件中的 MultiVolt I/O 接口 Intel Cyclone 10 GX 器件的 Intel FPGA I/O IP 内核 Intel Cyclone 10 GX 器件的 I/O 资源 Intel Cyclone 10 GX 器件的 GPIO Bank SERDES 和 DPA 位置 Intel Cyclone 10 GX 封装的 FPGA I/O 资源 Intel Cyclone 10 GX 器件的 I/O Bank 组 Intel Cyclone 10 GX 器件的 I/O 纵向移植 Intel Cyclone 10 GX 器件的体系结构和 I/O 的一般功能 Intel Cyclone 10 GX 器件的 I/O 单元结构 Intel Cyclone 10 GX 器件的 I/O 管脚特性 Intel Cyclone 10 GX 器件中可编程 IOE 功能 Intel Cyclone 10 GX 器件的片上 I/O 匹配 Intel Cyclone 10 GX 器件的外部 I/O 匹配 Intel Cyclone 10 GX 器件的高速源同步 SERDES 和 DPA SERDES 电路 Intel Cyclone 10 GX 器件中支持的 SERDES I/O 标准 Intel Cyclone 10 GX 器件的差分发送器 Intel Cyclone 10 GX 器件中的差分接收器 Intel Cyclone 10 GX 器件的 PLL 和时钟 Intel Cyclone 10 GX 器件的时序和优化 在 Intel Cyclone 10 GX 器件中使用 I/O 和高速 I/O Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 通用指南 混合电压参考和非电压参考 I/O 标准 指南 : 上电顺序期间不可驱动 I/O 管脚 指南 : 最大化 DC 电流限制 指南 :LVDS SERDES IP Core 实例化 指南 :Soft-CDR 模式的 LVDS SERDES 管脚对 指南 : Intel Cyclone 10 GX GPIO 性能的最小化高抖动的影响 指南 : 外部存储器接口 I/O Bank 2A 的使用 Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 的修订历史 Intel Cyclone 10 GX 器件的外部存储器接口 Intel Cyclone 10 GX 外部存储器接口关键功能特性的解决方案 Intel Cyclone 10 GX 器件支持的存储器标准 Intel Cyclone 10 GX 器件中的外部存储器接口宽度 Intel Cyclone 10 GX 器件中的外部存储器接口 I/O 管脚 指南 : 外部存储器接口 I/O Bank 2A 的使用 Intel Cyclone 10 GX 器件封装中支持的存储器接口 Intel Cyclone 10 GX 封装支持 针对包含 ECC 的 DDR3/DDR3L x40 或不包含 ECC 的 LPDDR3 x

5 内容 Intel Cyclone 10 GX 封装支持 针对包含 ECC Single 和 Dual-Rank 的 DDR3/ DDR3L Intel Cyclone 10 GX 器件中的外部存储器接口 IP 支持 Ping Pong PHY IP Intel Cyclone 10 GX 器件的外部存储器接口体系结构 I/O Bank I/O AUX Intel Cyclone 10 GX 器件中的外部存储器接口修订历史 Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 增强的配置和通过协议配置 (Configuration via Protocol) 配置方案 主动串行配置 被动串行配置 快速被动并行配置 JTAG 配置 配置详细信息 MSEL 管脚设置 CLKUSR 配置序列 配置时序波形 估算配置时间 器件配置管脚 配置数据压缩 使用主动串行方案升级远程系统 配置映像 远程更新模式中的配置序列 远程系统更新电路 使能远程系统更新电路 远程系统更新寄存器 远程系统更新状态机 用户看门狗定时器 (User Watchdog Timer) 设计安全 安全密钥类型 安全模式 Intel Cyclone 10 GX Qcrypt 安全工具 设计安全实现步骤 Intel Cyclone 10 GX 器件中的配置 设计安全和远程系统更新修订历史 Intel Cyclone 10 GX 器件的 SEU 缓解 单粒子翻转缓解 配置 RAM 嵌入式存储器 故障率 Intel Cyclone 10 GXSEU 缓解技术 缓解配置 RAM 中的 SEU 效应 缓解嵌入式用户 RAM 中的 SEU 效应 三模冗余 Quartus Prime Pro Edition 软件 SEU FIT 报告

6 内容 8.3. CRAM 错误检测设置参考 规范 错误检测频率 错误检测时间 EMR 更新间隔 (Update Interval) 错误纠正时间 Intel Cyclone 10 GX 器件中 SEU 缓解修订历史 Intel Cyclone 10 GX 器件中的 JTAG 边界扫描测试 BST 操作控制 IDCODE Supported JTAG Instruction JTAG 安全模式 JTAG 专用指令 JTAG 操作的 I/O 电压 执行 BST 使能和禁用 IEEE Std BST 电路 IEEE Std 边界扫描测试指南 IEEE Std 边界扫描寄存器 an Intel Cyclone 10 GX 器件 I/O 管脚的边界扫描单元 IEEE Std 边界扫描寄存器 Intel Cyclone 10 GX 器件中的 JTAG 边界扫描测试修订历史 Intel Cyclone 10 GX 器件中的电源管理 功耗 动态功耗方程 可编程电源技术 电源传感线 (Power Sense Line) 电压传感器 外部模拟信号的输入信号范围 在 Intel Cyclone 10 GX 器件中使用电压传感器 温度传感二级管 内部温度传感二级管 外部温度传感二级管 上电复位电路 POR 电路监控和未监控电源 Intel Cyclone 10 GX 器件的上电排序考量 Intel Cyclone 10 GX 器件的上电顺序要求 Intel Cyclone 10 GX 器件的掉电序列建议和要求 电源设计 Intel Cyclone 10 GX 器件中的电源管理修订历史

7 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 1.1. LAB 逻辑阵列模块 (LAB) 由称作自适应逻辑模块 (ALM) 的基本构造模块组成, 通过配置这些模块, 能够实现逻辑功能 算术功能以及寄存器功能 您可以将 Intel Cyclone 10 GX 器件中 1/4 的 LAB 用作存储器逻辑阵列模块 (MLAB) Quartus Prime Pro Edition 软件和所支持的第三方综合工具, 与参数化功能 ( 例如参数化模块库 (LPM)) 一起, 自动为常用功能 ( 例如 : 计数器 加法器 减法器和算术功能 ) 选择合适的模式 本章节涵盖以下两方面内容 : LAB ALM 操作模式 LAB 是由一组逻辑资源组成的可配置逻辑模块 每个 LAB 均包含专用逻辑, 用来将控制信号驱动到它的 ALM 中 MLAB 是 LAB 的超集, 包含了 LAB 的所有特性 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

8 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 1. Intel Cyclone 10 GX 器件中的 LAB 结构和互联概况 此图显示了基于 LAB 互联的 Intel Cyclone 10 GX LAB 和 MLAB 结构 C4 C27 可变速度和长度的行互联 R32 R3/R6 ALMs 来自相邻模块的直链互联 来自相邻模块的直链互联 到相邻模块的直链互联 到相邻模块的直链互联 Local Interconnect LAB MLAB 可变速度和长度的列互联来自两侧的由列和 LAB 驱动的本地互联, 和来自上方的行驱动的本地互联 MLAB 每个 MLAB 均支持最大 640 bits 的简单双端口 SRAM 您可以将 MLAB 中的每一个 ALM 配置成 32 ( 深度 ) 2 ( 位宽 ) 存储器模块, 生成一个 32 ( 深度 ) 20 ( 位宽 ) 简单双端口 SRAM 模块 MLAB 支持使用 Quartus Prime Pro Edition 软件的软核实现中的以下 64-deep 模式 : 64 ( 深度 ) 8 ( 位宽 ) 64 ( 深度 ) 9 ( 位宽 ) 64 ( 深度 ) 10 ( 位宽 ) 8

9 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 2. Intel Cyclone 10 GX 器件的 LAB 和 MLAB 结构 MLAB ALM 可用作普通 LAB ALM 或者配置成双端口 SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LAB Control Block ALM ALM ALM ALM ALM LAB Control Block MLAB ALM 可用作普通 LAB ALM 或者配置成双端口 SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM LUT-Based-32 x 2 Simple Dual-Port SRAM MLAB ALM ALM ALM ALM ALM LAB 本地和直链 (Direct Link) 互联 每个 LAB 能驱动 40 个 ALM 输出 两组 20 个 ALM 输出能通过直链互联直接驱动毗邻的 LAB 直链互联功能最大限度地降低了行列互联的使用, 从而提供了更高的性能和更大的灵活性 本地互联通过使用相同 LAB 中的行列互联以及 ALM 输出来驱动相同 LAB 中的 ALM 相邻的 LAB MLAB M20K 模块或者左 / 右侧的数字信号处理 (DSP) 模块也能够通过直链连接来驱动 LAB 的本地互联 9

10 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 3. Intel Cyclone 10 GX 器件的 LAB 快速本地和直链互联 来自左侧 LAB MLAB/M20K 存储器模块 DSP 模块或者 IOE 输出的直链互联 来自右侧 LAB MLAB/M20K 存储器模块 DSP 模块或者 IOE 输出的直链互联 ALMs ALMs Direct-Link Interconnect to Left Local Interconnect Direct-Link Interconnect to Right MLAB LAB 共享算术链和进位链互联 ALM 之间有两条专用路径 进位链和共享算术链 Intel Cyclone 10 GX 器件在 LAB 中包含一个增强的互联结构, 实现高效算术功能的共享算术链以及进位链的布线 这些 ALM-to-ALM 连接会旁路本地互联 Quartus Prime Pro Edition Compiler 自动利用这些资源来提高利用率及性能 10

11 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 4. 共享算术链和进位链互联 Local Interconnect Routing among ALMs in the LAB ALM 1 Local Interconnect ALM 2 ALM 3 ALM 4 ALM 5 Carry Chain and Shared Arithmetic Chain Routing to Adjacent ALM ALM 6 ALM 7 ALM 8 ALM 9 ALM LAB 控制信号 每个 LAB 均包含专用逻辑将控制信号驱动到它的 ALM 中, 并且包含两个独立的时钟源和三个时钟使能信号 LAB 控制模块使用两个时钟源和三个时钟使能信号最多可生成三个时钟 一个反向的时钟源可看作是一个独立的时钟源 每个时钟和时钟使能信号都是相连的 置低时钟使能信号会关闭相应的 LAB 范围 (LAB-wide) 时钟 LAB 行时钟 [5..0] 和 LAB 本地互联生成 LAB 范围控制信号 MultiTrack 互联所固有的低偏移不但实现了数据的分布, 也实现了时钟与控制信号的分布 MultiTrack 互联包含不同长度和速度的连续的, 性能优化的布线, 用户设计内和设计间的模块互联 清零和预置逻辑控制 LAB 范围信号控制寄存器清零信号的逻辑 ALM 直接支持异步清零功能 通过 Quartus Prime Pro Edition 软件的 NOT-gate push-back 逻辑来实现寄存器预置 每个 LAB 支持两个清零操作 Intel Cyclone 10 GX 器件提供了一个对器件中所有寄存器进行复位的器件范围 (device-wide) 复位管脚 (DEV_CLRn) 编译前, 在 Quartus Prime Pro Edition 中使能 DEV_CLRn 管脚 这一器件范围复位信号覆盖所有其它控制信号 11

12 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 5. Intel Cyclone 10 GX 器件的 LAB 范围控制信号 此图显示了 LAB 中的时钟源和时钟使能信号 Dedicated Row LAB Clocks 6 6 每个 LAB 有两个独立的信号 6 Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr ALM 资源 每个 ALM 均包含多种基于 LUT 的资源, 可以在两个组合自适应 LUT (ALUT) 和四个寄存器之间进行划分 通过使用两个组合 ALUT 的八个输入, 一个 ALM 能够实现两种功能的各种组合 这一自适应性使 ALM 完全向后兼容四输入 LUT 体系结构 一个 ALM 也能够实现任何高达 6 输入或是某些 7 输入的功能 一个 ALM 包含四个可编程寄存器 每个寄存器包含如下端口 : 数据 时钟 同步和异步清零 同步加载 全局信号, 通用 I/O (GPIO) 管脚或者任何内部逻辑都可以驱动 ALM 寄存器的时钟使能信号, 时钟和清零控制信号 对于组合功能, 寄存器被旁路,LUT 的输出直接驱动到 ALM 的输出 注意 : Quartus Prime Pro Edition 软件自动配置 ALM 以优化性能 12

13 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 6. Intel Cyclone 10 GX 器件的 ALM 高级结构图 shared_arith_in Combinational/ Memory ALUT0 carry_in labclk dataf0 datae0 6-Input LUT adder0 dataa datab reg0 reg1 To General Routing datac datad datae1 dataf1 6-Input LUT adder1 reg2 Combinational/ Memory ALUT1 shared_arith_out carry_out reg ALM 输出 每个 ALM 中的通用布线输出驱动本地 行和列布线资源 两个 ALM 输出能够驱动行 列或者直链布线连接 LUT 加法器或者寄存器输出能驱动 ALM 输出 LUT 或加法器能够驱动一个输出, 而寄存器驱动另一个输出 寄存器封装 (Register Packing) 通过将无关的寄存器和组合逻辑封装在一个 ALM 中来提高器件利用率 改善布局布线的另一种机制是支持寄存器输出驱动回相同 ALM 的 LUT 中, 使寄存器与其本身的扇出 LUT 封装在一起 ALM 也能够驱动寄存的以及未寄存的 LUT 或者加法器输出 13

14 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 7. Intel Cyclone 10 GX 器件的 ALM 连接细节 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr dataf0 datae0 dataa datab datac 4-Input LUT GND 3-Input LUT + CLR D Q Row, Column Direct Link Routing 3 3-Input LUT CLR D Q Row, Column Direct Link Routing datad 4-Input LUT 3 3-Input LUT + CLR D Q Row, Column Direct Link Routing 3-Input LUT VCC CLR D Q Row, Column Direct Link Routing datae1 dataf1 shared_arith_out carry_out 1.2. ALM 操作模式 正常模式 Intel Cyclone 10 GX ALM 在以下任何模式下运行 : 正常模式 扩展 LUT 模式 算术模式 共享算术模式 在正常模式下, 可以在一个 Intel Cyclone 10 GX ALM 中实现两个功能, 或者一个高达 6 个输入的功能 来自 LAB 本地互联的多达 8 个数据输入是组合逻辑的输入 ALM 能够支持某些完全独立的功能组合, 以及具有共同输入的多种功能的组合 Quartus Prime Pro Edition Compiler 自动选择到 LUT 的输入 正常模式下的 ALM 支持寄存器封装 14

15 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 8. 正常模式下的 ALM 支持具有更少输入 ( 少于图中所示的 ) 的功能组合 例如, 支持以下数量输入的功能组合 :4 和 3,3 和 3,3 和 2,5 和 2 dataf0 datae0 datac dataa 4-Input LUT combout0 dataf0 datae0 datac dataa datab 5-Input LUT combout0 datab datad datae1 dataf1 4-Input LUT combout1 datad datae1 dataf1 5-Input LUT combout1 dataf0 datae0 datac dataa datab datad datae1 dataf1 5-Input LUT 3-Input LUT combout0 combout1 dataf0 datae0 dataa datab datac datad 6-Input LUT combout0 dataf0 datae0 datac dataa datab 5-Input LUT combout0 dataf0 datae0 dataa datab datac datad 6-Input LUT combout0 datad datae1 dataf1 4-Input LUT combout1 datae1 dataf1 6-Input LUT combout1 对于 2 个 5 输入的功能封装进一个 ALM 中的情况, 这些功能必须至少有两个通用输入, 分别是 dataa 和 datab 4 输入功能与 5 输入功能的组合要求一个通用输入 (dataa 或 datab) 在一个 ALM 中实现 2 个 6 输入的功能的情况下,4 个输入必须是共享的, 并且组合功能必须相同 在资源使用很少的器件中, Quartus Prime Pro Edition 软件可能会将可以在一个 ALM 中实现的功能放到不同的 ALM 中实现, 从而实现最佳性能 当器件变得越来越满时, Quartus Prime Pro Edition 软件将自动使用 Intel Cyclone 10 GX ALM 的全部潜能 Quartus Prime Pro Edition Compiler 自动搜索使用通用输入的功能或者完全独立的功能, 将这些功能放置在一个 ALM 中, 从而更加有效地利用器件资源 此外, 通过设置位置约束, 您也能够手动控制资源的使用 15

16 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 图 9. 正常模式中的输入功能 labclk datae0 dataf1 dataa datab datac datad 6-Input LUT reg0 reg1 To General Routing datae1 dataf0 这两个输入不用于寄存器封装 reg2 reg3 您可以使用下面输入实现任何 6 输入功能 : dataa datab datac datad datae0 和 dataf1 或 datae1 和 dataf0 如果使用 datae0 和 dataf1 输入, 那么能得到下面输出 : 驱动到 register0 的输出, 或者 register0 被旁路 驱动到 register1 的输出, 或者 register1 被旁路 您可以使用 datae1 或 dataf0 中可用的输入作为到 register2 或 register3 的封装寄存器输入 如果使用 datae1 和 dataf0 输入, 那么您可以得到下面输出 : 驱动到 register2 的输出, 或者 register2 被旁路 驱动到 register3 的输出, 或者 register3 被旁路 您可以使用 datae0 或 dataf1 中可用的输入作为到 register0 或 register1 的封装寄存器输入 16

17 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 扩展 LUT 模式 图 10. Intel Cyclone 10 GX 器件的扩展 LUT 模式中所支持的 7 输入功能的模板 labclk datae0 datae1 dataf0 dataa datab datac datad Extended LUT reg0 reg1 To General Routing dataf1 此输入用于寄存器封装 reg2 reg3 使用下面的输入可以在一个 ALM 中实现 7 输入功能 : dataa datab datac datad datae0 datae1 dataf0 或 dataf1 如果使用 dataf0 输入, 那么能得到下面输出 : 驱动到 register0 的输出, 或者 register0 被旁路 驱动到 register1 的输出, 或者 register1 被旁路您可以使用 dataf1 输人作为到 register2 或 register3 的封装寄存器输入 如果使用 dataf1 输入, 那么能得到下面输出 : 驱动到 register2 的输出, 或者 register2 被旁路 驱动到 register3 的输出, 或者 register3 被旁路 17

18 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 算术模式 您可以使用 dataf0 输人作为到 register0 或 register1 的封装寄存器输入 算术模式中的 ALM 使用两组两个 4 输入 LUT 连同两个专用全加器 专用加法器使 LUT 能够执行预加器逻辑 ; 因此, 每一个加法器能够将两个 4 输入功能的输出相加 ALM 支持同时使用加法器的进位输出和组合逻辑输出 在此操作中, 加法器输出被忽略 对于可以使用此模式的功能, 使用带组合逻辑输出的加法器将节省高达 50% 的资源 此外, 算术模式还支持时钟使能 计数器使能 同步上下控制 加减控制 同步清零以及同步加载 LAB 本地互联数据输入生成时钟使能 计数器使能 同步上 / 下和加 / 减控制信号 对于一个 ALM 中的 4 个 LUT 之间共享的输入而言, 这些控制信号是很好的选择 同步清零和同步加载选项是影响 LAB 中所有寄存器的 LAB 范围信号 您可以单独对每个寄存器禁用或使能这些信号 Quartus Prime Pro Edition 软件自动将计数器未使用的寄存器布局到其它的 LAB 中 图 11. Intel Cyclone 10 GX 器件中算术模式的 ALM datae0 4-Input LUT carry_in adder0 dataf0 datac datab dataa 4-Input LUT reg0 datad datae1 4-Input LUT adder1 reg1 To General Routing dataf1 4-Input LUT reg2 carry_out reg3 进位链 (Carry Chain) 进位链提供了算术或者共享算术模式中专用加法器之间的快速进位功能 Intel Cyclone 10 GX 器件中的 2-bit 进位选择功能使 ALM 中的进位链传播延迟减少了一半 进位链能够开始于 LAB 中的第一个 ALM 或者第五个 ALM 最终的 carry-out 信号会被传输到 ALM 中, 在此 ALM 中驱动到本地 行或列互联 18

19 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 共享算术模式 当实现高扇入 (high fan-in) 算术功能时, 要避免器件中一小块区域内的布线拥塞, 连接到下一个 LAB 之前,LAB 能够支持仅使用 LAB 的上半部或者下半部的进位链 这样,LAB 中的剩余的另一半 ALM 可用于实现正常模式中较窄扇入的功能 使用第一个 LAB 中的上面五个 ALM 的进位链进位到列中下一个 LAB 中的 ALM 的上半部 使用第一个 LAB 中的下面五个 ALM 的进位链传输至列中下一个 LAB 中的 ALM 的下半部 您可以旁路 LAB 列的上半部和 MLAB 列的下半部 Quartus Prime Pro Edition Compiler 通过自动将 LAB 连接在一起来创建超过 20 个 ALM 长的进位链 ( 算术或者共享算术模式的 10 个 ALM) 要增强布局布线, 长进位链纵向运行, 实现到 TriMatrix 存储器和 DSP 模块的快速横向连接 进位链能够连续整列 共享算术模式的 ALM 能够在一个 ALM 中实现 3 输入加法运算 此模式配置具有四个 4 输入 LUT 的 ALM 每个 LUT 计算三个输入的和, 或者计算三个输入的进位 通过使用称作共享算术链的专用连接将进位计算的输出传送到下一个加法器 图 12. Intel Cyclone 10 GX 器件中共享算术模式的 ALM shared_arith_in carry_in labclk 4-Input LUT datae0 datac datab dataa 4-Input LUT reg0 datad datae1 4-Input LUT reg1 To General Routing 4-Input LUT reg2 shared_arith_out reg3 carry_out 共享算术链 增强算术模式中的共享算术链使 ALM 能够实现 4 输入加法 这样可以显著降低用于实现大型加法器树或者相关器功能的必要资源 共享算术链可以开始于 LAB 中的第一个或者第六个 ALM 与进位链类似, 交替 LAB 列中的共享算术链的上半部和下半部能够被旁路 这一性能使得共享算术链通过 LAB 中的一半 ALM 进行级联, 而剩余的一半用于较窄扇入功能 在每个 LAB 中, 列的上半部是可旁路的 ; 而在 MLAB 中, 列的下半部是可旁路的 19

20 1. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块 Quartus Prime Pro Edition Compiler 通过自动将 LAB 连接在一起来创建超过 20 个 ALM 长的共享算术链 ( 算术或者共享算术模式中的 10 个 ALM) 要增强布局布线, 长共享算术链纵向运行, 实现到 TriMatrix 存储器和 DSP 模块的快速横向连接 共享算术链能够连续整列 1.3. LAB 功耗管理技术 下面的技术用于管理 LAB 中的静态及动态功耗 : Intel Cyclone 10 GX LAB 运行在高性能模式或低功耗模式 Quartus Prime Pro Edition 软件根据您的设计自动优化 LAB 功耗模式 时钟, 特别是 LAB 时钟, 消耗大量的动态功耗 每个 LAB 的时钟和时钟使能信号都是连接在一起的, 由共享的选通时钟进行控制 使用全 LAB 时钟使能信号来选通 LAB 范围时钟, 而无需禁用整个时钟树 在您的寄存逻辑的 HDL 代码中使用时钟使能结构 功耗优化章节,Quartus Prime 专业版手册第 2 卷 : 设计实现与优化提供有关在 LAB 中实现静态和动态功耗的更多信息 1.4. Intel Cyclone 10 GX 器件中的逻辑阵列模块与自适应逻辑模块的修订历史 日期版本修订内容 2017 年 5 月 首次发布 20

21 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 器件中的嵌入式存储器模块具有高度灵活性, 旨在提供一个最佳数量的小型和大型存储器阵列, 以满足您的设计要求 2.1. 嵌入式存储器类型 Intel Cyclone 10 GX 器件包含两种存储器模块类型 : 20 Kb M20K 模块 专用存储器资源模块 M20K 模块是较大型存储器阵列的最佳选择, 并提供大量独立端口 640 比特存储器逻辑阵列模块 (MLAB) 增强型存储器模块由双功能逻辑阵列模块 (LAB) 配置而成 MLAB 是宽而浅型存储器阵列的最佳选择 优化 MLAB 以实现数字信号处理 (DSP) 应用的移位寄存器和滤波延迟线 每个 MLAB 由 10 个自适应逻辑模块 (ALM) 组成 在 Intel Cyclone 10 GX 器件中, 这些 ALM 可配置成 10 个 32 x 2 模块, 这样每个 MLAB 有 1 个 32 x 20 简单双端口 SRAM 模块 Intel Cyclone 10 GX 器件中的嵌入式存储器性能 表 1. Intel Cyclone 10 GX 器件中的嵌入式存储器性能及分布 产品系列 M20K MLAB 模块 RAM Bit(Kb) 模块 RAM Bit(Kb) 总 RAM 比特数 (Kb) 10CX ,820 1, ,473 10CX ,640 1, ,439 10CX ,500 1,843 1,152 10,652 10CX ,740 2,704 1,690 13, Intel Cyclone 10 GX 器件的嵌入式存储器设计指南 为确保设计成功, 有几方面需要考虑 这些设计指南适用于该器件系列的所有型号, 除非另有说明 考虑存储器模块选择 Quartus Prime Pro Edition 根据用户存储器设计的速度与大小, 自动划分实现时存储器模块的数量与配置方式 例如, 为提高设计性能, Quartus Prime Pro Edition 软件可能将由 1 块 RAM 实现的存储器设计扩展为由多块 RAM 来实现 要手动分配给存储器一个指定模块大小, 需要使用参数编辑器中的 RAM IP 内核 对于 MLAB, 您可以使用 Quartus Prime Pro Edition 软件通过仿真来实现单端口 SRAM 仿真能使额外的逻辑资源使用的最少 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

22 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 由于 MLAB 的复用体系结构, 只有数据输入寄存器, 输出寄存器和写地址寄存器在模块中可用 MLAB 从 ALM 获取读地址寄存器 注意 : 对于 Intel Cyclone 10 GX 器件,Resource Property Editor 和 Timing Analyzer 将 M20K 模块的位置报告为 EC_X<number>_Y<number>_N<number>( 虽然所允许的分配位置是 M20K_ X<number>_Y<number>_N<number>) Embedded Cell (EC) 是 M20K 模块的子位置 Embedded Cell (EC) Definition 提供有关嵌入式单元的信息 指南 : 实现外部冲突消解 在真双端口 RAM 模式中可以对同一存储器位置执行两个写操作 然而, 存储器模块内部没有针对同时对同一地址执行两个写操作的冲突消解电路 要避免写入未知数据到地址中, 就需要从存储器模块的外部实现冲突消解逻辑 指南 : 定制 Read-During-Write 行为 定制存储器模块的 read-during-write 行为以满足您的设计要求 图 13. Read-During-Write 数据流程 此图显示了两种类型的 read-during-write 操作 相同端口和混合端口之间的差异 Port A data in FPGA Device Port B data in Port A data out Port B data out Mixed-port data flow Same-port data flow 22

23 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 相同端口 Read-During-Write 模式 相同端口 Read-During-Write 模式应用于单端口 RAM 或者真双端口 RAM 的同一端口 表 2. 相同端口 Read-During-Write 模式下嵌入式存储器模块的输出模式 此表列出了选择相同端口 read-during-write 模式的嵌入式存储器模块时的可用输出模式 输出模式存储器类型说明 "new data" ( 直通 ) M20K 新数据出现在同一时钟周期的上升沿, 在此时钟周期上写入新数据 "don't care" M20K, MLAB RAM 对 read-during-write 操作输出 "don't care" 值 图 14. 相同端口 Read-During-Write: New Data 模式 此图显示了 new data 模式下相同端口 read- during- write 行为的功能波形样本 clk_a address rden 0A 0B wren byteena data_a q_a (asynch) A123 B456 C789 DDDD EEEE FFFF 11 A123 B456 C789 DDDD EEEE FFFF 混合端口 Read-During-Write 模式 混合端口 read-during-write 模式应用于简单和真双端口 RAM 模式, 其中两个端口使用同一时钟对同一存储器地址执行读写操作, 一个端口读数据, 一个端口写数据 表 3. 混合端口 Read-During-Write 模式下 RAM 的输出模式 输出模式存储器类型说明 "new data" MLAB 对不同端口的 read-during-write 操作会导致 MLAB 寄存输出在数据被写入到 MLAB 存储器后的下一个时钟上升沿显示为 new data 仅当输出被寄存时才可使用此模式 "old data" M20K, MLAB 对不同端口的 read-during-write 操作会导致 RAM 输出端在相应地址上显示 old data 值 继续... 23

24 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 输出模式存储器类型说明 对于 MLAB, 仅当输出被寄存时才可使用此模式 "don't care" M20K, MLAB RAM 输出 don t care 或者 unknown 值 对于 M20K 存储器, Quartus Prime Pro Edition 软件不分析读写操作之间的时序 对于 MLAB, 默认情况下 Quartus Prime Pro Edition 软件分析读写操作之间的时序 要禁用此行为, 需要开启 Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time 选项 "constrained don't care" MLAB RAM 输出 don t care 或 unknown 值 Quartus Prime Pro Edition 软件分析 MLAB 中的读写操作之间的时序 图 15. 混合端口 Read-During-Write: New Data 模式 此图显示了 new data 模式的混合端口 read- during-write 行为的功能波形样例 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (synch) XXXX AAAA BBBB CCCC DDDD EEEE FFFF 图 16. 混合端口 Read-During-Write: Old Data 模式 此图显示了 old data 模式的混合端口 read- during-write 行为的功能波形样例 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (asynch) A0 (old data) AAAA BBBB A1 (old data) DDDD EEEE 24

25 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 图 17. 混合端口 Read-During-Write: Don t Care 或 Constrained Don t Care 模式 此图显示了 don t care 或 constrained don t care 模式的混合端口 read-during-write 行为的功能波形样例 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF rden_b address_b A0 A1 q_b (asynch) XXXX (unknown data) 在双端口 RAM 模式中, 如果输入寄存器具有相同时钟, 那么就支持混合端口 read-during-write 操作 Embedded Memory (RAM: 1-PORT, RAM: 2-PORT, ROM: 1-PORT, and ROM: 2-PORT) User Guide 提供关于控制 read-during-write 行为的 RAM IP core 的详细信息 指南 : 考虑上电状态和存储器初始化 如果您正在设计求得上电初始值的逻辑, 那么需要考虑不同类型存储器模块的上电状态 表 4. 嵌入式存储器模块的初始上电值 存储器类型输出寄存器上电值 MLAB 使用零 ( 清零 ) 旁路 读存储器内容 M20K 使用零 ( 清零 ) 旁路零 ( 清零 ) 默认情况下, Quartus Prime Pro Edition 软件将 Intel Cyclone 10 GX 器件中的 RAM 单元初始化成零, 除非指定一个.mif 文件 所有存储器模块都支持通过.mif 的初始化 您可以在 Quartus Prime Pro Edition 软件中创建.mif 文件, 当在设计中例化一个存储器时, 可以指定同 RAM IP 内核的使用 即使存储器被预初始化 ( 例如 : 使用.mif), 它也仍然通过其输出清零上电 25

26 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 Embedded Memory (RAM: 1-PORT, RAM: 2-PORT, ROM: 1-PORT, and ROM: 2- PORT) User Guide 提供关于.mif 文件的详细信息 Quartus Prime Handbook Volume 1: Design and Synthesis 提供关于.mif 文件的详细信息 指南 : 控制时钟来降低功耗 在您的设计中降低每个存储器模块的 AC 功耗 : 使用 Intel Cyclone 10 GX 存储器模块时钟使能, 使您能够控制每个存储器模块的时钟 使用读使能信号来确保读操作仅在必要时出现 如果您的设计不要求 read-during-write, 那么在写操作期间或者无存储器操作期间, 可以通过置低读使能信号以降低功耗 使用 Quartus Prime Pro Edition 软件自动将未使用的存储器模块置于低功耗状态来降低静态功耗 2.3. 嵌入式存储器特性 表 5. Intel Cyclone 10 GX 器件的存储器特性 此表汇总了嵌入式存储器模块所支持的特性 特性 M20K MLAB 最大操作频率 730 MHz 700 MHz RAM 总位数 ( 包括奇偶校验位 ) 20, 奇偶校验位支持 字节使能支持支持 Packed 模式支持 地址时钟使能支持 简单双端口混合位宽支持 真双端口混合位宽支持 存储器初始化文件 (.mif) 支持支持 混合时钟模式支持支持 完全同步存储器支持支持 异步存储器 仅用于直通 (flow-through) 读存储器 操作 上电状态输出端口清零 寄存的输出端口 清零 未寄存的输出端口 读存储器内容 异步清零输出寄存器和输出锁存器输出寄存器和输出锁存器 读 / 写操作触发时钟上升沿时钟上升沿 继续... 26

27 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 特性 M20K MLAB 相同端口 read-during-write 混合端口 read-during-write ECC 支持 输出端口设为 "new data" 或 "don't care" 输出端口设为 "old data" 或 "don't care" 使用 Quartus Prime Pro Edition 的软核 IP 支持 x32 宽的简单双端口模式的内置支持 输出端口设为 "don't care" 输出端口设为 "old data","new data","don't care" 或者 "constrained don't care" 使用 Quartus Prime Pro Edition 的软核 IP 支持 Embedded Memory (RAM: 1-PORT, RAM: 2-PORT, ROM: 1-PORT, and ROM: 2-PORT) User Guide 提供关于嵌入式存储器特性的详细信息 2.4. 嵌入式存储器模式 表 6. 嵌入式存储器模块中支持的存储器模式 此表列出并描述了 Intel Cyclone 10 GX 嵌入式存储器模块中所支持的存储器模式 存储器模式 M20K Support MLAB 支持 说明 单端口 RAM Yes Yes 一次只能执行一个读或一个写操作 使用读使能端口控制写操作期间的 RAM 输出端口行为 : 保留最近有效读使能期间保持的之前值 创建一个读使能端口并通过置低此端口执行写操作 显示正在写入的新数据, 该地址上的旧数据, 或者 "Don't Care" 值 ( 当 readduring-write 出现在同一地址上 ) 不要创建 read-enable 信号, 或者在写操作期间启用读使能 简单双端口模式 Yes Yes 您可以对不同位置同时执行读写操作, 端口 A 进行写操作, 端口 A 进行读操作 真双端口 RAM Yes 您可以执行两个端口操作的任意组合 : 在两个不同时钟频率上的两个读操作, 两个 写操作, 或者一个读操作和一个写操作 移位寄存器 (shiftregister) Yes Yes 存储器模块可用作移位寄存器以节省逻辑单元和布线资源 这在要求本地数据存储 ( 例如 : 有限脉冲响应 (FIR) 滤波器 伪随机数生成器 多通道滤波和自相关和互相关函数 ) 的 DSP 应用中很有用 传统上, 使用标准触发器 (flip-flop) 实现本地数据存储, 使用触发器实现大型移位寄存器会消耗大量逻辑资源 移位寄存器的大小 (w m n) 是由输入数据位宽 (w) 抽头 (tap) 长度 (m) 和抽头数量 (n) 决定 通过级联存储器模块, 能够实现更大的移位寄存器 ROM Yes Yes 存储器模块可用作 ROM 使用.mif 或.hex 初始化存储器模块的 ROM 数据 ROM 的地址行在 M20K 模块中寄存 ; 然而, 它们在 MLAB 中可以是未寄存的 输出可以是寄存的或者是未寄存的 输出寄存器能够被异步清零 ROM 的读操作与单端口 RAM 配置的读操作相同 警告 : 为避免损坏存储器数据, 在读写操作期间不要违规任何存储器模块输入寄存器上的建立和保持时间 这一注意事项适用于单端口 RAM, 简单双端口 RAM, 真双端口 RAM 或者 ROM 模式的存储器模块 27

28 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 Embedded Memory (RAM: 1-PORT, RAM: 2-PORT, ROM: 1-PORT, and ROM: 2- PORT) User Guide 提供关于存储器模式的详细信息 RAM-Based Shift Register (ALTSHIFT_TAPS) Megafunction User Guide 提供关于实现移位寄存器模式的详细信息 单端口模式的嵌入式存储器配置 表 7. Intel Cyclone 10 GX 器件的单端口嵌入式存储器配置 下表列出了单端口 RAM 和 ROM 模式所支持的最高配置 储存器模块 深度 (bits) 可编程宽度 MLAB 32 x16,x18 或 x20 64 (1) x8,x9,x10 M20K 512 x40,x32 1K 2K 4K 8K 16K x20,x16 x10,x8 x5,x4 x2 x1 (1) 通过软件仿真进行支持, 使用额外的 MLAB 模块 28

29 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 双端口模式的嵌入式存储器配置 表 8. 简单双端口 RAM 模式的存储器配置 下表列出了简单双端口 RAM 模式下的存储器配置 仅在 M20K 模块中支持混合宽度配置 读端口 写端口 16K 1 8K 2 4K 4 4K 5 2K 8 2K 10 1K 16 1K K 1 Yes Yes Yes Yes Yes Yes 8K 2 Yes Yes Yes Yes Yes Yes 4K 4 Yes Yes Yes Yes Yes Yes 4K 5 Yes Yes Yes Yes 2K 8 Yes Yes Yes Yes Yes Yes 2K 10 Yes Yes Yes Yes 1K 16 Yes Yes Yes Yes Yes Yes 1K 20 Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes Yes 表 9. 真双端口模式的存储器配置 下表列出了真双端口 RAM 模式的存储器配置 仅在 M20K 模块中支持混合宽度配置 端口 A 端口 B 16K 1 8K 2 4K 4 4K 5 2K 8 2K 10 1K 16 1K 20 16K 1 Yes Yes Yes Yes Yes 8K 2 Yes Yes Yes Yes Yes 4K 4 Yes Yes Yes Yes Yes 4K 5 Yes Yes Yes 2K 8 Yes Yes Yes Yes Yes 2K 10 Yes Yes Yes 1K 16 Yes Yes Yes Yes Yes 1K 20 Yes Yes Yes 2.5. 嵌入式存储器时钟模式 本节介绍了 Intel Cyclone 10 GX 存储器模块的时钟模式 警告 : 为避免损坏存储器中的数据, 在读写操作期间不要违反任何存储器模块输入寄存器上的建立和保持时间 29

30 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 每种存储器模式的时钟模式 表 10. 每种存储器模式支持的存储器模块时钟模式 时钟模式 存储器模式 单端口 简单双端口 真双端口 ROM 单一时钟模式 Yes Yes Yes Yes 读 / 写时钟模式 Yes 输入 / 输出时钟模式 Yes Yes Yes Yes 独立时钟模式 Yes Yes 注意 : 在 MLAB 模块的写地址, 字节使能和数据输入寄存器上不支持时钟使能信号 单一时钟模式 读 / 写时钟模式 在单一时钟模式中, 单一时钟与时钟使能一起用于控制存储器模块的所有寄存器 在读 / 写时钟模式中, 读写端口分别使用单独的时钟 读时钟控制数据输出 读地址和读使能寄存器 写时钟控制数据输入 写地址 写使能和字节使能寄存器 输入 / 输出时钟模式 独立时钟模式 在输入 / 输出时钟模式中, 输入和输出端口分别使用单独的时钟 输入时钟控制所有与存储器模块数据输入相关的寄存器, 包括数据 地址 字节使能 读使能和写使能 输出时钟控制数据输出寄存器 在独立时钟模式中, 每一个端口 ( 端口 A 与端口 B) 分别使用单独的时钟 clock A 控制端口 A 侧上的所有寄存器, 而 clock B 则控制端口 B 侧上的所有寄存器 注意 : 您可以对不同的输入和输出寄存器创建独立时钟使能, 以控制特定寄存器的关闭, 从而节省功耗 在配置 Clock enable 的页面中, 点击 More Options (clock enable 选项旁 ) 设置所需的独立时钟使能 时钟模式中的异步清零 在所有的时钟模式中, 异步清零仅用于输出锁存器和输出寄存器 对于独立时钟模式, 两个端口都适用 同步读 / 写中的输出读数据 如果使用读 / 写时钟模式对同一地址同时执行读写操作, 那么输出读数据将是未知的 如果要求输出读数据是一个已知值, 那么需要使用 single-clock 或 input/output clock 模式并在 IP core parameter editor 中选择相应的 read-during-write 行为 30

31 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 时钟模式的独立时钟使能 以下时钟模式支持独立时钟使能 : 读 / 写时钟模式 支持读写时钟 独立时钟模式 支持两个端口的寄存器 要降低功耗, 您可以使用时钟使能来控制指定寄存器的关闭 指南 : 控制时钟来降低功耗 ( 第 26 页 ) 2.6. 嵌入式存储器模块中的奇偶校验位 以下描述了 M20K 模块的奇偶校验位支持 : 在 和 40 位长度的的数据中, 奇偶校验位是每 4 个数据位关联的第 5 个位 (bit 和 39) 在非奇偶校验数据位宽中, 奇偶校验位在读或写操作期间被跳过 在奇偶校验位上不执行奇偶校验功能 2.7. 嵌入式存储器模块中的字节使能 嵌入式存储器模块支持字节使能控制 : 字节使能通过屏蔽部分输入数据, 实现仅写入数据中的指定字节 未被写入的字节保留之前写入的值 写使能 (wren) 信号与字节使能 (byteena) 信号一起控制 RAM 模块上的写操作 默认情况下, byteena 信号是高电平 ( 使能 ), 仅使用 wren 信号控制写操作 字节使能寄存器没有 clear 端口 如果使用奇偶校验位, 在 M20K 模块上, 字节使能功能控制 8 个数据位和 2 个奇偶校验位 ; 在 MLAB 上, 字节使能功能控制最宽模式的全部 10 位 byteena 信号的 LSB 对应于数据总线的 LSB 字节使能信号为高电平有效 (active high) 存储器模块中的字节使能控制 表 11. x20 数据位宽的 byteena 控制 byteena[1:0] 写入的数据比特 11 ( 默认 ) [19:10] [9:0] 10 [19:10] 01 [9:0] 31

32 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 表 12. x40 数据位宽的 byteena 控制 byteena[3:0] 写入的数据比特 1111 ( 默认 ) [39:30] [29:20] [19:10] [9:0] 1000 [39:30] 0100 [29:20] 0010 [19:10] 0001 [9:0] 数据字节输出 RAM 模块操作 在 M20K 模块或者 MLAB 中, 当 byte-enable 比特设为 0 时, 嵌入式存储器 IP 会将相应的数据字节输出设为 don't care 您必须确保始终选择 Get X's for write masked bytes instead of old data when byte enable 选项 图 18. 字节使能功能波形 此图显示了 wren 和 byteena 信号是如何控制 RAM 模块的操作 inclock wren address an a0 a1 a2 a3 a4 a0 data XXXXXXXX ABCDEF12 XXXXXXXX byteena XXXX XXXX contents at a0 FFFFFFFF ABFFFFFF contents at a1 contents at a2 FFFFFFFF FFFFFFFF FFCDFFFF FFFFEFFF contents at a3 contents at a4 FFFFFFFF FFFFFFFF FFFFFF12 ABCDEF12 don t care: q (asynch) doutn ABXXXXXX XXCDXXXX XXXXEFXX XXXXXX12 ABCDEF12 ABFFFFFF current data: q (asynch) doutn ABFFFFFF FFCDFFFF FFFFEFFF FFFFFF12 ABCDEF12 ABFFFFFF 2.8. 存储器模块 Packed 模式支持 M20K 存储器模块支持 packed 模式 packed 模式的特性是将两个独立的单端口 RAM 封装进一个存储器模块中 适用于 packed 模式时, Quartus Prime Pro Edition 软件通过将物理 RAM 模块置于真双端口模式并通过地址的最高有效位来区分两个逻辑 RAM 的方式自动实现 packed 模式 每个单端口 RAM 的容量一定不能超过目标模块容量的一半 32

33 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 2.9. 存储器模块地址时钟使能支持 嵌入式模块支持地址时钟使能, 当信号使能时 (addressstall = 1), 地址时钟使能会保持之前的地址值 当在双端口模式下配置存储器模块时, 每个端口都有各自独立的地址时钟使能 地址时钟使能信号的默认值为低电平 ( 禁用的 ) 图 19. 地址时钟使能 此图显示地址时钟使能结构图 端口名 addressstall 是指地址时钟使能 address[0] 1 0 address[0] register address[0] address[n] 1 0 address[n] register address[n] addressstall clock 图 20. 读周期中的地址时钟使能波形 此图显示了读周期中的地址时钟使能波形 inclock rdaddress rden a0 a1 a2 a3 a4 a5 a6 addressstall latched address (inside memory) q (synch) an a0 a1 a4 a5 doutn-1 doutn dout0 dout1 dout4 q (asynch) doutn dout0 dout1 dout4 dout5 33

34 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 图 21. 写周期中的地址时钟使能波形此图显示了写周期中地址时钟使能波形 inclock wraddress a0 a1 a2 a3 a4 a5 a6 data wren addressstall latched address (inside memory) contents at a0 contents at a1 contents at a2 contents at a3 contents at a4 contents at a5 an a0 a1 a4 a5 XX XX XX XX XX XX 存储器模块异步清零 M20K 存储器模块支持输出锁存器和输出寄存器异步清零 如果您的 RAM 不使用输出寄存器, 那么使用输出锁存器异步清零对 RAM 的输出清零 清零 (clear) 是一个异步信号脉冲, 置位后可以对输出清零 内部逻辑扩展清零脉冲, 直到输出时钟的下一个上升沿 输出被清零直到置低清零信号 图 22. Intel Cyclone 10 GX 器件中的输出锁存器清零 ( 非 ECC 模式 ) clk rden aclr clr at latch out D 0 D 1 D 2 34

35 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 图 23. Intel Cyclone 10 GX 器件中的输出锁存器清零 (ECC 模式 ) cken clk rden aclr clr at latch out D 0 D 0 D 1 D 存储器模块纠错码支持 ECC 使您能够检测并纠正存储器输出上的数据错误 ECC 能够执行 32-bit 字的单一错误纠正, 双邻错误纠正和三邻错误检测 然而,ECC 无法检测四个或更多错误 当 M20K 模块处于 32 宽简单双端口模式中时, 它具有对 ECC 的内置支持 : 当使用 ECC 时,M20K 要比非 ECC 简单双端口模式运行的慢 然而, 您可以在输出解码器之前使能可选的 ECC 流水线寄存器, 实现比非流水线模式更高的性能, 但要以一个周期的延迟为代价 M20K ECC 状态与两个 ECC 状态标志信号 (e( 错误 ) 和 ue( 不可纠正的错误 )) 进行通信 状态标志是存储器模块的常规输出的一部分 当使用 ECC 时, 您不能访问两个奇偶校验位, 因为 ECC 状态标志将它们替换了 存储模块纠错码支持 纠错码真值表 表 13. ECC 状态标志真值表 e ( 错误 ) eccstatus[1] ue ( 不可纠正的错误 ) eccstatus[0] 状态 0 0 无错误 0 1 非法 1 0 出现了可纠正的错误, 并且在输出上已纠正 ; 然而, 存储器阵列尚未 更新 1 1 出现了不可纠正的错误, 并且不可纠正的数据出现在输出上 如果使用 ECC, 那么 : 不能使用字节使能功能 不支持 Read-during-write 旧数据模式 不支持混合宽度配置 35

36 2. Intel Cyclone 10 GX 器件中的嵌入式存储器模块 图 24. M20K 存储器的 ECC 结构图 Status Flag Generation Input Register 32 ECC Encoder 32 8 Memory Array 40 Optional 40 Pipeline Register 40 ECC Decoder 32 Output Register Intel Cyclone 10 GX 器件中的嵌入式存储器模块修订历史 日期版本修定内容 2017 年 11 月 更新了 M20K 存储器的 ECC 结构图 2017 年 5 月 首次发布 36

37 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 本章描述了 Intel Cyclone 10 GX 器件中的精度可调数字信号处理 (DSP) 如何被优化以支持高性能 DSP 应用中的更高比特精度 3.1. Intel Cyclone 10 GX 器件中支持的操作模式 表 14. Intel Cyclone 10 GX 器件中精度可调 DSP 模块支持的操作模式组合及特性 精度可调 DSP 模块资源 操作模式 支持的操作实例 预加器支持 系数支持 输入级联支持 Chainin 支持 Chainout 支 持 1 个精度可调 DSP 模块 定点独立 18 x 19 乘法运算 定点独立 27 x 27 乘法运算 定点两个 18 x 19 乘法加法器模式 与 36-bit 输入相加的定点 18 x 18 乘法加法器 定点 18 x 19 脉动模式 2 Yes Yes Yes (2) No No 1 Yes Yes Yes (3) Yes Yes 1 Yes Yes Yes (2) Yes Yes 1 No No No Yes Yes 1 Yes Yes Yes (2) Yes Yes 1 个精度可调 DSP 模块 浮点乘法模式 1 No No No No Yes 浮点加法或减法模式 1 No No No No Yes 浮点乘法加法或减法模式 1 No No No Yes Yes 浮点乘法累加模式 1 No No No No Yes 浮点矢量一模式 1 No No No Yes Yes 浮点矢量二模式 1 No No No Yes Yes 2 个精度可调 DSP 模块 复合 18x19 乘法 1 No No Yes No No (2) 预加器的两个输入的最大宽度都是 18-bit 当输入级联用作其中一个预加器输入时, 输入级联的最大宽度为 18-bit (3) 当使能预加器功能时, 不支持输入级联 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

38 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 表 15. Intel Cyclone 10 GX 器件中精度可调 DSP 模块支持的操作模式组合及动态控制特性 精度可调 DSP 模块资源 操作模式 Dynamic ACCUMULATE Dynamic LOADCONST Dynamic SUB Dynamic NEGATE 1 个精度可调 DSP 模块 定点独立 18 x 19 乘法 No No No No 定点独立 27 x 27 乘法 Yes Yes No Yes 定点两个 18 x 19 乘法加法器模式 与 36-bit 输入相加的定点 18 x 18 乘法加法器 Yes Yes Yes Yes Yes Yes Yes Yes 定点 18 x 19 脉动模式 Yes Yes Yes Yes 浮点乘法模式 No No No No 浮点加法或减法模式 No No No No 浮点乘法加法或减法模式 No No No No 浮点乘法累加模式 Yes No No No 浮点矢量一模式 No No No No 浮点矢量二模式 No No No No 2 个精度可调 DSP 模块 复合 18 x 19 乘法 No No No No 特性 Intel Cyclone 10 GX 精度可调 DSP 块支持定点运算和浮点运算 定点运算特性 : 高性能 功耗优化和全寄存模式的乘法操作 18-bit 和 27-bit 字长 每个 DSP 模块中有两个 乘法器或一个 27 x 27 乘法器 内置加法, 减法和 64-bit 双倍累加寄存器, 用于综合乘法结果 当禁用预加器时级联 19-bit 或 27-bit, 当预加器用于形成滤波应用的抽头延迟线时级联 18- bit 级联 64-bit 输出总线, 用以在没有外部逻辑支持的情况下将输出结果从一个模块传播至下一个模块 对称滤波器的 19-bit 和 27-bit 模式中支持的硬核预加器 用于滤波器实现的 18-bit 和 27-bit 模式下的内部系数寄存器块 带分布式输出加法器的 18-bit 和 27-bit 脉动有限脉冲响应 (FIR) 滤波器 四舍五入支持 浮点运算特性 : 支持乘法, 加法, 乘加和乘减的全强化体系结构 具有累加功能的乘法和动态累加器复位控制 具有级联求和功能的乘法 具有级联减法功能的乘法 38

39 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 复合乘法 直接矢量点积 脉动 FIR 滤波器 Cyclone 10 器件概述 - 精度可调 DSP 模块提供了关于每个 Intel Cyclone 10 GX 器件中乘法器数量的详细信息 3.2. 资源 表 16. Intel Cyclone 10 GX 器件中定点运算资源 器件 精度可调 DSP 模块 独立输入和输出乘法运算符 乘法加法器求和模式 与 36-bit 输入相加的乘法加法器 乘法器 乘法器 10CX CX CX CX 表 17. Intel Cyclone 10 GX 器件中浮点运算资源 器件 精度可调 DSP 模块 单精度浮点乘法模式 单精度浮点加法器模式 单精度浮点乘法累加 模式 峰值 每秒十亿次浮点运算 (GFLOP) 10CX CX CX CX 设计考量 在您的设计中需要考虑以下几点 : 表 18. 设计考量 DSP 实现定点运算浮点运算 设计单元 操作模式 内部系数和预加器 累加器 Chainout 加法器 操作模式 Chainout 加法器 Quartus Prime Pro Edition 软件提供以下设计模板用于实现 Intel Cyclone 10 GX 器件中的 DSP 模块 39

40 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 表 19. Intel Cyclone 10 GX 器件中的 DSP 设计模板 操作模式 可用的设计模板 18 x 18 Independent Multiplier Mode Single Multiplier with Preadder and Coefficient 27 x 27 Independent Multiplier Mode M27x27 with Dynamic Negate M27x27 with Preadder and Coefficient M27x27 with Input Cascade, Output Chaining, Accumulator, Double Accumulator and Preload Constant Multiplier Adder Sum Mode M18x19_sumof2 with Dynamic Sub and Dynamic Negate M18x19_sumof2 with Preadder and Coefficient M18x19_sumof2 with Input Cascade, Output Chaining, Accumulator, Double Accumulator and Preload Constant 18 x 19 Multiplication Summed with 36-Bit Input Mode M18x19_plus36 with Dynamic Sub and Dynamic Negate M18x19_plus36 with Input Cascade, Output Chaining, Accumulator, Double Accumulato and Preload Constant 18-bit Systolic FIR Mode M18x19_systolic with Preadder and Coefficient M18x19_systolic with Input Cascade, Output Chaining, Accumulator, Double Accumulator and Preload Constant 通过执行下面步骤可以获得设计模板 : 1. 在 Quartus Prime Pro Edition 软件中, 打开一个新的 Verilog HDL 或 VHDL 文件 2. 在 Edit 标签中, 点击 Insert Template 3. 在 Insert Template 窗口提示中, 根据喜好的设计语言点击 Verilog HDL 或者 VHDL 4. 点击 Full Designs 展开选项 5. 在选项中, 点击 Arithmetic > DSP Features > > DSP Features for 20-nm Device 6. 选择符合您设计要求的设计模板, 点击 Insert to append the design template to a new.v or.vhd file 操作模式 Quartus Prime Pro Edition 软件包括用于控制乘法器操作模式的 IP core 在 IP Catalog 中输入参数设置后, Quartus Prime Pro Edition 软件自动配置精度可调 DSP 模块 精度可调 DSP 模块也可以使用 DSP Builder for Intel FPGAs and OpenCL 实现 表 20. 操作模式 定点运算 Intel 提供两种方法实现 Intel Cyclone 10 GX 精度可调 DSP 模块的各种模式 使用 Quartus Prime Pro Edition DSP IP core 和 HDL inferring 以下 Quartus Prime Pro Edition IP core 可用于定点算术实现中的 Intel Cyclone 10 GX 精度可调 DSP 模块 : ALTERA_MULT_ADD ALTMULT_COMPLEX 浮点运算 Intel 提供一种用于实现 Intel Cyclone 10 GX 精度可调 DSP 模块的各种模式的方法 使用 Quartus Prime Pro Edition DSP IP core 以下 Quartus Prime Pro Edition IP core 被支持用于浮点算术实现中的 Intel Cyclone 10 GX 精度可调 DSP 模块 : ALTERA_FP_FUNCTIONS Introduction to Intel FPGA IP Cores 40

41 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 Floating-Point Megafunctions User Guide - ALTERA_FP_FUNCTIONS IP Core Quartus Prime Software Help 用于定点运算的内部系数和预加器当对预加法器功能使能输入寄存器时, 这些输入寄存器必须要有相同的时钟设置 当预加器功能使能时, 输入级联支持仅用于 18-bit 模式 在 18-bit 和 27-bit 模式中, 你可以独立使用系数功能和预加器功能 当在 18-bit 模式下使能内部系数功能时, 必须同时使能顶部以及底部系数 当在 18-bit 模式下使能预加法器功能时, 必须同时使能顶部以及底部预加法器 用于定点运算的累加器 通过使能位于输出寄存器组与累加器之间的 64-bit 双倍累加寄存器, Intel Cyclone 10 GX 器件中的累加器支持双倍累加 Chainout 加法器 表 21. Chainout 加法器 定点运算 您可以使用输出链式路径将另一个 DSP 模块的结果相加 浮点运算您可以使用输出链式路径将另一个 DSP 模块的结果相加 支持某些操作模式 : 乘加或乘减模式 矢量一模式 矢量二模式 资源 表 22. Intel Cyclone 10 GX 器件中定点运算资源 下表按比特精度列出了每种 Intel Cyclone 10 GX 器件的精度可调 DSP 资源 产品系列 精度可调 DSP 模块 独立输入和输出乘法运算符 18 x x x 19 乘法加法器求和模式 18 x 18 与 36 bit 输入相加的乘法加法器 Multiplier Multiplier 10CX CX CX CX

42 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 表 23. Intel Cyclone 10 GX 器件中浮点运算资源 下表按比特精度列出了每种 Intel Cyclone 10 GX 器件的精度可调 DSP 资源 产品系列 精度可调 DSP 模块 单精度浮点乘法模式 单精度浮点加法器模式 单精度浮点乘法累加 模式 峰值 (Peak) 每秒十亿次浮点运算 (GFLOPs) 10CX CX CX CX 模块体系结构 Intel Cyclone 10 GX 精度可调 DSP 模块由下面的单元组成 : 表 24. 模块体系结构 DSP 实现定点运算浮点运算 模块体系结构 输入寄存器组 流水线寄存器块 预加器 内部系数 乘法器 加法器 累加器和 chainout 加法器 脉动寄存器 双倍累加寄存器 输出寄存器组 输入寄存器组 流水线寄存器 乘法器 加法器 累加器和 chainout 加法器 输出寄存器组 如果精度可调 DSP 模块没有配置成定点运算脉动 FIR 模式, 那么两个脉动寄存器都被旁路 42

43 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 25. Intel Cyclone 10 GX 器件中定点运算 18 x 19 模式的精度可调 DSP 模块体系结构 scanin CLK[2..0] ENA[2..0] ACLR[1..0] chainin[63..0] 使能时, 脉动寄存器由与输出寄存器组相同的时钟源提供时钟 LOADCONST ACCUMULATE NEGATE SUB Pre-Adder Multiplier Systolic Register Constant dataa_y0[18..0] dataa_z0[17..0] dataa_x0[17..0] COEFSELA[2..0] Input Register Bank Pipleine Register +/- +/- +/- Pre-Adder Systolic Registers Internal Coefficient x Multiplier Adder + Chainout adder/ accumulator datab_y1[18..0] datab_z1[17..0] datab_x1[17..0] COEFSELB[2..0] +/- Internal Coefficient x Output Register Bank Double Accumulation Register Resulta_[63:0] Resultb_[36:0] scanout chainout[63..0] 图 26. Intel Cyclone 10 GX 器件中定点运算 27 x 27 模式的精度可调 DSP 模块体系结构 chainin[63..0] LOADCONST ACCUMULATE NEG Constant dataa_y0[26..0] dataa_z0[25..0] dataa_x0[26..0] COEFSELA[2..0] Input Register Bank Pipeline Register Pre-Adder +/- Multiplier x +/- Chainout Adder/ Accumulator + Double Accumulation Register Internal Coefficients Output Register Bank 64 Result[63..0] chainout[63..0] 43

44 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 27. Intel Cyclone 10 GX 器件中浮点运算的精度可调 DSP 模块体系结构 chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Pipeline Register Pipeline Register Adder Output Register Bank result[31:0] chainout[31:0] 输入寄存器组 (Input Register Bank) 表 25. 输入寄存器组 定点运算 浮点运算 数据 动态控制信号 两组延迟寄存器 数据 动态 ACCUMULATE 控制信号 DSP 模块中所有寄存器都是正边沿触发并在上电时清零 每个乘法器操作数都能够驱动输入寄存器, 或者直接驱动乘法器而旁路输入寄存器 下面的精度可调 DSP 模块信号控制精度可调 DSP 模块中的输入寄存器 : CLK[2..0] ENA[2..0] ACLR[0] 在定点运算 18 x 19 模式中, 当使用输入级联及 chainout 功能时, 您可以使用延迟寄存器来平衡延迟要求 抽头延迟线功能使您能够从一般布线或者从级联链驱动乘法器输入的顶相 (top leg),18 x 19 模式的 dataa_y0 和 datab_y1, 以及仅 27 x 27 模式的 dataa_y 用于定点运算的两组延迟寄存器 能够在定点运算 18 x 19 模式下使用的两个延迟寄存器以及输入级联链是顶部延迟寄存器和底部延迟寄存器 在 multiplication summed with 36-bit input 模式和 模式下不支持延迟寄存器 44

45 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 28. Intel Cyclone 10 GX 器件中定点运算 18 x 19 模式下的一个精度可调 DSP 模块的输入寄存器 此图仅显示数据寄存器, 没有显示控制信号的寄存器 CLK[2..0] ENA[2..0] scanin[18..0] ACLR[0] dataa_y0[18..0] dataa_z0[17..0] dataa_x0[17..0] Top delay registers datab_y1[18..0] datab_z1[17..0] datab_x1[17..0] Bottom delay registers scanout[18..0] 45

46 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 29. Intel Cyclone 10 GX 器件中定点运算 27 x 27 模式下的一个精度可调 DSP 模块的输入寄存器 此图仅显示数据寄存器, 没有显示控制信号的寄存器 CLK[2..0] ENA[2..0] scanin[26..0] ACLR[0] dataa_y0[26..0] dataa_z0[25..0] dataa_x0[26..0] scanout[26..0] 流水线寄存器流水线寄存器用于获得最大的 Fmax 性能 如果不需要高 Fmax, 那么流水线寄存器可以被旁路 下面精度可调 DSP 模块信号控制精度可调 DSP 模块中的流水线寄存器 : CLK[2..0] ENA[2..0] ACLR[1] 浮点运算有流水线寄存器的 2 个延迟层, 可以作以下用途 : 旁路流水线寄存器的所有延迟层 使用流水线寄存器的其中一个延迟层 使用流水线寄存器的两个均延迟层 定点运算的预加器每个精度可调 DSP 模块有两个 19-bit 预加器 这些预加器可以配置成以下配置 : 两个独立的 19-bit 预加器 一个 27-bit 预加器 46

47 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 预加器支持以下输入配置的加减运算 : 18 x 19 模式的 18-bit ( 有符号或无符号 ) 加法或减法 27 x 27 模式的 26-bit 加法或减法当使用同一个 DSP 模块中的两个预加器时, 它们必须共享相同的操作类型 ( 加法或减法 ) 定点运算的内部系数 Intel Cyclone 10 GX 精度可调 DSP 模块具有从动态输入或者内部系数中选择被乘数的灵活性 对于 18-bit 和 27-bit 模式的被乘数, 内部系数最多支持 8 个常数系数 内部系数功能使能时, COEFSELA/COEFSELB 用于控制系数多路复用器的选择 乘法器 一个精度可调 DSP 模块可根据乘法器的数据位宽及实现同时执行多个乘法运算 每个精度可调 DSP 模块中有两个乘法器 这两个乘法器可配置成下面几种操作模式 : 表 26. 操作模式 定点运算 浮点运算 一个 27 x 27 乘法器 两个 18 ( 有符号 )/( 无符号 ) x 19 ( 有符号 ) 乘法器 一个浮点运算单精度乘法器 加法器 操作模式说明 ( 第 49 页 ) 提供了关于乘法器操作模式的详细信息 根据不同的操作模式, 您可以按如下使用加法器 : 一个 55-bit 或 38-bit 加法器 一个浮点运算单精度加法器 DSP 实现使用动态 SUB 端口的加法使用动态 SUB 端口的减法 定点运算 Yes Yes 浮点运算 No No 用于定点运算的累加器和 Chainout 加法器 Intel Cyclone 10 GX 精度可调 DSP 模块支持用于定点运算的一个 64-bit 累加器和一个 64-bit 加法器 下面信号能够动态控制累加器功能 : NEGATE LOADCONST ACCUMULATE 47

48 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 通过使能位于输入寄存器块与累加器之间的 64-bit 双倍累加寄存器, 累加器支持双倍累加 在两个定点算术独立 18 x 19 模式中不支持累加器和 chainout 加法器功能 表 27. 累加器功能和动态控制信号 此表列出了动态信号设置和每种功能的描述 在此表中,X 代表 "don't care" 功能说明 NEGATE LOADCONST ACCUMULATE Zeroing( 归零 ) 禁用累加器 Preload( 预加载 ) Accumulation( 累加 ) 结果始终与预加载值相加 在 64-bit 预加载值中, 只有一个比特的值能为 1 它可用作舍入 DSP 结果到 64-bit 结果的任何位置 将当前结果与之前累加结果相加 X 1 Decimation + Accumulate( 抽取 + 累加 ) 此功能将当前结果转换成二补 数, 然后与之前结果相加 1 X 1 Decimation + Chainout Adder( 抽取 +Chainout 加法器 ) 此功能获取当前结果并将其转换成二补数, 然后与之前 DSP 模块的输出相加 用于定点运算的脉动寄存器 每个精度可调 DSP 模块有两个脉动寄存器 如果精度可调 DSP 模块没有配置成定点运算脉动 FIR 模式, 那么这两个脉动寄存器都被旁路 第一组脉动寄存器包括 18-bit 和 19-bit 寄存器, 分别用于寄存顶部乘法器的 18-bit 和 19-bit 输入 第二组脉动寄存器用于延迟前一个精度可调 DSP 模块的 chainin 输入 您必须使用与输出寄存器块相同的时钟源对所有的脉动寄存器提供时钟 必须开启输出寄存器 用于定点运算的双倍累加寄存器 双倍累加寄存器是累加器路径中的一个额外寄存器 使能双倍累加寄存器会导致累加器路径中的一个额外时钟周期 此寄存器具有与输出寄存器块相同的 CLK,ENA 和 ACLR 设置 通过使能此寄存器能够有两个使用相同数量精度可调 DSP 模块的累加器通道 这在处理交错复杂数据 (I, Q) 时很有用 输出寄存器组 (Output Register Bank) 时钟信号的正边沿触发 74-bit 可旁路输出寄存器块, 并在上电后清零 48

49 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 下面的 DSP 模块信号控制 DSP 模块中的输出寄存器 : CLK[2..0] ENA[2..0] ACLR[1] 3.5. 操作模式说明 这一部分描述如何配置 Intel Cyclone 10 GX 精度可调 DSP 模块来有效支持定点运算和浮点运算操作模式 : 表 28. 操作模式 定点运算 浮点运算 独立乘法器模式 乘法加法器求和模式 独立复数乘法器 与 36-Bit 输入相加的 18 x 18 乘法模式 脉动 FIR 模式 乘法模式 加法或减法模式 乘加或乘减模式 乘法累加模式 矢量一模式 矢量二模式 直接矢量点积 复数乘法 定点运算的操作模式 独立乘法器模式 在独立输入与输出乘法器模式中, 精度可调 DSP 模块执行通用乘法器的单独乘法运算操作 配置 每个模块的乘法器数量 18 ( 有符号 ) x 19 ( 有符号 ) 2 18 ( 无符号 ) x 18 ( 无符号 ) 2 27 ( 有符号或无符号 ) x 27 ( 有符号或无符号 ) 1 49

50 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 x 18 或者 18 x 19 独立乘法器 图 30. Intel Cyclone 10 GX 器件中每个精度可调 DSP 模块有两个 18 x 18 或者 18 x 19 独立乘法器 在此图中, 变量定义如下 : 对于 18 x 19 操作数,n = 19 和 m = 37 对于 18 x 18 操作数,n = 18 和 m = 36 data_b1[(n-1)..0] data_a1[17..0] Variable-Precision DSP Block n 18 Multiplier x m [(m-1)..0] data_b0[(n-1)..0] data_a0[17..0] n 18 Input Register Bank Pipeline Register Multiplier x Output Register Bank m [(m-1)..0] x 27 独立乘法器 图 31. Intel Cyclone 10 GX 器件每个精度可调 DSP 模块一个 27 x 27 独立乘法器模式 在此模式中, 当与 chainout 加法器或累加器结合时,result 能够高达 64 bit Variable-Precision DSP Block Multiplier dataa_b0[26..0] dataa_a0[26..0] Input Register Bank Pipeline Register x Output Register Bank 54 Result[53..0] 独立复合乘法器 Intel Cyclone 10 GX 器件支持使用两个定点运算乘法加法器模式的 18 x 19 复合乘法器模式 50

51 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 32. 复合乘法公式示例 虚部 [(a d) + (b c)] 在第一个精度可调 DSP 模块中实现, 而实部 [(a c) - (b d)] 在第二个精度可调 DSP 模块中实现 x 19 复合乘法器 图 33. Intel Cyclone 10 GX 器件中一个具有两个精度可调 DSP 模块的 18 x 19 复合乘法器 Variable-Precision DSP Block 1 Multiplier c[18..0] b[17..0] d[18..0] Input Register Bank Pipeline Register x Multiplier Adder + Output Register Bank 38 Imaginary Part (ad+bc) a[17..0] 18 x Variable-Precision DSP Block 2 Multiplier d[18..0] 19 x Adder b[17..0] c[18..0] Input Register Bank Pipeline Register Multiplier - Output Register Bank 38 Real Part (ac-bd) a[17..0] 18 x 51

52 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 乘法加法器求和模式 图 34. Intel Cyclone 10 GX 器件基于一个精度可调 DSP 模块的两个 18 x 19 乘法器的和 SUB_COMPLEX dataa_y0[18..0] Variable-Precision DSP Block 19 Multiplier dataa_x0[17..0] 18 x datab_y1[18..0] 19 Input Register Bank Pipeline Register Multiplier +/- Adder Output Register Bank 38 Result[37..0] x datab_x1[17..0] 与 36-Bit 输入相加的 18 x 19 乘法运算 Intel Cyclone 10 GX 精度可调 DSP 模块支持一个与 36-bit 输入相加的 18 x 19 乘法运算 使用顶部乘法器对 18 x 19 乘法提供输入, 而底部乘法器被旁路 datab_y1[17..0] 和 datab_y1[35..18] 信号级联生成一个 36-bit 输入 图 35. Intel Cyclone 10 GX 器件中与 36-Bit 输入相加的 18 x 19 乘法模式 SUB_COMPLEX dataa_y0[17..0] Variable-Precision DSP Block 19 Multiplier dataa_x0[17..0] datab_y1[35..18] Input Register Bank Pipeline Register x +/- Output Register Bank 37 Result[37..0] datab_y1[17..0] 18 Adder 脉动 FIR 模式 FIR 滤波器的基本结构包括一系列乘法运算和其后的一个加法运算 图 36. 基本 FIR 滤波器公式 52

53 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 根据抽头数量和输入大小, 链接大量加法器能够导致相当大的延迟 要解决该延迟性能问题, 使用脉动形式 (systolic form) 与每个抽头中的额外延迟单元以增加延迟为代价来提高性能 图 37. 脉动 FIR 滤波器等效电路 y [ n ] w 1[ n ] w 2 [ n ] w k 1 [ n ] [ n w k ] c c 1 2 c k 1 c k x [ n ] Intel Cyclone 10 GX 精度可调 DSP 模块支持以下脉动 FIR 结构 : 18-bit 27-bit 在脉动 FIR 模式中, 乘法器的输入来自四组不同的数据源 : 两个动态输入 一个动态输入和一个系数输入 一个系数输入和一个预加器输出 一个动态输入和一个预加器输出 映射脉动模式用户视图到精度可调模块体系结构视图 下图显示了通过使用 Intel Cyclone 10 GX 精度可调 DSP 模块 (d) 重新时序化寄存器和重结构化加法器能够实现脉动 FIR 过滤器 (a) 的用户视图 如 (b) 中所示, 在 chainin,dataa_y0 和 dataa_x0 输入路径上 Register B 能够重新时序化到脉动寄存器 (c) 中显示了寄存器重新时序化的最终结果 如 (d) 中所示,chainout 加法器将通过重新结构化加法器输入和位置得到的两个乘法器结果的和与 chainin 输入相加 53

54 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 38. 映射脉动模式用户视图到精度可调模块体系结构视图 x[n] c1 x[n-2] c2 x[n-4] c3 x[n-6] c4 (a) Systolic FIR Filter User View w1[n] w2[n] Register A w3[n] Register B w4[n] Register A y[n] (b) Variable Precision Block Architecture View (Before Retiming) dataa_y0 x[n] dataa_x0 c1 datab_y1 x[n-2] datab_x1 c2 First DSP Block dataa_y0 x[n-4] dataa_x0 c3 datab_y1 x[n-6] datab_x1 c4 Second DSP Block w1[n] Multiplier w2[n] Multiplier w3[n] w4[n] Register A Chainin from Previous DSP Block Register B y[n] Adder Output Register Bank Result Chainout Adder Retiming (c) Variable Precision Block Architecture View (After Retiming) dataa_y0 x[n] dataa_x0 c1 datab_y1 x[n-2] datab_x1 c2 First DSP Block dataa_y0 x[n-4] dataa_x0 c3 datab_y1 x[n-6] Output Register C Register datab_x1 c4 Bank Result Second DSP Block w1[n] Multiplier w2[n] Multiplier Systolic Registers w4[n] Register A Chainin from Previous DSP Block Register B w3[n] y[n] Adder Output Register Bank Result Systolic Register Chainout Adder Output Register C Register Bank Result dataa_y0 x[n-4] Second DSP Block (d) Variable Precision Block Architecture View (Adder Restructured) dataa_y0 x[n] dataa_x0 c1 datab_y1 x[n-2] First DSP Block dataa_x0 c3 datab_y1 x[n-6] datab_x1 c4 datab_x1 c2 Systolic Registers w1[n] Multiplier w2[n] Multiplier w4[n] w3[n] Register A Chainin from Previous DSP Block Adder Register B y[n] Adder Output Register Bank Result Systolic Register Chainout Adder Output Register C Register Bank Result Bit 脉动 FIR 模式 在 18-bit 脉动 FIR 模式中, 加法器配置成双 44-bit 加法器, 因此当使用 18 x 19 操作模式时会产生 7 bits 成本 (overhead), 从而产生 37-bit 结果 这使得总共 16 个 18 x 19 乘法器或者 Intel Cyclone 10 GX 精度可调 DSP 模块能够级联在一起组成一个脉动 FIR 结构 图 39. Intel Cyclone 10 GX 器件的 18-Bit 脉动 FIR 模式 chainin[43..0] 44 使能时, 脉动寄存器由与输出寄存器组相同的时钟源提供时钟 Pre-Adder Multiplier Systolic Register dataa_y0[17..0] dataa_z0[17..0] dataa_x0[17..0] COEFSELA[2..0] datab_y1[17..0] datab_z1[17..0] datab_x1[17..0] Input Register Bank Pipeline Register Pre-Adder +/- Adder +/- +/- Internal Coefficient Systolic Registers x Multiplier x + Chainout adder or accumulator Output Register Bank 44 Result[43..0] COEFSELB[2..0] 3 Internal Coefficient 18-bit Systolic FIR 44 chainout[43..0] 54

55 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 Bit 脉动 FIR 模式 在 27-bit 脉动 FIR 模式中,chainout 加法器或累加器配置成 64-bit 操作, 当使用 27-bit 数据 (54-bit 乘积 ) 时提供 10 比特成本 (overhead) 这使得总共 11 个 27 x 27 乘法器或者 11 个 Intel Cyclone 10 GX 精度可调 DSP 模块级联在一起组成一个脉动 FIR 结构 27-bit 脉动 FIR 模式支持每个 DSP 模块一阶脉动滤波器 (one stage systolic filter) 的实现 在此模式中不需要脉动寄存器 图 40. Intel Cyclone 10 GX 器件的 27-Bit 脉动 FIR 模式 chainin[63..0] 64 Pre-Adder Multiplier dataa_y0[25..0] dataa_z0[25..0] dataa_x0[26..0] COEFSELA[2..0] Input Register Bank Pipeline Register Internal Coefficient 27 x +/- +/- Adder + Chainout adder or accumulator Output Register Bank 27-bit Systolic FIR 64 chainout[63..0] 浮点运算的操作模式 单一浮点运算功能一个浮点运算 DSP 可以执行 : 乘法模式 加法或减法模式 乘法累加模式 乘法模式此模式使您能够应用基本的浮点乘法 (y*z) 55

56 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 41. Intel Cyclone 10 GX 器件的乘法模式 chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] chainout[31:0] 加法或减法模式 此模式使您能够应用基本的浮点加法 (x+y) 或者基本的浮点减法 (y-x) 图 42. Intel Cyclone 10 GX 器件的加法或减法模式 chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] chainout[31:0] 乘法累加模式 此模式先执行浮点乘法, 再执行与乘积的浮点加法 { ((y*z) + acc) or ((y*z) - acc) } 56

57 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 43. Intel Cyclone 10 GX 器件的乘法累加模式 chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] chainout[31:0] 多浮点运算功能 两个或以上浮点运算 DSP 可以执行 : 乘加或乘减模式, 如果 chainin 参数关闭, 此模式使用单浮点运算 DSP 矢量一模式 矢量二模式 直接矢量点积 复数乘法 乘加或乘减模式 此模式先执行浮点乘法, 再执行浮点加法或浮点减法 { ((y*z) + x) or ((y*z) - x) } chainin 参数用于使能多链路 (multiple-chain) 模式 图 44. Intel Cyclone 10 GX 器件的乘加或乘减模式 chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] chainout[31:0] 57

58 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 矢量一模式 此模式先执行浮点乘法, 再执行与之前可变 DSP 模块的 chainin 输入的浮点加法 输入 x 直接加入到 chainout (result = Y*Z + chainin, 其中 chainout = x) 图 45. Intel Cyclone 10 GX 器件的矢量一模式 chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] chainout[31:0] 矢量二模式 此模式执行浮点乘法, 乘积被直接加入到 chainout 然后作为输出结果将之前可变 DSP 模块的 chainin 输入与 input x 相加 (result = x + chainin, 其中 chainout = y*z) 图 46. Intel Cyclone 10 GX 器件的矢量二模式 chainin[31:0] accumulate dataa_x0[31:0] dataa_y0[31:0] dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] chainout[31:0] 直接矢量点积 在下图中, 通过设置以下 DSP 模式, 直接矢量点积由几个 DSP 模块实现 : chainin 参数使能的乘加和乘减模式 矢量一 矢量二 58

59 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 47. 直接矢量点积 chainin[31:0] accumulate dataa_x0[31:0] J dataa_y0[31:0] I dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] IJ +KL Vector One chainout[31:0] accumulate AB + CD + EF + GH dataa_x0[31:0] H dataa_y0[31:0] G dataa_z0[31:0] Input Register Bank Multiplier chainin[31:0] Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] Vector Two chainout[31:0] accumulate EF + GH dataa_x0[31:0] F dataa_y0[31:0] E dataa_z0[31:0] Input Register Bank Multiplier chainin[31:0] Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] EF + GH Vector One chainout[31:0] accumulate AB + CD dataa_x0[31:0] D dataa_y0[31:0] C dataa_z0[31:0] Input Register Bank Multiplier chainin[31:0] Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] AB + CD + EF + GH Vector Two chainout[31:0] accumulate dataa_x0[31:0] B dataa_y0[31:0] A dataa_z0[31:0] Input Register Bank Multiplier chainin[31:0] Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] AB + CD Multi-Chain chainout[31:0] 复合乘法 Intel Cyclone 10 GX 器件使用四个 Intel Cyclone 10 GX 精度可调 DSP 模块来支持浮点运算单精度复数乘法器 图 48. 复合乘法公式示例 59

60 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 虚部 [(a d) + (b c)] 在头两个精度可调 DSP 模块中实现, 而实部 [(a c) - (b d)] 在第二个精度可调 DSP 模块中实现 图 49. 实结果的复合乘法 chainin[31:0] accumulate dataa_x0[31:0] a dataa_y0[31:0] c dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] Multiplication Mode chainout[31:0] chainin[31:0] accumulate dataa_x0[31:0] b dataa_y0[31:0] d dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Subtract Output Register Bank result[31:0] Result Real Multiply-Subtract Mode chainout[31:0] 60

61 3. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块 图 50. 虚结果的复合乘法 chainin[31:0] accumulate dataa_x0[31:0] a dataa_y0[31:0] d dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] Multiplication Mode chainout[31:0] chainin[31:0] accumulate dataa_x0[31:0] b dataa_y0[31:0] c dataa_z0[31:0] Input Register Bank Multiplier Pipeline Register Bank Pipeline Register Bank Pipeline Register Bank Adder Output Register Bank result[31:0] Result Imaginary Multiply-Add Mode chainout[31:0] 3.6. Intel Cyclone 10 GX 器件中的精度可调 DSP 模块修订历史 日期版本修订内容 2017 年 5 月 首次发布 61

62 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 本章节介绍了 Intel Cyclone 10 GX 器件中不同结构的时钟网络与锁相环 (PLL) 的高级特性 Quartus Prime Pro Edition 软件不需要外部器件来使能 PLL 及其功能 4.1. 时钟网络 Intel Cyclone 10 GX 器件包括具有下面层次结构的时钟网络 : 全局时钟 (GCLK) 网络 局域时钟 (RCLK) 网络 外围时钟 (PCLK) 网络 小型外围时钟 (SPCLK) 网络 大型外围时钟 (LPCLK) 网络 Intel Cyclone 10 GX 器件中的时钟资源 表 29. Intel Cyclone 10 GX 器件中的时钟资源 时钟输入管脚 器件可用的资源数量时钟资源的来源 10CX085 10CX105 10CX150 10CX220 HSSI: 4 differential I/O: 32 singleended or 16 differential 高速串行接口 (HSSI): REFCLK_GXB[L][1][C,D]_CH[B,T][p,n] 管脚 I/O: CLK_[2A, 2J, 2K, 2L, 3A, 3B]_[0,1][p,n] 管脚 GCLK 网络 器件可用的资源数量时钟资源的来源 All 32 每个通道的物理介质附加层 (PMA) 和物理编码子层 (PCS) TX 和 RX 时钟 每个通道的 PMA and PCS TX 和 RX 分频时钟 Hard IP core 时钟输出信号 DLL 时钟输出 Fractional PLL (fpll) 和 I/O PLL C 计数器输出 用于的 I/O PLL M 计数器输出 REFCLK 和时钟输入管脚 内核信号 相位对齐器计数器输出 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

63 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL RCLK 网络 器件可用的资源数量时钟资源的来源 10CX085 10CX105 10CX150 10CX220 8 每个通道的物理介质附加层 (PMA) 和物理编码子层 (PCS) TX 和 RX 时钟 每个通道的 PMA and PCS TX 和 RX 分频时钟 Hard IP core 时钟输出信号 DLL 时钟输出 fpll 和 I/O PLL C 接收器输出 用于的 I/O PLL M 计数器输出 REFCLK 和时钟输入管脚 内核信号 相位对齐器计数器输出 SPCLK 网络 器件可用的资源数量时钟资源的来源 10CX085 10CX105 10CX150 10CX 对于 HSSI: 每个通道的物理介质附加层 (PMA) 和物理编码子层 (PCS) TX 和 RX 时钟 每个通道的 PMA and PCS TX 和 RX 分频时钟 Hard IP core 时钟输出信号 DLL 时钟输出 fpll C 计数器输出 REFCLK 和时钟输入管脚 内核信号对于 I/O: DPA 输出 (LVDS I/O only) I/O PLL C 和 M 计数器输出 时钟输入管脚 内核信号 相位对齐器计数器输出 LPCLK 网络 器件可用的资源数量时钟资源的来源 10CX085 10CX105 10CX150 10CX 对于 HSSI: 每个通道的物理介质附加层 (PMA) 和物理编码子层 (PCS) TX 和 RX 时钟 每个通道的 PMA and PCS TX 和 RX 分频时钟 Hard IP core 时钟输出信号 DLL 时钟输出 fpll C 和 M 计数器输出 REFCLK 和时钟输入管脚 内核信号对于 I/O: DPA 输出 (LVDS I/O only) I/O PLL C 和 M 计数器输出 时钟输入管脚 内核信号 相位对齐器计数器输出 关于时钟输入管脚连接的详细信息, 请参考管脚连接指南 指南 : 支持 I/O PLL 参考时钟输入管脚的 I/O 标准 ( 第 143 页 ) 63

64 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL Cyclone 10 GX Device Family Pin Connection Guidelines 层次结构时钟网络 指南 : 支持 I/O PLL 参考时钟输入管脚的 I/O 标准 ( 第 143 页 ) Intel Cyclone 10 GX 器件包括 3 层时钟网络层次结构 层次结构的顺序如下 : 1. GCLK RCLK PCLK 和 GCLK and RCLK 时钟 2. Section 时钟 (SCLK) 3. Row 时钟 每列 HSSI 和 I/O 包含时钟驱动器, 将共享总线驱动到相应的 GCLK RCLK 和 PCLK 时钟网络 在每个时钟连接到每个 HSSI 或 I/O bank 的时钟布线之前, Intel Cyclone 10 GX 时钟网络 (GCLK RCLK 和 PCLK) 是通过 SCLK 进行布线的 SCLK 的设置是透明的 Quartus Prime Pro Edition 软件根据 GCLK RCLK 和 PCLK 网络自动布线 SCLK 每个 SCLK spine 的高度都是一致的, 与 HSSI 和 I/O bank 的高度相匹配 器件中 SCLK spine 的数量取决于 HSSI 和 I/O bank 的数量 图 51. Intel Cyclone 10 GX 器件的 SCLK Spine 区域 Bank SCLK Spine Region HSSI Column I/O Column I/O Column Intel Cyclone 10 GX 器件在 SCLK spine 区域中最多提供 33 个 SCLK 网络 SCLK 网络能够驱动每行时钟域中的六行时钟 行时钟是内核功能模块,I/O 接口和 HSSI 接口的时钟资源 六个独立信号可布线到每行时钟区域中 驱动每个 SCLK 的多路复用器的连接模式将时钟源限制为 SCLK spine 区域 每个 SCLK 能够从 GCLK RCLK LPCLK 或者 SPCLK 行选择时钟资源 下图显示了每个 SCLK spine 区域中的 GCLK RCLK PCLK 或者 GCLK and RCLK 时钟网络驱动的 SCLK GCLK RCLK PCLK 和 GCLK and RCLK 时钟共享同一 SCLK 布线资源 要确保设计能在 Quartus Prime Pro Edition 软件中成功布线, 时钟资源的总数一定不要超过每一个 SCLK spine 区域中的 SCLK 限制 64

65 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 图 52. SCLK Spine 中的层次结构时钟网络 驱动到 SCLK 的 PLL 的时钟输出 可用于时钟网络 ( 驱动最大器件中每个脊柱区域中的 SCLK) 的最大资源数 GCLK/GCLK feedback RCLK/RCLK feedback First level Second level Third level SPCLK LPCLK SCLK 33 6 Row clock 时钟网络类型 全局时钟网络 (Global Clock Networks) GCLK 可用作功能模块的低偏斜时钟源, 例如 : 自适应逻辑模块 (ALM) 数字信号处理 (DSP) 嵌入式存储器以及 PLL Intel Cyclone 10 GX I/O 单元 (IOE) 和内部逻辑也能够通过使用 GCLK 资源, 作为全局时钟或者高扇出控制信号, 例如 : 同步或异步清零与时钟使能信号 Intel Cyclone 10 GX 器件提供 GCLK, 能够驱动整个器件 GCLK 覆盖器件中的每个 SCLK spine 区域 每个 GCLK 都可以通过 Symbolic GCLK Networks 图中指示的方向进行访问 局域时钟网络 RCLK 网络对单一 RCLK 区域中包含的逻辑提供低时钟插入延迟和偏斜 Intel Cyclone 10 GX IOE 和指定区域中的内部逻辑也能够驱动 RCLK 来创建内部生成的局域时钟和高扇出 (high fanout) 信号 Intel Cyclone 10 GX 器件提供 RCLK, 能够水平驱动芯片 RCLK 覆盖器件同一行中所有 SCLK 脊柱 (spine) 区域 外设时钟网络 PCLK 网络提供最低的插入延迟以及与 RCLK 网络相同的偏移 小型外设时钟网络 每个 HSSI 或者 I/O bank 含有 12 个 SPCLK SPCLK 在 HSSI bank 中覆盖一个 SCLK 脊区, 以及在同一行中彼此相邻的 I/O bank 中覆盖一个 SCLK 脊区 65

66 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 图 53. Intel Cyclone 10 GX 器件的 SPCLK 网络 此图是硅晶片的顶视图, 对应于器件封装的反向图 Bank HSSI Column I/O Column I/O Column 时钟网络源 大型外设时钟网络 每个 HSSI 或者 I/O bank 有 2 个 LPCLK 与 SPCLK 相比,LPCLK 具有更大的网络覆盖 LPCLK 在 HSSI bank 中覆盖一个 SCLK 脊区 (SCLK spine region), 以及在同一行中彼此相邻的 I/O bank 中覆盖一个 SCLK 脊区 专用时钟输入管脚 本节介绍了驱动的 GCLK,RCLK 和 PCLK 网络的时钟网络源 专用时钟输入管脚的来源如下 : fpll HSSI 列中的 REFCLK_GXB[L][1][C,D]_CH[B,T][p,n] I/O PLL I/O 列中的 CLK_[2A, 2J, 2K, 2L, 3A, 3B]_[0,1][p,n] 您可以将专用时钟输入管脚用于高扇出控制信号, 例如 : 异步清零 预置和时钟使能信号, 以及一些需要直接使用 GCLK 或者 RCLK 的协议信号 专用时钟输入管脚可以是 I/O PLL 的差分时钟或者单端时钟 当专用时钟输入管脚用作单端时钟输入时, 只有 CLK_[2,3][A..L]_[0,1][p,n] 管脚具有到 PLL 的专用连接 fpll 仅支持差分时钟输入 通过全局或局域时钟驱动 PLL 能导致 PLL 输入上的更高抖动, 并且 PLL 将无法对全局或局域时钟进行完全补偿 Intel 建议使用专用时钟输入管脚来实现驱动 PLL 的最佳性能 内部逻辑 指南 : 支持 I/O PLL 参考时钟输入管脚的 I/O 标准 ( 第 143 页 ) 您可以使用内核布线驱动每个 GCLK 和 RCLK 网络, 以使内部逻辑能够驱动高扇出 低偏斜信号 66

67 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL DPA 输出 HSSI 时钟输出 PLL 时钟输出 时钟控制模块 每个 DPA 都能够驱动 PCLK 网络 HSSI 时钟输出能够驱动 GCLK,RCLK 和 PCLK 网络 fpll 和 I/O PLL 时钟输出能够驱动所有时钟网络 每个 GCLK,RCLK 和 PCLK 网络都有各自的时钟控制模块 时钟控制模块具有以下特性 : 时钟源选择 ( 动态选择仅用于 GCLK) 时钟断电 ( 静态或动态时钟使能或禁用仅用于 GCLK 和 RCLK) Clock Control Block (ALTCLKCTRL) IP Core User Guide 提供有关 ALTCLKCTRL IP core 和时钟多路复用方案的详细信息 Intel Cyclone 10 GX 器件中的管脚映射 表 30. HSSI 列的时钟输入管脚,PLL 计数器输出和时钟控制模块输入之间的映射 时钟 由... 提供 inclk[0] 相邻 fpll 的 PLL 计数器 C0 和 C2 inclk[1] 相邻 fpll 的 PLL 计数器 C1 和 C3 inclk[2] 和 inclk[3] 同一 HSSI bank 上的任意两个专用时钟管脚 表 31. I/O 列的时钟输入管脚,PLL 计数器输出和时钟控制模块输入之间的映射 一个计数器只能分配给一个 inclk 时钟 由... 提供 inclk[0] inclk[1] inclk[2] inclk[3] CLK_[2,3][A..L]_0p 或者相邻 I/O PLL 的任意计数器 CLK_[2,3][A..L]_0n 或者相邻 I/O PLL 的任意计数器 CLK_[2,3][A..L]_1p 或者相邻 I/O PLL 的任意计数器 CLK_[2,3][A..L]_1n 或者相邻 I/O PLL 的任意计数器 GCLK 控制模块 通过静态或动态地使用内部逻辑来驱动多路复用器选择输入, 可以为 GCLK 选择模块选择时钟源 当动态地选择时钟源时, 您可以选择 PLL 输出 ( 例如 C0 或 C1), 或者选择一组时钟管脚或者 PLL 输出 67

68 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 图 54. Intel Cyclone 10 GX 器件的 GCLK 控制模块 关于 HSSI 列或 I/O 列的对应 CLKSELECT[1..0], 请参考管脚映射表 PLL Counter Outputs/CLK Pins 4 HSSI Output CLKn Pin DPA Output 当 CLKn 管脚用作单端 PLL 时钟输入时, 它不是专用时钟输入 CLKn 管脚能够使用 GCLK 驱动 PLL 当器件处于用户模式, 您能够通过内部逻辑动态控制时钟选择信号 CLKSELECT[1..0] 此 multiplexer 支持用户可控制的动态切换 2 Enable/ Disable GCLK Static Clock Select Internal Logic Internal Logic 当器件处于用户模式, 由于不能动态控制信号, 所以您只能通过配置文件 (SRAM 目标文件 [.sof] 或编程目标文件 [.pof]) 设置时钟选择信号 您可以通过 Quartus Prime Pro Edition 软件, 使用 ALTCLKCTRL IP 内核对 GCLK 网络多路复用器的输入时钟源和 clkena 信号进行设置 当使用 ALTCLKCTRL IP 内核动态选择时钟源时, 使用 CLKSELECT[0..1] 信号选择输入 注意 : 您只能切换同一 I/O 或 HSSI 组中的专用时钟输入 RCLK 控制模块 Intel Cyclone 10 GX 器件中的管脚映射 ( 第 67 页 ) 提供 HSSI 列和 I/O 列的时钟输入管脚,PLL 计数器输出和时钟控制模块输入之间的映射 您只能通过使用由 Quartus Prime Pro Edition 生成的配置文件 (.sof 或.pof) 中的配置位设置来对 RCLK 选择模块的时钟源选择进行控制 图 55. Intel Cyclone 10 GX 器件的 RCLK 控制模块 CLKp Pin CLKn Pin CLKn 管脚用作单端 PLL 时钟输入时不是专用时钟输入 CLKn 管脚能够使用 RCLK 驱动 PLL HSSI Output PLL Counter Outputs 2 Enable/ Disable RCLK DPA Output Internal Logic Static Clock Select Internal Logic 当器件在用户模式下时, 您只能通过配置文件 (.sof 或.pof) 设置时钟选择信号 ; 它们不能被动态控制 您可以通过 Quartus Prime Pro Edition 软件, 使用 ALTCLKCTRL IP 内核来对 RCLK 网络的输入时钟源和 clkena 信号进行设置 68

69 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL PCLK 控制模块 PCLK 控制模块驱动 SPCLK 以及 LPCLK 网络 要驱动 HSSI PCLK, 需要选择 HSSI 输出,fPLL 输出或者时钟输入管脚 要驱动 I/O PCLK, 需要选择 DPA 时钟输出,I/O PLL 输出或时钟输入管脚 图 56. Intel Cyclone 10 GX 器件的 HSSI 列的 PCLK 控制模块 CLKp Pin CLKn Pin HSSI Output Fractional PLL Output Static Clock Select PCLK from HSSI Column 图 57. Intel Cyclone 10 GX 器件的 I/O 列的 PCLK 控制模块 CLKp Pin CLKn Pin DPA Output I/O PLL Output Static Clock Select 时钟断电 PCLK from I/O Column 您可以通过 Quartus Prime Pro Edition 软件, 使用 ALTCLKCTRL IP 内核来对 PCLK 网络的输入时钟源和 clkena 信号进行设置 您可以使用静态和动态方法对 GCLK 和 RCLK 时钟网络进行断电 当一个时钟网络断电时, 由时钟网络提供的所有逻辑均处于关闭状态, 从而降低了器件的总功耗 通过 Quartus Prime Pro Edition 生成的配置文件 (.sof 或.pof) 中的配置位设置, 未使用的 GCLK,RCLK 和 PCLK 网络会自动断电 动态时钟使能或者禁用功能使内部逻辑能够对 GCLK 和 RCLK 网络进行同步上电或者断电 此功能独立于 PLL, 并直接应用于时钟网络 注意 : 您不能动态使能或禁用驱动 PLL 的 GCLK 或 RCLK 网络 当内核频率很高时, 动态门控大型时钟可能会影响芯片性能 时钟使能信号 如果 GCLK 或 RCLK 输出驱动 PLL 的输入, 那么不能使用时钟控制模块的时钟使能和禁用电路 69

70 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 图 58. 使用时钟使能和禁用电路的 clkena 实现 此图显示了时钟控制模块的时钟使能和禁用电路的实现 R1 和 R2 旁路路径不用于 PLL 外部时钟 clkena Clock Select Multiplexer Output D R1 Q D R2 Q GCLK/ RCLK/ PLL_[2,3][A..L]_CLKOUT[0..3][p,n] 此选择线由.sof 或.pof 中的一个比特设置静态控制 在时钟网络级支持 clkena 信号, 而不是在 PLL 输出计数器级 这样即使在没有使用 PLL 的时侯也能够关断 (gate off) 时钟 您也可以使用 clkena 信号控制 PLL 的专用外部时钟 图 59. clkena 信号的实例 此图显示了一个时钟输出使能的波形实例 clkena 信号同步到时钟输出的下降沿 Clock Select Multiplexer Output 使用 clkena 信号使能或禁用 GCLK 和 RCLK 网络或 PLL_[2,3][A..L]_CLKOUT[0..3][p,n] 管脚 clkena AND Gate Output with R2 Bypassed (ena Port Registered as Falling Edge of Input Clock) AND Gate Output with R2 Not Bypassed (ena Port Registered as Double Register with Input Clock) Intel Cyclone 10 GX 器件有一个额外的亚稳态寄存器, 用于 GCLK 和 RCLK 网络的异步使能或者禁用 您可以在 Quartus Prime Pro Edition 中有选择性地旁路这一寄存器 由于与回路相关的计数器不会受到影响, 因此 PLL 能够独立于 clkena 信号, 并保持在锁定状态 这一特性对于要求低功耗或睡眠模式的应用非常有用 如果系统在重新同步过程中不能承受频率过冲, 那么 clkena 信号也能够禁用时钟输出 4.2. Intel Cyclone 10 GX PLLs PLL 为器件时钟管理 外部系统时钟管理和高速 I/O 接口提供可靠的时钟管理和综合 Intel Cyclone 10 GX 器件系列包含以下 PLL: fplls 可作为小数 PLL 或整数 PLL 使用 I/O PLLs 仅可作为整数 PLL 使用 70

71 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL fpll 位于 HSSI Bank 中, 靠近收发器模块 每个 HSSI bank 包含两个 fpll 在传统整数模式或者小数模式下可以独立配置每个 fpll 在小数模式下,fPLL 可以使用三阶 delta-sigma 调制进行操作 每个 fpll 有四个 C 计数器和一个 L 计数器输出 I/O PLL 位于 I/O Bank 中, 靠近硬存储控制器和 LVDS 串化器 / 解串器 (SERDES) 模块 每个 I/O bank 包含一个 I/O PLL I/O PLL 能够在传统整数模式下运行 每个 I/O PLL 有九个 C 计数器输出 在某些特定的器件封装中, 您可以使用那些在设计中未被绑定的 I/O bank 中的 I/O PLL 这些 I/O PLL 必须从 FPGA core 或者通过同一 I/O 列中的另一个 I/O PLL 的专用级联连接获取其参考时钟源 Intel Cyclone 10 GX 器件有高达 6 个最高密度的 fpll 和 I/O PLL Intel Cyclone 10 GX PLL 有不同的内核模拟结构和功能支持 表 32. Intel Cyclone 10 GX 器件中的 PLL 特性 初步 特性 Fractional PLL I/O PLL 整数模式 (Integer Mode) Yes Yes 小数模式 (Fractional Mode) Yes C 输出计数器 4 9 M 计数器分频因子 8 to to 160 N 计数器分频因子 1 to 32 1 to 80 C 计数器分频因子 1 to to 512 L 计数器分频因子 1, 2, 4, 8 专用外部时钟输出 Yes 专用时钟输入管脚 Yes Yes 外部输入管脚 Yes 扩频输入时钟跟踪 (4) Yes Yes 源同步补偿 Yes 直接补偿 Yes Yes 普通补偿 Yes 零延迟缓存补偿 Yes 外部补偿 Yes LVDS 补偿 Yes 补偿绑定 Yes 压控振荡器 (VCO) 输出驱动 DPA 时钟 Yes 继续... (4) 所提供的输入时钟抖动在输入抖动容限规范内 71

72 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 特性 Fractional PLL I/O PLL 相移分辨率 (5) 72 ps ps 可编程占空比 固定的 50% 占空比 Yes 断电模式 Yes Yes PLL 使用 fpll 被优化用作收发器发送 PLL 和综合参考时钟频率 fpll 可用作 : 降低电路板上所需要的振荡器数量 可以减少 FPGA 所使用的时钟管脚, 因为一个参考时钟源可以产生多种不同频率的时钟输出 补偿时钟网络延迟 收发器的传输时钟 I/O PLL 被优化与存储器接口和 LVDS SERDES 一起使用 I/O PLL 可用作 : 降低电路板上所需要的振荡器数量 可以减少 FPGA 所使用的时钟管脚, 因为一个参考时钟源可以产生多种不同频率的时钟输出 简化外部存储器接口和高速 LVDS 接口的设计 I/O PLL 与 I/O 的紧密耦合使时序收敛更容易 补偿时钟网络延迟 零延迟缓存 PLL 体系结构 图 60. Intel Cyclone 10 GX 器件的小数分频 PLL 高级结构图 专用参考时钟管脚参考时钟网络接收器输入管脚另一个具有 PLL 极联的 PLL 输出 全局时钟或内核时钟 Refclk 多路复用器 输入参考时钟 N Counter refclk Up PFD Down fbclk Charge Pump and Loop Filter VCO /2 L Counter /1, 2, 4, 8 M Counter Delta Sigma Modulator /2 C Counter (5) 最小相移等于压控振荡器 (VCO) 周期除以 4(fPLL) 或者 8(I/O PLL) 对于度数递增, Intel Cyclone 10 GX 器件能够以至少 45 (I/O PLL) 或者 90 (fpll) 递增所有输出频率 更小的度数递增有可能受到频率和分频系数的限制 72

73 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 图 61. Intel Cyclone 10 GX 器件的 I/O PLL 高级结构图 To DPA Block 对于单端时钟输入,CLKp 和 CLKn 管脚都有到 PLL 的专用连接 Dedicated Clock Inputs GCLK/RCLK Cascade Input from Adjacent I/O PLL 4 inclk0 inclk1 Clock Switchover Block Lock Circuit locked N PFD CP LF VCO extswitch clkbad0 clkbad1 activeclock 8 8 C0 C1 C2 C3 C8 M PLL Output Multiplexer Casade Output to Adjacent I/O PLL GCLKs RCLKs LVDS RX/TX Clock LVDS RX/TX Load Enable FBOUT External Memory Interface DLL 此 FBOUT 端口由 PLL 中的 M 计数器驱动 Direct Compensation Mode Zero Delay Buffer, External Feedback Modes LVDS Compensation Mode Source Synchronous, Normal Modes FBIN LVDS Clock Network GCLK/RCLK Network PLL 控制信号 您可以使用复位信号控制 PLL 操作和重新同步, 使用锁定信号观测 PLL 的状态 复位 (reset) 每个 PLL 的 IP 内核的复位信号端口如下 : fpll pll_powerdown I/O PLL reset 复位信号是每个 PLL 的复位或者重同步输入 器件输入管脚或者内部逻辑能够驱动这些输入信号 当复位信号被驱高时,PLL 计数器复位, 对 PLL 输出清零, 使 PLL 处于失锁状态 VCO 然后恢复为默认设置 当复位信号再次被驱低时,PLL 在重新锁定的同时将重新同步到它的输入 每次 PLL 失锁后必须置位复位信号以保证 PLL 输入与输出时钟之间的正确相位关系 您可以使用 Quartus Prime Pro Edition 参数编辑器将 PLL 设置成失锁 (loss-of-lock) 后自动自复位 (selfreset) 当下面其中一个条件为真时就必须包括复位信号 : 设计中使能了 PLL 重配置或者时钟切换功能 失锁 (loss-of-lock) 情况过后, 必须维持 PLL 输入与输出时钟之间的相位关系 注意 : 如果 FPGA 转换到用户模式时 PLL 的输入时钟没有翻转或者不稳定, 那么即便使能了自复位功能 (self-reset), 也要在输入时钟变得稳定并在规格范围内后复位 PLL 如果在重配置 PLL 或者外部时钟源之后 PLL 不能锁定到参考时钟, 那么即便使能了自复位功能 (self-reset), 也要在输入时钟变得稳定并在规格范围内后复位 PLL 对于 fpll, 器件上电后, 当 fpll 上电校准完成时 (pll_cal_busy 信号置低 ), 您必须复位 fpll 73

74 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 锁定 (locked) 时钟模式 每个 PLL 的 IP 内核的锁定信号端口如下 : fpll pll_locked I/O PLL locked 锁定检测电路 (lock detection circuit) 提供了一个到内核逻辑的信号, 表明时钟在相位以及频率上已经锁定到参考时钟 时钟模式对时钟网络延迟进行补偿, 以对齐 PLL 时钟输入上升沿和时钟输出的上升沿 对您设计中的时序关键时钟路径选择适当类型的补偿 并非总是需要 PLL 补偿 PLL 应该在直接模式下 ( 无补偿 ) 配置, 除非需要补偿 直接模式提供最佳的 PLL 抖动性能, 并避免不必要地消耗补偿时钟资源 默认的时钟模式是直接补偿模式 fpll 支持以下时钟模式 : 直接补偿 补偿绑定 I/O PLL 支持以下时钟模式口 : 直接补偿 正常补偿 源同步补偿 LVDS 补偿 零延迟缓存 (ZDB) 补偿 外部 (EFB) 补偿 时钟倍频与分频 Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide 提供关于 I/O PLL 操作模式的详细信息 PLL Feedback and Cascading Clock Network, Cyclone 10 Transceiver PHY User Guide 提供关于 fpll 操作模式的详细信息 Intel Cyclone 10 GX PLL 输出频率通过整数模式下的缩放因子 M/(N C) 与其输入参考时钟源相关联 输入时钟与预缩放因子 N 相除, 然后乘以因子 M 控制环路驱动 VCO 以匹配 f in (M/N) Quartus Prime Pro Edition 软件根据输入到 Altera IOPLL IP core for I/O PLL 的输入频率 倍频和分频值来自动选择相应的缩放因子 74

75 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 预缩放计数器 N 和乘法计数器 M 每个 PLL 都有一个预缩放计数器 (N) 和一个乘法计数器 (M) M 和 N 计数器不使用占空比控制, 是因为这些计数器仅用于计算分频 后缩放计数器,C 每一个输出端口都有一个单独的后缩放计数器 C 对于不同频率的多个 C 计数器输出,VCO 的值被设为输出频率的最小公倍数, 以满足其频率规格 例如, 如果一个 I/O PLL 所要求的输出频率是 55 MHz 和 100 MHz, 那么 Quartus Prime Pro Edition 会将 VCO 设置为 1.1 GHz(55 MHz 和 100 MHz 在 VCO 频率范围内的最小公倍数 ) 然后, 后缩放计数器 C 会降低每个输出端口的 VCO 频率 后缩放计数器,L fpll 有一个额外的后缩放计数器 L L 计数器使用 M/(N L) 缩放因子对其时钟源的频率进行综合 L 计数器生成一个差分时钟对 (0 度到 180 度 ) 并驱动 HSSI 时钟网络 三角积分调制器 (Delta-Sigma Modulator) delta-sigma modulator (DSM) 与 M 乘法计数器一起用于使能 fpll 运行在小数模式 DSM 从周期到周期动态地修改 M 计数器因子 不同的 M 计数器因子允许 "average" M 计数器因子是一个非整数值 小数模式 (Fractional Mode) 在小数模式中,M 计数器值等于 M 因子和小数值的和 小数值等于 K/2 32, 其中 K 是一个 0 到 (2 32 1) 之间的整数 整数模式 (Integer Mode) 当 fpll 运行在整数模式时,M 是一个整数值,DSM 是禁用的 I/O PLL 只能在整数模式下运行 可编程相移 Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide 提供了关于 Quartus Prime 软件中 I/O PLL 软件支持的详细信息 PLLs and Clock Networks chapter, Cyclone 10 Transceiver PHY User Guide 提供了关于 Quartus Prime 软件中 fpll 软件支持的详细信息 可编程相移特性使 fpll 以及 I/O PLL 都能够生成具有固定相移的输出时钟 PLL 的 VCO 频率决定了相移的精度 最小相移增量为 1/8 (I/O PLL) 或 1/4 (fpll) 的 VCO 周期 例如, 如果 I/O PLL 使用 1000 MHz 的 VCO 频率运行,125 ps 的相移步长是可能的 Quartus Prime Pro Edition 根据输入到 IP 内核的用户指定相移值自动调整 VCO 频率 75

76 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 可编程占空比 可编程占空比功能使 I/O PLL 能够生成具有可变占空比的时钟输出 只有 I/O PLL post-scale 计数器 C 支持此功能 fpll 不支持可编程占空比功能, 只有固定的 50% 占空比 I/O PLL C 计数器的值决定了占空比的精度 该精度定义为 50% 除以后缩放计数器的值 例如, 如果 C0 计数器是 10, 则 5% 的步长可用于 5% 到 90% 之间的占空比选择 如果 I/O PLL 在外部模式下, 那么需要对驱动 fbin 管脚的计数器设置 50% 的占空比 Quartus Prime Pro Edition 软件根据您在 IOPLL IP core parameter editor 中输入的占空比对 VCO 频率进行自动调整 可编程占空比与可编程相移的结合可以生成精确的非重叠时钟 PLL 级联 (PLL Cascading) Intel Cyclone 10 GX 器件支持 PLL-to-PLL 级联 与单一 PLL 相比,PLL 级联能够综合更多的输出时钟频率 如果在设计中级联 PLL, 那么源 ( 上游 ) PLL 必须有一个低带宽设置, 而目的 ( 下游 ) PLL 必须有一个高带宽设置 级联期间, 源 PLL 的输出用作目的 PLL 的参考时钟 ( 输入 ) 级联 PLL 的带宽设置必须不同 如果级联 PLL 的带宽设置相同, 那么级联 PLL 可能会放大某些频率上的相位噪声 Intel Cyclone 10 GX 器件仅对内核应用支持 I/O-PLL-to-I/O-PLL 级联 在此模式中, 上游 I/O PLL 和下游 I/O PLL 必须位于同一 I/O 列中 Intel Cyclone 10 GX fpll 不对内核应用支持 PLL 级联模式 参考时钟源 时钟切换 Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide 提供了关于 Quartus Prime 软件中 I/O PLL 级联的详细信息 Implementing PLL Cascading, Cyclone 10 Transceiver PHY User Guide 提供了关于 Quartus Prime 软件中 fpll 级联的详细信息 有三种可能的 I/O PLL 的参考时钟源 时钟可以来自专用管脚, 内核时钟网络或者专用级联网络 Intel 建议使用专用管脚提供 I/O PLL 参考时钟 ( 如果可能 ) 如果您想对 PLL 参考时钟使用一个非专用管脚, 那么必须要在 Quartus Prime Pro Edition 软件中明确地将时钟提升到一个全局信号 您可以提供两种 I/O PLL 的参考时钟 两种参考时钟都能够来自专用管脚 只有一种参考时钟能够来自内核时钟 只有一种参考时钟能够来自专用级联网络 时钟切换功能使 PLL 能够在两个参考输入时钟之间进行切换 此功能用于时钟备份或双时钟域的应用, 在此应用中如果前一个时钟停止运行, 那么系统就开启备份时钟 当时钟不再翻转或者不再基于用户控制信号 extswitch 时, 设计能够自动执行时钟切换 76

77 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 自动时钟切换 Intel Cyclone 10 GX PLL 支持以下时钟切换模式 : 自动切换 时钟检测电路监控当前的参考时钟 如果当前参考时钟停止翻转, 那么该参考时钟会自动在 inclk0 或者 inclk1 时钟之间切换 手动时钟切换 使用 extswitch 信号控制时钟切换 当 extswitch 信号脉冲保持至少三个时钟周期的低电平以切换 inclk 时,PLL 的参考时钟会从 inclk0 切换到 inclk1, 反之亦然 通过手动覆盖的自动切换 (automatic switchover with manual override) 此模式是自动切换和手动时钟切换的综合 当 extswitch 信号变低时, 它将覆盖自动时钟切换功能 只要 extswitch 信号为低, 进一步的切换操作就会被阻止 Intel Cyclone 10 GX PLL 支持一个完全可配置的时钟切换功能 图 62. 自动时钟切换电路结构图 此图显示了内置在 PLL 中的自动切换电路的结构图 clkbad0 clkbad1 activeclock Clock Sense Switchover State Machine clksw Clock Switch Control Logic extswitch inclk0 inclk1 Multiplexer Out N Counter refclk PFD fbclk 当前参考时钟不存在时, 时钟检测模块会自动切换到 PLL 参考的备用时钟 在您的设计中, 通过连接备用时钟到 PLL 的 inclk1 端口可以选择一个时钟源作为备用时钟 时钟切换电路发出三个状态信号 clkbad0,clkbad1 和 activeclock 来自 PLL 在逻辑阵列中实现定制切换的电路 在自动切换模式中,clkbad0 和 clkbad1 信号表明这两个时钟输入的状态 当这两个信号置位时, 时钟检测模块检测到相应时钟输入已经停止翻转 如果 inclk0 和 inclk1 之间的频差大于 20%, 那么这两个信号无效 activeclock 信号表明两个时钟输入 (inclk0 或者 inclk1) 的哪一个被选作 PLL 的参考时钟 当这两个时钟输入之间的频差大于 20%,activeclock 信号是唯一有效的状态信号 当 PLL 的当前参考时钟停止翻转时, 使用切换电路在 inclk0 与 inclk1 之间自动切换 当两个时钟中的一个无效而另一个有效时, 您可以在 inclk0 与 inclk1 之间来回切换任意次数 77

78 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 例如, 在要求备份时钟 ( 其频率与参考时钟频率相同 ) 的应用中, 切换状态机会生成一个 clksw 信号, 用于控制多路复用器选择 在此情况下,inclk1 变成 PLL 的参考时钟 当使用自动时钟切换模式时, 必须满足下列要求 : 当配置 FPGA 时, 这两个时钟输入都必须运行 两个时钟输入的周期差异不能超过 20% 输入时钟必须满足输入抖动规范, 以确保该状态信号的正确操作 输入时钟中的毛刺可能会导致输入时钟之间的频差超过 20% 如果当前时钟输入停止翻转, 而另一个时钟也没有翻转, 那么将不会启用切换功能, 并且 clkbad[0..1] 信号是无效的 如果两个时钟输入的频率不同, 但它们的周期差在 20% 以内, 那么时钟检测模块会检测到时钟何时停止翻转 然而,PLL 在切换完成后可能会失锁, 从而需要时间重新锁定 注意 : 图 63. 使用时钟切换功能时, 您必须通过复位信号对 PLL 进行复位, 以保持 PLL 输入与输出时钟之间的相位关系 失锁检测后的自动切换 此图显示了自动切换模式的切换功能实例波形 在此实例中,inclk0 信号保持在低电平 在 inclk0 信号保持在低电平大概两个时钟周期后, 时钟检测电路驱高 clkbad0 信号 由于参考时钟信号 (inclk0) 没有翻转, 因此切换状态机通过 extswitch 信号控制多路复用器, 以切换到备用时钟 inclk1 inclk0 inclk1 muxout clkbad0 clkbad1 activeclock 在 inclk0 或 inclk1( 根据哪个信号可用 ) 的下降沿使能切换功能, 在此图中, 在 inclk1 的下降沿使能切换功能 手动覆盖的自动切换 (Automatic Switchover with Manual Override) 在手动覆盖的自动切换模式中,extswitch 信号可用于用户或系统控制的切换情况 此模式可用于相同频率切换或者不同频率的输入之间的切换 例如, 如果 inclk0 是 66 MHz,inclk1 是 200 MHz, 那么必须使用 extswitch 信号控制切换 自动时钟检测电路不能监控频差大于 100% (2 ) 的时钟输入 (inclk0 和 inclk1) 频率 78

79 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 当时钟源来自背板上的多个板卡, 并且需要一个在操作频率之间系统控制的切换时, 该功能是非常有用的 你必须选择备用时钟频率和设置 M N C L 和 K 计数器, 以便 VCO 运行在建议的操作频率范围内 如果指定组合的 inclk0 和 inclk1 频率不能满足这一要求, 那么 Altera IOPLL (for I/O PLL) parameter editor 将会通知您 图 64. 使用 extswitch( 手动 ) 控制的时钟切换 此图显示一个由 extswitch 信号控制的时钟切换波形 在此情况中, 两个时钟源都是可用的, 并且 inclk0 被选作参考时钟 extswitch 信号变低, 开始切换流程 在 inclk0 的下降沿, 计数器的参考时钟 muxout 关断 (gated off) 以防止产生时钟毛刺 在 inclk1 的下降沿, 参考时钟多路复用器从 inclk0 切换到 inclk1, 作为 PLL 参考 activeclock 信号的变化表明当前驱动 PLL 的时钟 inclk0 inclk1 muxout extswitch activeclock clkbad0 clkbad1 要启动一个手动时钟切换事件, 当 extswitch 信号变低时,inclk0 和 inclk1 都必须运行 在手动切换的自动覆盖模式中,activeclock 信号在 extswitch 信号从逻辑高跳变到逻辑低之后进行反转 由于两个时钟在手动切换期间仍然可用, 因此 clkbad 信号不会变高 由于切换电路是负边沿敏感的, 因此 extswitch 信号的上升沿不会导致电路从 inclk1 切换回 inclk0 当 extswitch 信号再次变低时, 重复整个过程 只有当目的时钟可用时,extswitch 信号和自动切换才能工作 如果目的时钟不可用, 那么状态机会一直等待, 直到该时钟可用 Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide 提供了关于 Quartus Prime 软件中 I/O PLL 软件支持的详细信息 PLLs and Clock Networks chapter, Cyclone 10 Transceiver PHY User Guide 提供了关于 Quartus Prime 软件中 fpll 软件支持的详细信息 手动时钟切换 (Manual Clock Switchover) 在手动时钟切换模式中,extswitch 信号控制选择 inclk0 还是 inclk1 作为 PLL 的输入时钟 默认情况下选择 inclk0 当 extswitch 信号从逻辑高电平跳变到逻辑低电平并保持至少三个 inclk 周期使 inclk 进行切换时, 启动一个时钟切换事件 79

80 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 你必须将 extswitch 信号再拉回到高电平才能执行另一个时钟切换事件 如果不需要另一个时钟切换事件, 那么在初始切换后保持 extswitch 处于逻辑低电平状态 拉低 extswitch 信号至少三个 inclk 周期使 inclk 进行切换来执行另一个时钟切换事件 如果 inclk0 和 inclk1 的频率不同并且一直运行, 那么 extswitch 信号最短的低电平时间一定要大于或等于 inclk0 与 inclk1 之间较低频率的三个时钟周期 图 65. Intel Cyclone 10 GX PLL 中的手动时钟切换电路 extswitch inclk0 inclk1 Clock Switch Control Logic N Counter PFD muxout refclk fbclk 指南 通过在 Altera IOPLL (for I/O PLL) IP core 中指定切换延迟, 您可以延迟时钟切换操作 指定切换延迟时,extswitch 信号必须保持高电平至少三个 inclk 周期使 inclk 进行切换, 并加上已经指定的延迟周期数以启动时钟切换 Altera I/O Phase-Locked Loop (Altera IOPLL) IP Core User Guide 提供了关于 Quartus Prime 软件中 I/O PLL 软件支持的详细信息 PLLs and Clock Networks chapter, Cyclone 10 Transceiver PHY User Guide 提供了关于 Quartus Prime 软件中 fpll 软件支持的详细信息 当在 Intel Cyclone 10 GXPLL 中实现时钟切换时, 需要遵循下面的指导原则 : 自动时钟切换要求 inclk0 和 inclk1 频率偏差保持在 20% 以内, 否则将导致 clkbad0 和 clkbad1 信号无法正常运行 使用手动时钟切换时,inclk0 and inclk1 之间的差异能够大于 100% (2 ) 然而, 两个时钟源的频差和相差都有可能导致 PLL 失锁 复位 PLL 确保了在输入和输出时钟之间保持正确的相位关系 当 extswitch 信号变低以启动手动时钟切换事件时,inclk0 和 inclk1 都必须运行, 否则会导致时钟切换操作无法正常进行 要求时钟切换功能以及低频率漂移的应用必须使用低带宽 PLL 当参考输入时钟变化时, 低带宽 PLL 要比高带宽 PLL 反应慢 发生切换时, 与高带宽 PLL 相比, 低带宽 PLL 更慢地传播时钟停止到输出 然而, 要知道低带宽 PLL 也会增加锁定时间 切换发生后,PLL 在一个有限的重同步周期锁定到一个新的时钟 PLL 重新锁定所需要的时间取决于 PLL 配置 在您的设计中,PLL 的输入时钟与输出时钟之间的相位关系是非常重要的 时钟切换完成后要置位复位信号至少 10 ns 等待锁定的信号变高并且稳定后, 再重新使能 PLL 的输出时钟 显示了当前时钟丢失时,VCO 频率逐渐下降, 然后在 VCO 锁定到备用时钟时又回升的情况 80

81 4. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 图 66. VCO 切换操作频率 Primary Clock Stops Running Switchover Occurs F vco VCO Tracks Secondary Clock PLL 重配置和动态相移 fpll 和 I/O PLL 支持具有以下功能的 PLL 重配置和动态相移 : PLL 重配置 重配置 M, N 和 C 计数器 能够重配置小数分频设置 (fpll) 动态相移 执行正或负相移 fpll 仅支持一个动态相移操作中一个相位步进, 其中每个相位步进等于 1/4 VCO 周期 I/O PLL 支持一个动态相移操作中多个相位步进, 其中每个相位步进等于 1/8 VCO 周期 Using PLLs and Clock Networks, Cyclone 10 Transceiver PHY User Guide 提供了关于在 Quartus Prime 软件中实现 fpll 重配置的详细信息 4.3. Intel Cyclone 10 GX 器件中的时钟网络和 PLL 修订历史 文档版本 修订内容 更新了 Reset 部分中的 PLL reset 的注释 日期版本修订内容 2017 年 5 月 首次发布 81

82 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX I/O 支持以下功能 : 单端, 非电压参考和电压参考的 I/O 标准 低电压差分信号 (LVDS) RSDS mini-lvds HSTL HSUL 和 SSTL I/O 标准 串化器 / 解串器 (SERDES) 可编程输出电流强度 可编程摆率 可编程总线保持 可编程的弱上拉电阻 可编程预加重 LVDS 标准 可编程 I/O 延迟 可编程差分输出电压 (V OD ) 开漏输出 带和不带校准的片上串行匹配 (R S OCT) 片上并行匹配 (R T OCT) 片上差分匹配 (R D OCT) 动态断电的 HSTL 和 SSTL 输入缓冲 所有 I/O bank 的动态片上并行匹配 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

83 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 5.1. Intel Cyclone 10 GX 器件中的 I/O 和差分 I/O 缓冲 通用 I/O (GPIO) 由 LVDS I/O 和 3 V I/O bank 组成 : LVDS I/O bank 支持高达 1.8 V 的差分和单端 I/O 标准 LVDS I/O 管脚形成真差分 LVDS 通道的管脚对 每对支持两个管脚之间的并行输入 / 输出匹配 可将每个 LVDS 通道用作 transmitter only 或 receiver only 每个 LVDS 通道支持带 DPA 电路的发送 SERDES 和接收 SERDES 例如 : 将 24 个通道中的 10 个通道用作发送器 其余的通道, 可将其中 13 个通道用作接收器, 另一个通道用作参考时钟 3 V I/O bank 支持高达 3 V 的单端和差分 SSTL HSTL 和 HSUL I/O 标准 这个 I/O bank 内的单端 I/O 支持所有可编程的 I/O 单元 (IOE) 功能, 除了 : 可编程预加重 R D 片上匹配 (OCT) 校准 R S 和 R T OCT 内部 V REF 生成 Intel Cyclone 10 GX 器件支持所有 LVDS I/O bank 中的 LVDS: 所有的 LVDS I/O bank 支持 R D OCT 的真 LVDS 输入和真 LVDS 输出缓冲器 该器件不支持仿 LVDS 通道 该器件支持驱动 SERDES 的 I/O PLL 的单端和差分 I/O 参考时钟 Intel Cyclone 10 GX 封装的 FPGA I/O 资源 ( 第 88 页 ) 列出了每个 Cyclone 10 GX 封装中可用的 3 V 和 LVDS I/O 缓冲的数量 5.2. Intel Cyclone 10 GX 器件中的 I/O 标准和电平 Intel Cyclone 10 GX 器件中支持的 I/O 标准 表 33. Intel Cyclone 10 GX 器件的 FPGA I/O 中所支持的 I/O 标准 I/O 标准 I/O 缓冲器类型支持应用标准支持 LVDS I/O 3V I/O 3.0 V LVTTL/3.0 V LVCMOS No Yes 通用 JESD8-B 2.5 V LVCMOS No Yes 通用 JESD V LVCMOS Yes Yes 通用 JESD V LVCMOS Yes Yes 通用 JESD V LVCMOS Yes Yes 通用 JESD8-12 SSTL-18 Class I 和 Class II (6) Yes Yes 通用 JESD8-15 SSTL-15 Class I 和 Class II Yes Yes DDR3 继续... (6) 虽然 Intel Cyclone 10 GX I/O 缓冲支持各种存储器应用的 I/O 标准, 但是 Intel 仅支持 DDR3 DDR3L 和 LPDDR3 存储器接口等 IP 83

84 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O I/O 标准 I/O 缓冲器类型支持应用标准支持 LVDS I/O 3V I/O SSTL-15 Yes Yes DDR3 JESD79-3D SSTL-135 SSTL-135 Class I 和 Class II Yes Yes DDR3L SSTL-125 SSTL-125 Class I 和 Class II Yes Yes DDR3U SSTL-12 SSTL-12 Class I 和 Class II (6) Yes No 通用 POD12 (6) Yes No 通用 JESD V HSTL Class I 和 Class II (6) Yes Yes 通用 JESD V HSTL Class I 和 Class II (6) Yes Yes 通用 JESD V HSTL Class I 和 Class II Yes Yes 通用 JESD8-16A HSUL-12 (6) Yes Yes 通用 差分 SSTL-18 Class I 和 Class II (6) Yes Yes 通用 JESD8-15 差分 SSTL-15 Class I 和 Class II Yes Yes DDR3 差分 SSTL-15 Yes Yes DDR3 JESD79-3D 差分 SSTL-135 SSTL-135 Class I 和 Class II 差分 SSTL-125 SSTL-125 Class I 和 Class II Yes Yes DDR3L Yes Yes DDR3U 差分 SSTL-12 SSTL-12 Class I 和 Class Yes No RLDRAMIII II (6) 差分 POD12 (6) Yes No 通用 JESD8-24 差分 1.8 V HSTL Class I 和 Class II (6) Yes Yes 通用 JESD8-6 差分 1.5 V HSTL Class I 和 Class II (6) Yes Yes 通用 JESD8-6 差分 1.2 V HSTL Class I 和 Class II Yes Yes 通用 JESD8-16A 差分 HSUL-12 (6) Yes Yes 通用 LVDS Yes No SGMII SFI 和 SPI ANSI/TIA/ EIA-644 Mini-LVDS Yes No SGMII SFI 和 SPI RSDS Yes No SGMII SFI 和 SPI LVPECL Yes No SGMII SFI 和 SPI Intel Cyclone 10 GX 封装的 FPGA I/O 资源 ( 第 88 页 ) 列出了每个 Cyclone 10 GX 封装中可用的 3 V 和 LVDS I/O 缓冲的数量 84

85 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 器件中的 I/O 标准电平 表 34. Intel Cyclone 10 GX I/O 标准和电平 该表列出了 Intel Cyclone 10 GX 器件所支持的每种 I/O 标准的典型电源 I/O 标准 输入 (7) V CCIO (V) 输出 V CCPT (V) ( 预驱动器电压 ) V REF (V) ( 输入参考电压 ) V TT (V) ( 板级匹配电压 ) 3.0 V LVTTL/3.0 V LVCMOS 3.0/ V LVCMOS 3.0/ V LVCMOS V LVCMOS V LVCMOS SSTL-18 Class I 和 Class II V CCPT SSTL-15 Class I 和 Class II V CCPT SSTL-15 V CCPT SSTL-135 SSTL-135 Class I 和 Class II V CCPT SSTL-125 SSTL-125 Class I 和 Class II V CCPT SSTL-12 SSTL-12 Class I 和 Class II V CCPT POD12 V CCPT V HSTL Class I 和 Class II V CCPT V HSTL Class I 和 Class II V CCPT V HSTL Class I 和 Class II V CCPT HSUL-12 V CCPT 差分 SSTL-18 Class I 和 Class II V CCPT 差分 SSTL-15 Class I 和 Class II V CCPT 差分 SSTL-15 V CCPT 差分 SSTL-135 SSTL-135 Class I 和 Class II 差分 SSTL-125 SSTL-125 Class I 和 Class II 差分 SSTL-12 SSTL-12 Class I 和 Class II V CCPT V CCPT V CCPT 差分 POD12 V CCPT 差分 1.8 V HSTL Class I 和 Class II V CCPT 差分 1.5 V HSTL Class I 和 Class II V CCPT 差分 1.2 V HSTL Class I 和 Class II V CCPT 继续... (7) SSTL HSTL 差分 SSTL 差分 HSTL POD 差分 POD LVDS RSDS Mini-LVDS LVPECL HSUL 和差分 HSUL 的输入由 V CCPT 供电 85

86 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O I/O 标准 输入 (7) V CCIO (V) 输出 V CCPT (V) ( 预驱动器电压 ) V REF (V) ( 输入参考电压 ) V TT (V) ( 板级匹配电压 ) 差分 HSUL-12 V CCPT LVDS V CCPT Mini-LVDS V CCPT RSDS V CCPT LVPECL ( 仅差分时钟输入 ) V CCPT 1.8 指南 : 遵守 3.0 V 连接的器件绝对最大额定值 ( 第 142 页 ) 指南 :VREF 资源和 VREF 管脚 ( 第 142 页 ) Intel Cyclone 10 GX 器件中的 MultiVolt I/O 接口 MultiVolt I/O 接口功能支持所有封装的 Intel Cyclone 10 GX 器件与不同供电电压系统的连接 : Intel Cyclone 10 GX 器件中的每个 I/O bank 都有其自身 V CCIO 供电, 但仅支持一个 V CCIO 电压 所支持的 V CCIO 电压是 1.2 V 1.25 V 1.35 V 1.5 V 1.8 V 2.5 V 或者 3.0 V 2.5 V 和 3.0 V V CCIO 仅在 3 V I/O 缓冲类型中受到支持 I/O 缓冲由 V CC V CCPT 和 V CCIO 供电 5.3. Intel Cyclone 10 GX 器件的 Intel FPGA I/O IP 内核 I/O 系统受到几个 Intel FPGA I/O IP 内核的支持 GPIO 支持 GPIO 组件的操作 LVDS SERDES 支持高速源同步 SERDES 的操作 Intel FPGA OCT 支持 OCT 校准模块 Intel FPGA PHYlite for Parallel Interfaces 支持 strobe-based 采集 I/O 单元的动态 OCT 和 I/O 延迟 该 IP 内核通过单端 I/O 也用于通用源同步接口 PHYlite 存储器 IP 内核用户指南 Altera GPIO IP 内核用户指南 Altera OCT IP 内核用户指南 Altera LVDS SERDES IP 内核用户指南 5.4. Intel Cyclone 10 GX 器件的 I/O 资源 Intel Cyclone 10 GX 器件的 GPIO Bank SERDES 和 DPA 位置 ( 第 87 页 ) (7) SSTL HSTL 差分 SSTL 差分 HSTL POD 差分 POD LVDS RSDS Mini-LVDS LVPECL HSUL 和差分 HSUL 的输入由 V CCPT 供电 86

87 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 封装的 FPGA I/O 资源 ( 第 88 页 ) Intel Cyclone 10 GX 器件的 I/O Bank 组 ( 第 88 页 ) Intel Cyclone 10 GX 器件的 I/O 纵向移植 ( 第 89 页 ) Intel Cyclone 10 GX 器件的 GPIO Bank SERDES 和 DPA 位置 I/O bank 位于 I/O 列 每个 I/O bank 包含其自身的 PLL DPA 和 SERDES 电路 要了解关于每种器件封装中可用的模块化 I/O bank 的详细信息, 请参考相关信息 图 67. Intel Cyclone 10 GX 器件的 I/O Bank 2L Transceiver Block 2K 2J 3B 2A 3A 3 V I/O LVDS I/O 器件收发器的布局提供 Intel Cyclone 10 GX 器件中关于收发器 bank 的更多信息 Intel Cyclone 10 GX 器件的 I/O Bank 组 ( 第 88 页 ) 列出了每个 Intel Cyclone 10 GX 封装中可用的 I/O bank 的 I/O 管脚数 Intel Cyclone 10 GX 封装的 FPGA I/O 资源 ( 第 88 页 ) 列出了每个 Cyclone 10 GX 封装中可用的 3 V 和 LVDS I/O 缓冲的数量 Intel Cyclone 10 GX 器件管脚输出 (Pin-Out) 文件提供了每种 Intel Cyclone 10 GX 器件的管脚输出文件 Altera GPIO IP 内核用户指南 Intel Cyclone 10 GX 器件的 PLL 和时钟 ( 第 127 页 ) 87

88 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 封装的 FPGA I/O 资源 表 35. Intel Cyclone 10 GX 器件中的 GPIO 缓冲和 LVDS 通道 U484 封装是一种 0.8 mm 间距的焊球栅阵列 所有其它的封装是 1.0 mm 间距的焊球栅阵列 LVDS 通道数不包括专用的时钟管脚 产品系列 封装 GPIO 真 LVDS 通道 编码 类型 3 V I/O LVDS I/O 总数量 10CX085 U pin UBGA F pin FBGA CX105 U pin UBGA F pin FBGA F pin FBGA CX150 U pin UBGA F pin FBGA F pin FBGA CX220 U pin UBGA F pin FBGA F pin FBGA Intel Cyclone 10 GX 器件的 I/O Bank 组 ( 第 88 页 ) 列出了每个 Intel Cyclone 10 GX 封装中可用的 I/O bank 的 I/O 管脚数 Intel Cyclone 10 GX 器件中的 I/O 和差分 I/O 缓冲 ( 第 83 页 ) Intel Cyclone 10 GX 器件的 GPIO Bank SERDES 和 DPA 位置 ( 第 87 页 ) Intel Cyclone 10 GX 器件中支持的 I/O 标准 ( 第 83 页 ) Intel Cyclone 10 GX 器件的 I/O Bank 组 Intel Cyclone 10 GX 器件中的 I/O 管脚以模块化 I/O bank 组的形式进行分组 : 模块化 I/O bank 有独立的供电, 使得每个 bank 可以支持不同的 I/O 标准 每个模块化 I/O bank 可以支持使用相同电压的多个 I/O 标准 下表列出了可用的 I/O bank 每个 bank 中 I/O 管脚的总数量以及每种 Intel Cyclone 10 GX 产品系列和器件封装的总数量 表 CX085 和 10CX105 器件的模块化 I/O Bank 产品系列 10CX085 10CX105 封装 U484 F672 U484 F672 F780 3 V I/O Bank 2L LVDS I/O Bank 2K J 继续... 88

89 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 产品系列 10CX085 10CX105 封装 U484 F672 U484 F672 F780 2A B 48 3A 总数 表 CX150 和 10CX220 器件的模块化 I/O Bank 产品系列 10CX150 10CX220 封装 U484 F672 F780 U484 F672 F780 3 V I/O Bank 2L LVDS I/O Bank 2K J A B A 总数 Intel Cyclone 10 GX 器件的 GPIO Bank SERDES 和 DPA 位置 ( 第 87 页 ) Intel Cyclone 10 GX 封装的 FPGA I/O 资源 ( 第 88 页 ) Intel Cyclone 10 GX 器件的 I/O Bank 组 ( 第 88 页 ) Intel Cyclone 10 GX 器件的 I/O Bank 组 ( 第 88 页 ) 指南 :LVDS SERDES IP Core 实例化 ( 第 144 页 ) Intel Cyclone 10 GX 器件的 I/O 纵向移植 图 68. Intel Cyclone 10 GX 产品系列之间的移植能力 下列箭头表示移植路径 阴影部分为每纵向移植路径中所包含的器件 浅色阴影为相同路径中具有较少资源的器件 要实现相同移植路径中各产品系列之间的 I/O 完全移植, 需要限制 I/O 和收发器的使用以匹配具有最低 I/O 和收发器数的产品系列 器件 10CX085 10CX105 10CX150 10CX220 封装 U484 F672 F780 注意 : 要验证管脚移植的兼容性, 需要使用 Quartus Prime Pro Edition 软件 Pin Planner 中的 Pin Migration View 窗口 89

90 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 验证管脚移植兼容性 ( 第 90 页 ) 移植分配到另一个目标器件提供了关于纵向 I/O 移植的更多信息 验证管脚移植兼容性 可以使用 Quartus Prime Pro Edition 软件 Pin Planner 中的 Pin Migration View 来帮助验证管脚分配是否成功地移植到不同的器件中 您可以使用同一器件封装的不同密度纵向移植到器件, 或者使用不同密度和球数在封装间进行移植 1. 打开 Assignments > Pin Planner 并创建管脚分配 2. 如果需要, 可执行下列选项之一, 在设计中填入带节点名称的 Pin Planner: 分析 & 拟订 (Analysis & Elaboration) 分析 & 综合 (Analysis & Synthesis) 完全编译设计 (Fully compile the design) 3. 然后, 在菜单上, 点击 View > Pin Migration View 4. 要选择或改变移植器件 : a. 点击 Device 打开 Device 对话框 b. 在 Migration compatibility 中点击 Migration Devices 5. 要显示有关该管脚更多的信息 : a. 在 Pin Migration View 窗口中任意右击, 并选择 Show Columns b. 然后, 点击所要显示的管脚功能 6. 如果只是想要查看管脚, 那么至少在与相应管脚具有不同功能的移植结果的一个移植器件中, 打开 Show migration differences 7. 点击 Pin Finder 打开 Pin Finder 对话框, 以查找和高亮显示具有特定功能的管脚 如果只是想要查看由 Pin Finder 对话框中最近查询所高亮显示的管脚, 则打开 Show only highlighted pins 8. 要导出管脚移植信息到一个 Comma-Separated Value 文件 (.csv), 请点击 Export Intel Cyclone 10 GX 器件的 I/O 纵向移植 ( 第 89 页 ) 移植分配到另一个目标器件提供了关于纵向 I/O 移植的更多信息 5.5. Intel Cyclone 10 GX 器件的体系结构和 I/O 的一般功能 Intel Cyclone 10 GX 器件的 I/O 单元结构 ( 第 91 页 ) Intel Cyclone 10 GX 器件的 I/O 管脚特性 ( 第 92 页 ) Intel Cyclone 10 GX 器件中可编程 IOE 功能 ( 第 93 页 ) Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) Intel Cyclone 10 GX 器件的外部 I/O 匹配 ( 第 107 页 ) 90

91 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 器件的 I/O 单元结构 在 Intel Cyclone 10 GX 器件中的 I/O 单元 (IOE) 包括双向 I/O 缓冲器和 I/O 寄存器, 来支持一个完全嵌入式的双向单倍数据速率 (SDR) 或双倍数据速率 (DDR) 的传送 IOE 位于 Intel Cyclone 10 GX 器件内核架构的 I/O 列中 GPIO IOE 寄存器包含 DDR 寄存器 半速率寄存器以及输入 输出和输出使能 (OE) 路径的发送器延迟链 : 可以从组合路径或者寄存路径中获取数据 只有内核时钟对数据进行计时 从内核布线的半速率时钟对半速率寄存器进行计时 内核的全速率时钟对全速率寄存器进行计时 Intel Cyclone 10 GX 器件的 I/O Bank 体系结构 在每个 I/O bank 中, 有 4 个 I/O 通道, 每个通道含有 12 个 I/O 管脚 除了 I/O 通道, 每个 I/O bank 也包含专用的电路, 包括 I/O PLL DPA 模块 SERDES 硬核存储控制器和 I/O 序列器 图 69. I/O Bank 结构 LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair I/O Lane SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair I/O Lane SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA 2L I/O Center I/O DLL OCT I/O CLK VR Transceiver Block 2K 2J 2A 3B 3A 3 V I/O LVDS I/O I/O PLL LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair Hard Memory Controller and PHY Sequencer I/O Lane SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair LVDS I/O Buffer Pair I/O Lane SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA SERDES & DPA 指南 :VREF 资源和 VREF 管脚 ( 第 142 页 ) 介绍了与 I/O 通道相关的 VREF 限制 91

92 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 器件的 I/O 缓冲器和寄存器 I/O 寄存器由用于处理管脚至内核的数据的输入路径 用于处理内核至管脚的数据的输出路径和用于处理 OE 信号至输出缓冲的输出使能 (OE) 路径组成 这些寄存器实现更快的源同步 (sourcesynchronous) 寄存器到寄存器 (register-to-register) 的传输和重同步 通过 GPIO, 利用这些寄存器来实现 DDR 电路 输入和输出路径包含下面的模块 : 输入寄存器 支持从外设到内核传输半 / 全速率数据, 并支持从 I/O 缓冲器中采集双倍或单倍数据速率的数据 输出寄存器 支持从内核到外设传输半 / 全速率数据, 并支持将双倍或单倍数据速率的数据传输到 I/O 缓冲器 OE 寄存器 支持从内核到外设传输半速率或全速率数据, 并支持将单速率的数据传输到 I/O 缓冲器 输入和输出路径也支持下面的功能 : 时钟使能 异步或同步复位 输入和输出路径的旁路模式 输入和输出路径上的延迟链 图 70. Intel Cyclone 10 GX 器件的 IOE 结构 该图显示了 Intel Cyclone 10 GX FPGA 的 IOE 结构 Core OE from Core Bypass Mode from Core Write Data from Core Read Data to Core Bypass Mode to Core GPIO Register OE Path Output Path Input Path IO_OE Delay Chain IO_OUT Delay Chain IO_IN Delay Chain Buffer Intel Cyclone 10 GX 器件的 I/O 管脚特性 开漏输出 开漏输出 ( 第 92 页 ) 总线保持电路 ( 第 93 页 ) 弱上拉电阻 ( 第 93 页 ) 每个 I/O 管脚的可选开漏输出相当于一个集电极开路输出 如果它被配置为开漏, 那么输出逻辑值为高阻或者逻辑低电平 使用一个外部电阻将信号上拉到逻辑高电平 92

93 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 总线保持电路 弱上拉电阻 每个 I/O 管脚提供一个仅在配置完成后才有效的可选总线保持功能 当器件进入用户模式时, 总线保持电路采集配置最后出现的在管脚上的值 总线保持电路使用一个额定阻值 (R BH ) 大约为 7 kω 的电阻, 将信号电平弱拉至管脚最后驱动的状态 总线保持电路将保持该管脚的状态直到出现下一个输入信号 由此, 当总线处于三态时, 您不需要外部上拉或者下拉电阻来保持信号电平 对于每个 I/O 管脚, 可以单独地指定总线保持电路将非驱动管脚拉离输入阈值电压 因为噪声能够导致意外的高频切换 为了防止过度驱动信号, 总线保持电路驱动的 I/O 管脚的电压电平低于 V CCIO 电平 如果使能了总线保持功能, 那么将不能使用可编程上拉选项 要配置差分信号的 I/O 管脚, 请禁用总线保持功能 每个 I/O 管脚在用户模式期间都提供了一个可选的可编程上拉电阻 该上拉电阻, 通常为 25 kω, 将 I/O 微弱地保持到 V CCIO 电平 Intel Cyclone 10 GX 器件仅在用户 I/O 管脚上支持可编程的弱上拉电阻, 但在专用配置管脚 专用时钟管脚或者 JTAG 管脚上不支持 如果使能该选项, 那么不能使用总线保持功能 Intel Cyclone 10 GX 器件中可编程 IOE 功能 表 38. Intel Cyclone 10 GX 可编程 IOE 特性和约束名称 性能设置条件 Quartus Prime Pro Edition 约束名称 摆率控制 0 ( 慢 ), 1 ( 快速 ) 默认值是 1 使用 R S OCT 功能时禁用 SLEW_RATE I/O 延迟 请参考器件手册 INPUT_DELAY_CHAIN OUTPUT_DELAY_CHAIN 开漏输出 On,Off 默认值是 Off AUTO_OPEN_DRAIN_PINS 总线保持 On,Off 默认值是 Off 使用弱上拉电阻功能时禁用 ENABLE_BUS_HOLD_CIRCUI TRY 弱上拉电阻 On,Off 默认值是 Off 使用总线保持功能时禁用 WEAK_PULL_UP_RESISTOR 预加重 0( 禁用 ),1( 使能 ) 默认值是 1 PROGRAMMABLE_PREEMPHAS IS 差分输出电压 0( 低 ),1( 中低 ),2( 中高 ), 3( 高 ) 默认值是 2 PROGRAMMABLE_VOD 93

94 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 表 39. Intel Cyclone 10 GX 可编程 IOE 特性 I/O 标准和缓冲器类型支持 性能 I/O 标准支持 I/O 缓冲器类型支持 LVDS I/O 3 V I/O 摆率控制 3.0 V LVTTL I/O 延迟 1.2 V 1.5 V 1.8 V 和 3.0 V LVCMOS SSTL-18 SSTL-15 SSTL-135 SSTL-125 和 Yes Yes SSTL V 1.5 V 和 1.8 V HSTL HSUL-12 POD12 差分 SSTL-18 差分 SSTL-15 差分 SSTL-135 差分 SSTL-125 和差分 SSTL-12 差分 1.2 V 1.5 V 和 1.8 V HSTL 差分 HSUL-12 开漏输出 3.0 V LVTTL 1.2 V 1.5 V 1.8 V 和 3.0 V LVCMOS 总线保持 Yes Yes 弱上拉电阻 Yes Yes Yes Yes Yes Yes 预加重 LVDS RSDS Mini-LVDS LVPECL 差分 POD12 差分输出电压 LVDS RSDS Mini-LVDS LVPECL Yes Yes 可编程 IOE 延迟 Cyclone 10 GX 器件数据表 可编程电流强度 ( 第 94 页 ) 可编程的输出摆率控制 ( 第 96 页 ) 可编程 IOE 延迟 ( 第 96 页 ) 可编程开漏输出 ( 第 96 页 ) 可编程预加重 ( 第 97 页 ) 可编程差分输出电压 ( 第 98 页 ) 可编程电流强度您可以通过可编程电流驱动强度来减少远距离传输线路或者传统背板造成的高信号衰减影响 注意 : 要使用可编程电流强度, 必须在 Quartus Prime Pro Edition 软件中指定电流强度约束 如果没有明确的约束, Quartus Prime Pro Edition 软件将使用这些预定义的默认值 : 所有 HSTL 和 SSTL Class I, 以及非电压参考 I/O 标准 无校准的 50 Ω R S OCT 所有 HSTL 和 SSTL Class II I/O 标准 无校准的 25 Ω R S OCT POD12 I/O 标准 无校准的 34 Ω R S OCT 94

95 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 表 40. Intel Cyclone 10 GX 器件的可编程电流强度 每个 Intel Cyclone 10 GX 器件 I/O 管脚上的输出缓冲对于下表列出的 I/O 标准有一个可编程电流强度控制 I/O 标准 I OH / I OL 电流强度设置 (ma) (8) 可用 默认 3.0 V LVTTL/3.0 V CMOS 16, 12, 8, V LVCMOS 16, 12, 8, V LVCMOS 12, 10, 8, 6, 4, V LVCMOS 12, 10, 8, 6, 4, V LVCMOS 8, 6, 4, 2 8 SSTL-18 Class I SSTL-18 Class II SSTL-15 Class I SSTL-15 Class II SSTL-135 Class I SSTL-135 Class II SSTL-125 Class I SSTL-125 Class II SSTL-12 Class I SSTL-12 Class II POD12 16, 12, 10, 8, 6, V HSTL Class I V HSTL Class II V HSTL Class I V HSTL Class II V HSTL Class I V HSTL Class II 差分 SSTL-18 Class I 差分 SSTL-18 Class II 差分 SSTL-15 Class I 差分 SSTL-15 Class II 差分 1.8 V HSTL Class I 差分 1.8 V HSTL Class II 差分 1.5 V HSTL Class I 差分 1.5 V HSTL Class II 继续... (8) 有关 DDR3 OCT 设置的 I/O 标准的信息, 请参考 Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) 95

96 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O I/O 标准 I OH / I OL 电流强度设置 (ma) (8) 可用 默认 差分 1.2 V HSTL Class I 差分 1.2 V HSTL Class II 差分 SSTL-135 Class I 差分 SSTL-135 Class II 差分 SSTL-125 Class I 差分 SSTL-125 Class II 差分 SSTL-12 Class I 差分 SSTL-12 Class II 差分 POD12 16, 12, 10, 8, 6, 4 8 注意 : Intel 建议通过执行 IBIS 或者 SPICE 仿真来确定用于特定应用的最佳电流强度设置 可编程的输出摆率控制每个普通和双功能 I/O 管脚的输出缓冲中可编程的输出摆率控制可进行如下配置 : 快速摆率 对高性能系统提供高速跳变 慢速摆率 降低系统的噪声和串扰, 但会在上升和下降沿上添加微小的延迟 由于每个 I/O 管脚包含一个摆率控制, 因此您可以逐一对管脚指定摆率 注意 : Intel 建议通过执行 IBIS 或者 SPICE 仿真来确定用于特定应用的最佳摆率设置 可编程 IOE 延迟 通过启用可编程 IOE 延迟来确保零保持时间, 最小化建立时间, 或者增加时钟到输出 (clock-to-output) 时间 这有助于增加读写时序裕量, 因为它最小化了总线中信号之间的不确定性 每个管脚从管脚到输入 (pin-to-input) 寄存器都有一个不同的输入延时, 或者从寄存器到输出 (register-to-output) 管脚都有一个不同的输出延时, 来保证进出器件的一组总线中的信号具有相同的延时 要了解关于可编程 IOE 延迟规范的详细信息, 请参阅器件数据表 可编程开漏输出 可编程 IOE 延迟 Cyclone 10 GX 器件数据表 当逻辑到输出缓冲处于高电平时, 可编程开漏输出对输出提供高阻抗状态 如果逻辑到输出缓冲处于低电平时, 输出则为低阻抗状态 (8) 有关 DDR3 OCT 设置的 I/O 标准的信息, 请参考 Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) 96

97 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 可编程预加重 可以附加几个开漏输出到线上 这种连接方式与一个逻辑 OR 功能相似, 通常被称为 active-low wired-or 电路 如果至少一个输出处于逻辑 0 状态 (active), 那么电路会吸收电流并将电线带至低电平 如果连接多个器件至一个总线, 就可以使用开漏输出 例如, 可以将开漏输出用于系统级控制信号, 该系统级控制信号可以被任何器件置位或者作为一个中断信号 可以使用下面的其中一种方法使能开漏输出分配 : 使用 OPNDRN 原语设计三态缓冲器 打开 Quartus Prime Pro Edition 软件中的 Auto Open-Drain Pins 选项 虽然没有使能这一选项分配也可以设计开漏输出 不过, 您的设计将无法使用 I/O 缓冲器的开漏输出功能 I/O 缓冲器中的开漏输出功能提供了 OE 到输出的最佳传播延时 V OD 设置和驱动器输出阻抗对高速传输信号的输出电流限制进行设置 在高频率时, 在下一个沿到达前, 摆率或许不够快达到 V OD 电平, 从而产生一个固定模式抖动 (pattern-dependent jitter) 通过预加重, 信号变化时, 输出电流能迅速提升, 从而增大输出摆率 预加重提升输出信号高频分量的振幅, 从而有助于补偿传输线上的频率相关衰减 与信号反射导致的过冲不同, 由额外电流导致的过冲仅发生在状态发生变化切换期间来增大输出摆率, 并且没有振铃 所需的预加重数量取决于传输线上的高频分量衰减 图 71. 可编程预加重 该图显示了带预加重的 LVDS 输出 OUT 从预加重的电压提升 V P V OD OUT V P 差分输出电压 ( 峰 峰 ) 表 41. Intel Quartus Prime 软件 Assignment Editor 可编程预加重 该表列出了 Intel Quartus Prime 软件 Assignment Editor 中可编程预加重的约束名及其可能的值 域 约束 To Assignment name tx_out 可编程预加重 Allowed values 0( 禁用 ),1( 使能 ) 默认值是 1 97

98 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 可编程差分输出电压 可编程 V OD 设置使您能够调节输出眼高, 以优化走线长度及功耗 较高的 V OD 摆动可提高接收器端的电压容限, 而较小的 V OD 摆动可降低功耗 通过修改 Intel Quartus Prime 软件 Assignment Editor 中的 V OD 设置, 能够静态地调节差分信号的 V OD 图 72. 差分 V OD 该图显示了差分 LVDS 输出的 V OD 单端波形 V CM V OD Positive Channel (p) Negative Channel (n) Ground 差分波形 V OD (diff peak - peak) = 2 x V OD (single-ended) V OD V OD p - n = 0 V 表 42. Intel Quartus Prime 软件的 Assignment Editor 可编程 V OD 该表列出了 Intel Quartus Prime 软件 Assignment Editor 中可编程 V OD 的约束名以及可能的值 "0" 仅适用于 RSDS 和 mini-lvds I/O 标准, 不适用于 LVDS I/O 标准 域 约束 To tx_out Assignment name 可编程差分输出电压 (V OD ) Allowed values 0( 低 ),1( 中低 ),2( 中高 ),3( 高 ) 默认值是 Intel Cyclone 10 GX 器件的片上 I/O 匹配 串行 (R S ) 和并行 (R T ) OCT 提供了 I/O 阻抗匹配和匹配性能 OCT 维持信号质量, 节省电路板空间, 并降低外部组件成本 Intel Cyclone 10 GX 器件支持所有 FPGA I/O bank 中的 OCT 对于 3 V I/O,I/O 仅支持不带校准的 OCT 98

99 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 73. 单端匹配 (R S 和 R T ) 下图显示了 Intel Cyclone 10 GX 器件所支持的单端匹配方案 R T1 和 R T2 动态地进行并行匹配, 并且仅在器件接收时被使能 在双向应用中,R T1 和 R T2 在器件接收时自动打开, 并且在器件驱动时自动关闭 驱动器件接收器件 V CCIO V CCIO 2 R T1 2 R T2 R S Z 0 = 50 Ω V REF 2 R T1 2 R T2 GND GND 表 43. Intel Cyclone 10 GX 器件中支持的 OCT 方案 方向 OCT 方案 I/O 类型支持 LVDS I/O 3 V I/O 输出 带校准的 R S OCT Yes 无校准的 R S OCT Yes Yes 输入 带校准的 R T OCT Yes R D OCT ( 仅适用于 LVDS I/O 标准 ) Yes 双向 动态 R S OCT 和 R T OCT Yes Yes Altera OCT IP 内核用户指南 Intel Cyclone 10 GX 器件中不带校准的 RS OCT ( 第 99 页 ) Intel Cyclone 10 GX 器件中带校准的 RS OCT ( 第 102 页 ) Intel Cyclone 10 GX 器件中带校准的 RT OCT ( 第 103 页 ) 动态 OCT ( 第 105 页 ) 差分输入 (RD OCT) ( 第 106 页 ) Intel Cyclone 10 GX 器件的 OCT 校准模块 ( 第 107 页 ) Intel Cyclone 10 GX 器件中不带校准的 R S OCT Intel Cyclone 10 GX 器件支持单端和电压参考 I/O 标准中的 R S OCT 不带校准的 R S OCT 仅支持输出 99

100 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 表 44. 不带校准的 R S OCT 的可选 I/O 标准 该表列出了差分 I/O 标准上未校准 OCT 的输出匹配设置 I/O 标准 未校准的 OCT ( 输出 ) R S (Ω) 3.0 V LVTTL/3.0 V LVCMOS 25/ V LVCMOS 25/ V LVCMOS 25/ V LVCMOS 25/ V LVCMOS 25/50 SSTL-18 Class I 50 SSTL-18 Class II 25 SSTL-15 Class I 50 SSTL-15 Class II 25 SSTL-15 34, 40 SSTL , 40 SSTL , 40 SSTL-12 40, 60, 120, 240 POD12 34, 40, 48, V HSTL Class I V HSTL Class II V HSTL Class I V HSTL Class II V HSTL Class I V HSTL Class II 25 HSUL , 40, 48, 60, 80 差分 SSTL-18 Class I 50 差分 SSTL-18 Class II 25 差分 SSTL-15 Class I 50 差分 SSTL-15 Class II 25 差分 SSTL-15 34, 40 差分 SSTL , 40 差分 SSTL , 40 差分 SSTL-12 40, 60, 120, 240 差分 POD12 34, 40, 48, 60 差分 1.8 V HSTL Class I 50 差分 1.8 V HSTL Class II 25 差分 1.5 V HSTL Class I 50 继续

101 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O I/O 标准 未校准的 OCT ( 输出 ) R S (Ω) 差分 1.5 V HSTL Class II 25 差分 1.2 V HSTL Class I 50 差分 1.2 V HSTL Class II 25 差分 HSUL , 40, 48, 60, 80 驱动器阻抗匹配对 I/O 驱动器提供受控输出阻抗, 其高度匹配传输线路阻抗 这样, 极大地减少 PCB 走线上的信号反射 如果选择匹配阻抗, 就不能选择电流强度 图 74. 不带校准的 R S OCT 该图显示了 R S 作为输出晶体管固有的阻抗 驱动器串行匹配 V CCIO 接收器件 R S Z 0 = 50 Ω R S GND Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) 101

102 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 器件中带校准的 R S OCT Intel Cyclone 10 GX 器件在所有 LVDS I/O bank 中支持带校准 R S OCT 表 45. 带校准的 R S OCT 的可选 I/O 标准 该表列出了差分 I/O 标准上校准 OCT 的输出匹配设置 I/O 标准校准的 OCT ( 输出 ) R S (Ω) RZQ (Ω) 1.8 V LVCMOS 25, V LVCMOS 25, V LVCMOS 25, SSTL-18 Class I SSTL-18 Class II SSTL-15 Class I SSTL-15 Class II SSTL-15 25, , SSTL , SSTL , SSTL-12 40, 60, 120, POD12 34, 40, 48, V HSTL Class I V HSTL Class II V HSTL Class I V HSTL Class II V HSTL Class I V HSTL Class II HSUL-12 34, 40, 48, 60, 差分 SSTL-18 Class I 差分 SSTL-18 Class II 差分 SSTL-15 Class I 差分 SSTL-15 Class II 差分 SSTL-15 25, , 差分 SSTL , 差分 SSTL , 差分 SSTL-12 40, 60, 120, 差分 POD12 34, 40, 48, 继续

103 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O I/O 标准校准的 OCT ( 输出 ) R S (Ω) RZQ (Ω) 差分 1.8 V HSTL Class I 差分 1.8 V HSTL Class II 差分 1.5 V HSTL Class I 差分 1.5 V HSTL Class II 差分 1.2 V HSTL Class I 差分 1.2 V HSTL Class II 差分 HSUL-12 34, 40, 48, 60, R S OCT 校准电路将 I/O 缓冲器的总阻抗与连接到 RZQ 管脚的外部参考电阻进行比较, 并且动态地使能或者禁用晶体管直到它们匹配 校准发生在器件配置的最后阶段 当校准电路找到正确的阻抗时, 它会掉电并停止更改驱动器的特性 图 75. 带校准的 R S OCT 该图显示了 R S 作为输出晶体管固有的阻抗 驱动器串行匹配 接收器件 V CCIO R S Z 0 = 50 Ω R S GND Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) Intel Cyclone 10 GX 器件中带校准的 R T OCT Intel Cyclone 10 GX 器件支持所有 LVDS I/O bank( 而不是 3 V I/O bank) 中带校准的 R T OCT 带校准的 R T OCT 仅适用于输入和双向管脚的配置 输出管脚配置不支持带校准的 R T OCT 如果使用 R T OCT, 那么 bank 上的 V CCIO 必须与使能 R T OCT 的管脚的 I/O 标准相匹配 103

104 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 表 46. 带校准的 R T OCT 的可选 I/O 标准 该表列出了差分 I/O 标准上校准 OCT 的输入匹配设置 I/O 标准校准的 OCT ( 输入 ) R T (Ω) RZQ (Ω) SSTL-18 Class I SSTL-18 Class II SSTL-15 Class I SSTL-15 Class II SSTL-15 30, 40, 60, SSTL , 40, 60, SSTL , 40, 60, SSTL-12 60, POD12 34, 40, 48, 60, 80, 120, V HSTL Class I V HSTL Class II V HSTL Class I V HSTL Class II V HSTL Class I V HSTL Class II 差分 SSTL-18 Class I 差分 SSTL-18 Class II 差分 SSTL-15 Class I 差分 SSTL-15 Class II 差分 SSTL-15 30, 40, 60, 差分 SSTL , 40, 60, 差分 SSTL , 40, 60, 差分 SSTL-12 60, 差分 POD12 34, 40, 48, 60, 80, 120, 差分 1.8 V HSTL Class I 差分 1.8 V HSTL Class II 差分 1.5 V HSTL Class I 差分 1.5 V HSTL Class II 差分 1.2 V HSTL Class I 差分 1.2 V HSTL Class II R T OCT 校准电路将 I/O 缓冲器的总阻抗与连接到 RZQ 管脚的外部电阻进行比较 该电路动态地使能或者禁用晶体管直到 I/O 缓冲器的总阻抗与外部电阻相匹配 104

105 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 校准产生在器件配置的最后阶段 当校准电路找到正确的阻抗时, 它会掉电并停止更改驱动器的特性 图 76. 带校准的 R T OCT 发送器 接收器 V CCIO 2 R T2 Z 0 = 50 Ω V REF 2 R T2 GND 动态 OCT Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) 根据数据方向对信号完整性进行优化, 动态 OCT 对于匹配高性能双向路径是非常有用的 动态 OCT 也有助于节省功耗, 因为器件匹配是仅在输入操作期间开启的内部 匹配, 从而使用更少的静态功耗 注意 : 表 47. 如果将 HSUL-12 SSTL-12 SSTL-15 SSTL-135 以及 SSTL-125 I/O 标准和 DDR3 存储器接口一起使用, Intel 建议将 OCT 和这些 I/O 标准一起使用来节省电路板空间和成本 OCT 减少了外部匹配电阻使用的数量 基于双向 I/O 的动态 OCT 使能或禁用动态 R T OCT 或者 R S OCT 是基于双向 I/O 用作接收器或是驱动器而定的 动态 OCT 双向 I/O 状态 动态 R T OCT 作为接收器使用使能 作为驱动器使用 禁用 动态 R S OCT 作为接收器使用禁用 作为驱动器使用 使能 105

106 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 77. Intel Cyclone 10 GX 器件中的动态 R T OCT Transmitter VCCIO VCCIO Receiver 50 Ω 100 Ω Z0 = 50 Ω 100 Ω 100 Ω 100 Ω 50 Ω GND GND FPGA OCT FPGA OCT Receiver VCCIO VCCIO Transmitter 50 Ω 100 Ω Z0 = 50 Ω 100 Ω 100 Ω 100 Ω 50 Ω GND GND FPGA OCT FPGA OCT Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) 差分输入 (R D OCT) Intel Cyclone 10 GX 器件的所有 I/O 管脚和专用时钟输入管脚支持片上差分匹配,R D OCT Intel Cyclone 10 GX 器件对 LVDS 标准在每个差分接收通道上均提供一个 100 Ω 的片上差分匹配选项 您可以在 Intel Quartus Prime 软件的 Assignment Editor 中使能片上匹配 图 78. 片上差分 I/O 匹配 LVDS 发送器 Z 0 = 50 Ω 片上 100 Ω 匹配的差分接收器 Z 0 = 50 Ω R D 106

107 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 表 48. Intel Quartus Prime 软件的 Assignment Editor 片上差分匹配 该表列出了 Intel Quartus Prime 软件 Assignment Editor 中片上差分匹配的约束名称 域 约束 To Assignment name Value rx_in 输入匹配 差分 Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) Intel Cyclone 10 GX 器件的 OCT 校准模块 如果 I/O 标准使用相同的 V CCIO 电源电压, 那么可以将同一 I/O bank 中的 R S 和 R T OCT 用于不同的 I/O 标准 您不能对同一 I/O 缓冲器配置 R S OCT 和可编程电流强度 OCT 校准过程将给定 I/O bank 中的每个校准模块中可用的 RZQ 管脚用于串行和并行校准匹配 : 通过 RZQ 管脚, 每个 OCT 校准模块含有一个其相关联的外部 240 Ω 参考电阻 通过一个外部 100 Ω 或者 240 Ω 电阻, 将 RZQ 管脚连接到 GND ( 取决于 R S 或者 R T OCT 的值 ) RZQ 管脚与其所在的 I/O bank 共享同一个 V CCIO 电源电压 如果您不使用校准电路, 那么 RZQ 管脚将是两用 I/O 管脚, 并作为普通 I/O 功能使用 除了专用配置管脚, Intel Cyclone 10 GX 器件在所有 LVDS I/O 管脚上均支持校准的 R S 和校准的 R T OCT Altera OCT IP 内核用户指南 Intel Cyclone 10 GX 器件的片上 I/O 匹配 ( 第 98 页 ) Intel Cyclone 10 GX 器件的外部 I/O 匹配 表 49. 不同 I/O 标准的外部匹配方案 I/O 标准 外部匹配方案 2.5 V LVCMOS 1.8 V LVCMOS 1.5 V LVCMOS 不要求外部匹配 1.2 V LVCMOS SSTL-18 Class I SSTL-18 Class II SSTL-15 Class I 单端 SSTL I/O 标准匹配 SSTL-15 Class II SSTL-15 (9) 不要求外部匹配 继续

108 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O I/O 标准 外部匹配方案 SSTL-135 (9) SSTL-125 (9) SSTL-12 (9) POD12 单端 POD I/O 标准匹配 差分 SSTL-18 Class I 差分 SSTL-18 Class II 差分 SSTL-15 Class I 差分 SSTL I/O 标准匹配 差分 SSTL-15 Class II 差分 SSTL-15 (9) 差分 SSTL-135 (9) 差分 SSTL-125 (9) 不要求外部匹配 差分 SSTL-12 (9) 差分 POD12 差分 POD I/O 标准匹配 1.8 V HSTL Class I 1.8 V HSTL Class II 1.5 V HSTL Class I 1.5 V HSTL Class II 单端 HSTL I/O 标准匹配 1.2 V HSTL Class I 1.2 V HSTL Class II HSUL-12 不要求外部匹配 差分 1.8 V HSTL Class I 差分 1.8 V HSTL Class II 差分 1.5 V HSTL Class I 差分 1.5 V HSTL Class II 差分 HSTL I/O 标准匹配 差分 1.2 V HSTL Class I 差分 1.2 V HSTL Class II 差分 HSUL-12 LVDS RSDS Mini-LVDS LVPECL 不要求外部匹配 LVDS I/O 标准匹配 RSDS/mini-LVDS I/O 标准匹配差分 LVPECL I/O 标准匹配 注意 : Intel 建议通过执行 IBIS 或者 SPICE 仿真来确定用于特定应用的最佳匹配方案 (9) Intel 建议将 OCT 和这些 I/O 标准一起使用来节省电路板空间和成本 OCT 减少了外部匹配电阻使用的数 量 108

109 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 单端 I/O 匹配 电压参考 I/O 标准需要一个输入参考电压 V REF 以及一个匹配电压 (V TT ) 接收器件的参考电压跟踪发送器件的匹配电压 所支持的 I/O 标准, 例如 SSTL-12 SSTL-125 SSTL-135 和 SSTL-15, 通常不要求外部电路板匹配 Intel 建议将 OCT 和这些 I/O 标准一起使用来节省电路板空间和成本 OCT 减少了外部匹配电阻使用的数量 注意 : 图 79. 不能同时使用 R S 和 R T OCT 要了解详细信息, 请参考相关信息 SSTL I/O 标准匹配 该图显示了 Intel Cyclone 10 GX 器件上 SSTL I/O 匹配的详细内容 匹配 SSTL Class I SSTL Class II V TT V TT V TT 外部板级匹配 25 Ω 50 Ω V REF 50 Ω 25 Ω 50 Ω 50 Ω 50 Ω V REF Transmitter Receiver Transmitter Receiver V TT V TT V TT Series OCT 50 Ω 50 Ω Series OCT 25 Ω 50 Ω 50 Ω OCT 发送 50 Ω 50 Ω V REF V REF Transmitter Receiver Transmitter Receiver OCT 接收 25 Ω 50 Ω V REF V CCIO 100 Ω 100 Ω FPGA Parallel OCT V TT 50 Ω 50 Ω 25 Ω V REF V CCIO 100 Ω 100 Ω FPGA Parallel OCT Transmitter GND Receiver Transmitter GND Receiver Series OCT 50 Ω V CCIO 100 Ω V REF V CCIO 100 Ω Series OCT 25 Ω V CCIO 100 Ω V REF V CCIO 100 Ω 双向管脚中的 OCT 100 Ω 50 Ω 100 Ω 100 Ω 50 Ω 100 Ω Series Series GND GND GND GND V REF OCT 50 Ω V REF OCT 25 Ω FPGA FPGA FPGA FPGA 109

110 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 80. HSTL I/O 标准匹配 该图显示了 Intel Cyclone 10 GX 器件上 HSTL I/O 匹配的详细内容 匹配 HSTL Class I HSTL Class II V TT V TT V TT 50 Ω 50 Ω 50 Ω 外部板级匹配 50 Ω V REF 50 Ω V REF Transmitter Receiver Transmitter Receiver V TT V TT V TT Series OCT 50 Ω 50 Ω Series OCT 25 Ω 50 Ω 50 Ω OCT 发送 50 Ω 50 Ω V REF V REF Transmitter Receiver Transmitter Receiver V CCIO 100 Ω FPGA Parallel OCT V TT 50 Ω V CCIO 100 Ω FPGA Parallel OCT OCT 接收 50 Ω 50 Ω V REF 100 Ω V REF 100 Ω Transmitter GND Receiver Transmitter GND Receiver 双向管脚中的 OCT Series OCT 50 Ω V CCIO 100 Ω 100 Ω V REF 50 Ω V CCIO 100 Ω 100 Ω Series OCT 25 Ω V CCIO 100 Ω 100 Ω V REF 50 Ω V CCIO 100 Ω 100 Ω GND GND Series GND GND Series V REF OCT 50 Ω V REF OCT 25 Ω FPGA FPGA FPGA FPGA 110

111 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 81. POD I/O 标准匹配 该图显示了 Intel Cyclone 10 GX 器件上 POD I/O 匹配的详细内容 匹配 POD V CCIO 外部板级匹配 Transmitter 50 Ω 40 Ω VREF Receiver V CCIO Transmitter 40 Ω Receiver OCT 发送 Series OCT, RS 50 Ω VREF Receiver V CCIO Transmitter 40 Ω OCT 接收 50 Ω VREF Parallel OCT RT FPGA Series OCT RS 双向管脚中的 OCT Series OCT RS V CCIO Parallel OCT, RT 50 Ω VREF V CCIO 40 Ω VREF 动态 OCT ( 第 105 页 ) Intel Cyclone 10 GX 器件的差分 I/O 匹配 I/O 管脚成对组成以支持差分标准 每个 I/O 管脚对可支持差分输入和输出缓冲 所支持的 I/O 标准, 例如差分 SSTL-12 差分 SSTL-15 差分 SSTL-125 和差分 SSTL-135, 通常不要求外部电路板匹配 111

112 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel 建议将 OCT 和这些 I/O 标准一起使用来节省电路板空间和成本 OCT 减少了外部匹配电阻使用的数量 差分 HSTL SSTL HSUL 和 POD 匹配 ( 第 112 页 ) LVDS RSDS 和 Mini-LVDS 匹配 ( 第 114 页 ) LVPECL 匹配 ( 第 114 页 ) 差分 HSTL SSTL HSUL 和 POD 匹配 差分 HSTL SSTL HSUL 和 POD 输入使用 LVDS 差分输入缓冲 不过 R D 支持仅在 I/O 标准是 LVDS 时可用 差分 HSTL SSTL HSUL 和 POD 输入不是真差分输出 这些 I/O 标准使用两个单端输出, 其中第二个输出编程为反转输出 图 82. 差分 SSTL I/O 标准匹配 该图显示了 Intel Cyclone 10 GX 器件上差分 SSTL I/O 标准匹配的详细内容 匹配 差分 SSTL Class I 差分 SSTL Class II V TT V TT V TT V TT V TT V TT 外部板级匹配 25 Ω 50 Ω 50 Ω 50 Ω 50 Ω 25 Ω 50 Ω 50 Ω 50 Ω 50 Ω 25 Ω 50 Ω 25 Ω 50 Ω Transmitter Receiver Transmitter Receiver Series OCT 50 Ω V CCIO Series OCT 25 Ω V TT V CCIO 100 Ω 50 Ω 100 Ω Z 0 = 50 Ω Z 0 = 50 Ω OCT V CCIO 100 Ω V TT V CCIO 100 Ω Z 0 = 50 Ω 100 Ω GND 50 Ω Z 0 = 50 Ω 100 Ω GND 100 Ω 100 Ω Transmitter GND Receiver Transmitter GND Receiver 112

113 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 83. 差分 HSTL I/O 标准匹配 该图显示了 Intel Cyclone 10 GX 器件上差分 HSTL I/O 标准匹配的详细内容 匹配 差分 HSTL Class I 差分 HSTL Class II V TT V TT V TT V TT V TT V TT 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω 外部板级匹配 50 Ω 50 Ω 50 Ω 50 Ω Transmitter Receiver Transmitter Receiver Series OCT 50 Ω V CCIO Series OCT 25 Ω V TT V CCIO 100 Ω 50 Ω 100 Ω Z 0 = 50 Ω Z 0 = 50 Ω OCT Z 0 = 50 Ω V CCIO 100 Ω 100 Ω 100 Ω GND V TT 50 Ω Z 0 = 50 Ω V CCIO 100 Ω 100 Ω 100 Ω GND Transmitter GND Receiver Transmitter GND Receiver 图 84. 差分 POD I/O 标准匹配 该图显示了 Intel Cyclone 10 GX 器件上差分 POD I/O 标准匹配的详细内容 匹配 差分 POD V CCIO V CCIO 40 Ω 40 Ω 外部板级匹配 50 Ω 50 Ω Transmitter Receiver Series OCT R S V CCIO Parallel OCT, R T R T Z 0 = 50 Ω OCT V CCIO R T Z 0 = 50 Ω Transmitter Receiver Intel Cyclone 10 GX 器件的差分 I/O 匹配 ( 第 111 页 ) 113

114 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O LVDS RSDS 和 Mini-LVDS 匹配 通过使用不带电阻网络的真 LVDS 输出缓冲, 所有 I/O bank 都具有专用的电路来支持真 LVDS RSDS 和 mini-lvds I/O 标准 图 85. LVDS I/O 标准匹配 该图显示了 LVDS I/O 标准匹配 片上差分电阻在所有 I/O bank 中可用 匹配 LVDS Differential Outputs Differential Inputs 外部板级匹配 50 Ω 50 Ω 100 Ω Differential Outputs Differential Inputs OCT OCT 接收器 ( 真 LVDS 输出 ) 50 Ω 50 Ω 100 Ω Receiver LVPECL 匹配 差分 I/O 标准规范 国家半导体公司 ( 要了解关于 RSDS I/O 标准的详细信息, 请参考国家半导体公司网页上的 RSDS 规范部分 Intel Cyclone 10 GX 器件的差分 I/O 匹配 ( 第 111 页 ) Intel Cyclone 10 GX 器件仅在输入时钟管脚中支持 LVPECL I/O 标准 : 使用 LVDS 输入缓冲器支持 LVPECL 输入操作 不支持 LVPECL 输出操作 如果输出缓冲器的 LVPECL 共模电压与 LVPECL 输入共模电压不匹配, 就使用交流 (AC) 耦合 注意 : Intel 建议使用 IBIS 模式来验证 LVPECL AC/DC 耦合匹配 114

115 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 86. LVPECL 交流耦合外部匹配 LVPECL 输出缓冲 LVPECL 输入缓冲 0.1 µf Z 0 = 50 Ω V ICM 50 Ω 0.1 µf Z 0 = 50 Ω 50 Ω 如果 LVPECL 输出共模电压在 Intel Cyclone 10 GX LVPECL 输入缓冲器规格范围之内, 那么直流 (DC) 耦合 LVPECL 可用 图 87. LVPECL 直流耦合外部匹配 LVPECL 输出缓冲 LVPECL 输入缓冲 Z 0 = 50 Ω Z 0 = 50 Ω 100 Ω 有关 V ICM 规范的信息, 请参考器件数据表 差分 I/O 标准规范 Intel Cyclone 10 GX 器件的差分 I/O 匹配 ( 第 111 页 ) 5.6. Intel Cyclone 10 GX 器件的高速源同步 SERDES 和 DPA Intel Cyclone 10 GX 器件中的高速差分 I/O 接口和 DPA 功能对单端 I/O 提供优势, 并在实现总体系统带宽中发挥了作用 Intel Cyclone 10 GX 器件支持 LVDS mini-lvds 和 RSDS 差分 I/O 标准 115

116 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 88. 高速差分 I/O 支持的 I/O Bank 下图显示了 Intel Cyclone 10 GX 器件中高速差分 I/O 支持的 I/O bank LVDS I/Os I/Os with Dedicated SERDES Circuitry LVDS Interface with 'Use External PLL' Option Enabled LVDS Interface with 'Use External PLL' Option Disabled SERDES 电路 Intel Cyclone 10 GX 器件中支持的 I/O 标准 ( 第 83 页 ) 提供了关于所支持的差分 I/O 标准的信息 Intel Cyclone 10 GX 器件的 GPIO Bank SERDES 和 DPA 位置 ( 第 87 页 ) Intel Cyclone 10 GX 封装的 FPGA I/O 资源 ( 第 88 页 ) 提供了 LVDS 通道数 Altera LVDS SERDES IP 内核用户指南 Intel Cyclone 10 GX 器件的每个 LVDS I/O 通道含有内置串化器 / 解串器 (SERDES) 电路, 支持高速 LVDS 接口 通过对 SERDES 电路进行配置可以支持源同步通信协议, 如 RapidIO XSBI 串行外设接口 (SPI) 以及异步协议 116

117 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 89. SERDES 该图显示了发送器和接收器数据路径的连接信号的 LVDS SERDES 电路的发送器和接收器的结构图 它显示了发送器和接收器之间一个共享的 PLL 如果发送器和接收器没有共享同一个 PLL, 则需要两个 I/O PLL 在单数据速率 (SDR) 和双数据速率 (DDR) 模式中, 数据位宽分别为 1 和 2 位 Serializer 2 IOE IOE supports SDR, DDR, or non-registered datapath tx_in 10 DIN DOUT + tx_out 10 bits maximum data width tx_coreclock rx_out FPGA Fabric rx_divfwdclk rx_coreclock DPA 时钟域 LVDS 时钟域 (load_enable, fast_clock, tx_coreclock) IOE supports SDR, DDR, or non-registered datapath 2 IOE Deserializer Bit Slip Synchronizer DOUT DIN 2 (load_enable, fast_clock) DOUT DIN Clock Mux I/O PLL fast_clock fast_clock 3 (load_enable, fast_clock, rx_coreclock) DOUT dpa_fast_clock DIN rx_inclock / tx_inclock 3 LVDS Transmitter LVDS Receiver DPA Circuitry Retimed Data DIN DPA Clock (dpa_load_enable, dpa_fast_clock, rx_divfwdclk) 8 Serial LVDS Clock Phases + rx_in LVDS SERDES 发送器和接收器需要来自 I/O PLL 的多种时钟和加载使能信号 Intel Quartus Prime 软件会自动配置 PLL 设置, 并根据输入参考时钟和所选择的数据速率生成多种时钟和加载使能信号 Intel Cyclone 10 GX 器件概述, 特性汇总 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) Intel Cyclone 10 GX 器件中支持的 SERDES I/O 标准 这些表格列出了 SERDES 接收器的发送器以及相应的 Intel Quartus Prime 软件约束值支持的 I/O 标准 SERDES 接收器和发送器也支持所有差分 HSTL 差分 HSUL 和差分 SSTL I/O 标准 表 50. SERDES 接收器 I/O 标准支持 I/O 标准 Intel Quartus Prime 软件的约束 (Assignment) 值 真 LVDS 差分 1.2 V HSTL Class I 差分 1.2 V HSTL Class II 差分 HSUL-12 差分 SSTL-12 LVDS Differential 1.2-V HSTL Class I Differential 1.2-V HSTL Class II Differential 1.2-V HSUL Differential 1.2-V SSTL 继续

118 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O I/O 标准 Intel Quartus Prime 软件的约束 (Assignment) 值 差分 SSTL-125 差分 SSTL-135 差分 1.5 V HSTL Class I 差分 1.5 V HSTL Class II 差分 SSTL-15 差分 SSTL-15 Class I 差分 SSTL-15 Class II 差分 1.8 V HSTL Class I 差分 1.8 V HSTL Class II 差分 SSTL-18 Class I 差分 SSTL-18 Class II 差分 POD12 Differential 1.25-V SSTL Differential 1.35-V SSTL Differential 1.5-V HSTL Class I Differential 1.5-V HSTL Class II Differential 1.5-V SSTL Differential 1.5-V SSTL Class I Differential 1.5-V SSTL Class II Differential 1.8-V HSTL Class I Differential 1.8-V HSTL Class II Differential 1.8-V SSTL Class I Differential 1.8-V SSTL Class II Differential 1.2-V POD 表 51. SERDES 发送器 I/O 标准支持 I/O 标准 Intel Quartus Prime 软件的约束 (Assignment) 值 真 LVDS 差分 1.2 V HSTL Class I 差分 1.2 V HSTL Class II 差分 HSUL-12 差分 SSTL-12 差分 SSTL-125 差分 SSTL-135 差分 1.5 V HSTL Class I 差分 1.5 V HSTL Class II 差分 SSTL-15 差分 SSTL-15 Class I 差分 SSTL-15 Class II 差分 1.8 V HSTL Class I 差分 1.8 V HSTL Class II 差分 SSTL-18 Class I 差分 SSTL-18 Class II 差分 POD12 mini-lvds RSDS LVDS Differential 1.2-V HSTL Class I Differential 1.2-V HSTL Class II Differential 1.2-V HSUL Differential 1.2-V SSTL Differential 1.25-V SSTL Differential 1.35-V SSTL Differential 1.5-V HSTL Class I Differential 1.5-V HSTL Class II Differential 1.5-V SSTL Differential 1.5-V SSTL Class I Differential 1.5-V SSTL Class II Differential 1.8-V HSTL Class I Differential 1.8-V HSTL Class II Differential 1.8-V SSTL Class I Differential 1.8-V SSTL Class II Differential 1.2-V POD mini-lvds RSDS 118

119 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 器件的差分发送器 Intel Cyclone 10 GX 发送器包含专用的电路来支持高速差分信号 差分发送器缓冲支持以下功能 : LVDS 信号可驱动 LVDS mini-lvds 和 RSDS 信号 可编程 V OD 和可编程预加重 表 52. 差分发送器的专用电路和功能 专用电路 / 功能 说明 差分 I/O 缓冲器 SERDES 锁相环 (PLL) 可编程 V OD 可编程预加重 支持 LVDS mini-lvds 和 RSDS 高达 10 位宽的串行器同步加载和移位寄存器静态提升输出电流 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) Intel Cyclone 10 GX 器件的发送器模块 专用电路由真差分缓冲器 串化器, 以及在发送器与接收器之间可共享的 I/O PLL 所组成 串化器从 FPGA 逻辑中获取高达 10 位宽的并行数据, 然后将此数据同步到加载寄存器, 在发送此数据到差分缓冲器之前, 使用由 I/O PLL 同步的移位寄存器将其串化 并行数据的 MSB 首先被发送 注意 : 图 90. 驱动 LVDS SERDES 通道的 PLL 必须要在整数 PLL 模式下进行操作 如果旁路串化器, 则无需 PLL LVDS 发送器 该图显示了发送器的结构图 在 SDR 和 DDR 模式中, 数据位宽分别为 1 和 2 位 10 位最大数据宽度 FPGA Fabric tx_in tx_coreclock 10 2 Serializer IOE IOE 支持 SDR DDR 或非寄存的数据通路 + DIN DOUT tx_out LVDS Transmitter 3 (load_enable, fast_clock, tx_coreclock) LVDS 时钟域 I/O PLL tx_inclock 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) DDR 和 SDR 的串化器旁路操作 I/O 单元 (IOE) 包含可在 DDR 或 SDR 模式中操作的两个数据输出寄存器 可以旁路串化器, 来支持 DDR (x2) 和 SDR (x1) 的操作, 分别实现串化因子 2 和 1 解串器旁路通过 GPIO 受到支持 119

120 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 91. 串化器旁路 该图显示了串化器的旁路路径 FPGA Fabric tx_in 2 2 Serializer DIN DOUT IOE IOE supports SDR, DDR, or non-registered datapath + - tx_out tx_coreclock LVDS Transmitter 3 (load_enable, fast_clock, tx_coreclock) I/O PLL 注释 : 禁用的模块和信号显示为灰色 在 SDR 模式下 : IOE 数据宽度为 1 位 寄存器输出路径要求一个时钟 直接通过 IOE 旁路数据 在 DDR 模式下 : IOE 数据宽度为 2 位 GPIO IP 内核要求一个时钟 tx_inclock 对 IOE 寄存器提供时钟 Intel Cyclone 10 GX 器件中的差分接收器 此接收器具有一个差分缓冲和 I/O PLL, 可在发送器与接收器 DPA 模块 同步器 数据重对齐模块和解串器之间共享 差分缓冲器可接收 LVDS mini-lvds 和 RSDS 信号电平 您可以在 Intel Quartus Prime 软件的 Assignment Editor 中静态地将接收器管脚的 I/O 标准设置成 LVDS SLVS mini-lvds 或者 RSDS 注意 : 表 53. 驱动 LVDS SERDES 通道的 PLL 必须要在整数 PLL 模式下进行操作 如果旁路解串器, 则无需 PLL 差分接收器的专用电路和特性 专用电路 / 特性 说明 差分 I/O 缓冲器 SERDES 锁相环 (PLL) 数据重对齐 (Bit slip) DPA 同步器 (FIFO 缓冲器 ) 偏移调整片上匹配 (OCT) 支持 LVDS mini-lvds 和 RSDS 高达 10 位宽的解串器生成不同相位的时钟用于数据同步器位延迟插入到串行数据选择最接近串行数据相位的相位对数据与接收器的输入参考时钟之间的相位差异进行补偿手动在 LVDS I/O 标准中 100 Ω 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) 120

121 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Intel Cyclone 10 GX 器件的接收器模块 Intel Cyclone 10 GX 差分接收器具有以下几个硬件模块 : DPA 模块 同步器 数据重对齐模块 (bit slip) 解串器 图 92. 接收器结构图 该图显示了接收器的硬件结构 在 SDR 和 DDR 模式中, 来自 IOE 的数据宽度分别是 1 和 2 位 解串器包括移位寄存器和并行加载寄存器, 最多发送 10 位到内部逻辑 10 位最大数据宽度 rx_out FPGA Fabric rx_divfwdclk rx_coreclock DPA 时钟域 LVDS 时钟域 IOE 支持 SDR DDR 或非寄存的数据通路 2 IOE Deserializer Bit Slip Synchronizer DOUT DIN 2 (load_enable, fast_clock) DOUT DIN Clock Mux I/O PLL fast_clock fast_clock DOUT 3 (load_enable, fast_clock, rx_coreclock) dpa_fast_clock rx_inclock DIN 3 LVDS Receiver DPA Circuitry Retimed Data DIN DPA Clock (dpa_load_enable, dpa_fast_clock, rx_divfwdclk) 8 Serial LVDS Clock Phases + rx_in DPA 模块 DPA 模块接收来自差分输入缓冲器的高速串行数据, 并从 I/O PLL 生成的 8 个相位中选择其中一个相位来对数据进行采样 DPA 选择最接近串行数据相位的相位 接收数据与所选相位之间的最大相位偏移为 1/8 单位间隔 (UI) (10), 是 DPA 模块的最大量化误差 时钟的 8 个相位被平均分配, 提供一个 45 相移 (10) 单位间隔是串行数据速率 ( 快速时钟 ) 上运行的时钟周期 121

122 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 93. DPA 时钟相位到串行数据时序的关系 该图显示了 DPA 时钟和输入串行数据之间可能的相位关系 rx_in D0 D1 D2 D3 D4 Dn Tvco Tvco T VCO = PLL 串行时钟周期 DPA 模块持续监控输入串行数据的相位, 并在需要的情况下选择一个新的相位 通过置位可选的 rx_dpa_hold 端口, 可以防止 DPA 选择新的时钟相位, 此方法可用于所有通道 DPA 电路不需要固定的调训码型锁定到 8 个相位中的最佳相位 复位或者上电后,DPA 电路需要接收数据上的跳变以锁定到最佳相位 可选的输出端口 rx_dpa_locked 用于指示上电或者复位后初始 DPA 锁定条件已经到达最佳相位 使用数据检查器, 例如 : 循环冗余校验 (CRC) 或者对角交叉校验 (DIP-4)) 来验证数据 独立复位端口 rx_dpa_reset 用于复位 DPA 电路, 复位后 DPA 电路需要重新被训练 注意 : DPA 模块在 non-dpa 模式中被旁路 同步器 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) 同步器是一个 1 位宽和 6 位深的 FIFO 缓冲器, 它对 dpa_fast_clock DAP 模块所选择的最佳时钟 和 I/O PLL 产生的 fast_clock( 由 I/O PLL 生成 ) 之间的频率差异进行补偿 同步器只能对相位差异进行补偿, 不能对数据与接收器的输入参考时钟之间的相位差异进行补偿 可选端口 rx_fifo_reset 用于内部逻辑对同步器进行复位 当 DPA 第一次锁定到输入数据时, 同步器会被自动复位 当数据检查器指明接收器数据被损坏时,Intel 建议使用 rx_fifo_reset 复位同步器 注意 : 同步器电路在 non-dpa 和 soft-cdr 模式中被旁路 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) 122

123 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 数据重对齐模块 (Bit Slip) 在发送数据中的偏移连同由链路添加的偏移一起会导致所接收串行数据流通道至通道的偏移 如果使能 DPA 模块, 那么接收数据被每个通道中的不同时钟相位所采样 这种差异可能会导致接收数据在通道之间未被对齐 为了对该通道到通道的偏移进行补偿, 并且在每个通道上建立正确的接收字边界, 每个接收通道有一个专用的数据重对齐电路通过将延迟位插入到串行流来重新对齐数据 可选端口 rx_bitslip_ctrl 可以独立地通过内部逻辑控制每个接收器的位元插入 数据会在 rx_bitslip_ctrl 的上升沿滑一个位 对 rx_bitslip_ctrl 信号的要求包括以下几项 : 最小脉冲宽度是逻辑阵列中并行时钟的一个周期 脉冲之间的最小低电平时间是并行时钟的一个周期 该信号是一个边沿触发信号 有效数据在 rx_bitslip_ctrl 的上升沿之后的并行时钟的四个周期后可用 图 94. 数据重对齐时序 该图显示了一个 bit slip 脉冲 ( 解串因子设为 4) 之后的接收器输出 (rx_out) rx_inclock rx_in rx_coreclock rx_bitslip_ctrl rx_out x 32x1 3x21 xx 数据重对齐电路有一个位滑翻转值设置成解串因子 每个通道都有一个可选的状态端口 rx_bitslip_max 送到 FPGA 逻辑, 来指示预设翻转点到达的时间 图 95. 接收器数据重对齐翻转 该图显示了翻转出现前的一个 4 位周期的预设值 rx_bitslip_max 信号脉冲一个 rx_coreclock 周期来表明已经出现翻转 rx_inclock rx_bitslip_ctrl rx_coreclock rx_bitslip_max 解串器 通过使用 Intel Quartus Prime 软件, 您可以将解串因子静态地设置成 x3 x4 x5 x6 x7 x8 x9 或者 x10 IOE 包含两个可在 DDR 或者 SDR 模式中运行的数据输入寄存器 可以旁路解串器, 来支持 DDR (x2) 和 SDR (x1) 的操作 解串器旁路通过 GPIO IP 内核受到支持 123

124 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 96. 解串器旁路 该图显示了解串器的旁路路径 rx_out FPGA Fabric rx_divfwdclk rx_coreclock 2 10 IOE supports SDR, DDR, or non-registered datapath 2 IOE Deserializer Bit Slip Synchronizer DOUT DIN 2 (load_enable, fast_clock) DOUT DIN Clock Mux I/O PLL fast_clock fast_clock DOUT 3 (load_enable, fast_clock, rx_coreclock) dpa_fast_clock DIN 3 LVDS Receiver DPA Circuitry Retimed Data DIN DPA Clock (dpa_load_enable, dpa_fast_clock, rx_divfwdclk) 8 Serial LVDS Clock Phases rx_in 注释 : 禁用的模块和信号显示为灰色 + 如果在 SDR 模式下旁路解串器 : IOE 数据宽度为 1 位 寄存器输入路径要求一个时钟 直接通过 IOE 旁路数据 如果在 DDR 模式下旁路解串器 : IOE 数据宽度为 2 位 GPIO IP 内核要求一个时钟 rx_inclock 对 IOE 寄存器提供时钟 该时钟必须要与 rx_in 同步 必须要控制数据到时钟 (data-to-clock) 的偏移 当旁路解串器时, 不可使用 DPA 和数据重对齐电路 Intel Cyclone 10 GX 器件的接收器模式 Intel Cyclone 10 GX 器件支持下面的接收器模式 : Non-DPA 模式 DPA 模式 Soft-CDR 模式 注意 : 如果使用 DPA 模式, 那么请按照建议的初始化和复位流程 所建议的流程确保 DPA 电路可以从 PLL 中检测最佳的相位抽头以采集接收器上的数据 建议的初始化和复位流程提供了初始化和复位 LVDS SERDES IP 内核所建议的步骤 124

125 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Non-DPA 模式 non-dpa 模式禁用 DPA 和同步器模块 输入串行数据被 I/O PLL 产生的串行 fast_clock 时钟的上升沿上所寄存 由 I/O PLL 生成的 fast_clock 时钟对数据重对齐和解串器模块提供时钟 图 97. Non-DPA 模式的接收器数据通路 该图显示了 non-dpa 数据通路的结构图 10 bits maximum data width rx_out FPGA Fabric rx_divfwdclk rx_coreclock LVDS 时钟域 IOE supports SDR, DDR, or non-registered datapath 2 IOE Deserializer Bit Slip Synchronizer DOUT DIN 2 (load_enable, fast_clock) DOUT DIN Clock Mux I/O PLL fast_clock fast_clock DOUT 3 (load_enable, fast_clock, rx_coreclock) dpa_fast_clock rx_inclock DIN 3 LVDS Receiver DPA Circuitry Retimed Data DIN DPA Clock (dpa_load_enable, dpa_fast_clock, rx_divfwdclk) 8 Serial LVDS Clock Phases rx_in 注释 : 禁用的模块和信号显示为灰色 DPA 模式 DPA 模块从 8 个由 I/O PLL 发送的快速时钟中选择最佳时钟 (dpa_fast_clock) 该串行 dpa_fast_clock 时钟用于写入串行数据到同步器 串行 fast_clock 时钟用于从同步器中读取串行数据 在数据重对齐和解串器模块中使用同一个 fast_clock 时钟 图 98. DPA 模式中的接收器数据通路 该图显示了 DPA 模式数据通路 该图中的所有接收器硬件模块都是有效的 10 bits maximum data width rx_out FPGA Fabric rx_divfwdclk rx_coreclock DPA 时钟域 LVDS 时钟域 IOE supports SDR, DDR, or non-registered datapath 2 IOE Deserializer Bit Slip Synchronizer DOUT DIN 2 (load_enable, fast_clock) DOUT DIN Clock Mux I/O PLL fast_clock fast_clock DOUT 3 (load_enable, fast_clock, rx_coreclock) dpa_fast_clock rx_inclock DIN 3 LVDS Receiver DPA Circuitry Retimed Data DIN DPA Clock (dpa_load_enable, dpa_fast_clock, rx_divfwdclk) 8 Serial LVDS Clock Phases rx_in 注释 : 禁用的模块和信号显示为灰色 + 125

126 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 注意 : 在 DPA 模式中, 必须将 LVDS 实例的所有接收器通道布局在一个 I/O bank 因为每个 I/O bank 最多含有 24 对 LVDS I/O 缓冲对, 每个 LVDS 实例最多可以支持 24 个 DPA 通道 Soft-CDR 模式 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) Intel Cyclone 10 GX 器件的接收器模块 ( 第 121 页 ) 列出并说明了接收器硬件的模块 Intel Cyclone 10 GX LVDS 通道提供 soft-cdr 模式以支持 GbE 和 SGMII 协议 接收器 PLL 使用本地时钟源作为参考 图 99. Soft-CDR 模式中的接收器数据通路 该图显示了 soft-cdr 模式数据通路 10 bits maximum data width rx_out FPGA Fabric rx_divfwdclk rx_coreclock DPA 时钟域 LVDS 时钟域 IOE supports SDR, DDR, or non-registered datapath 2 IOE Deserializer Bit Slip Synchronizer DOUT DIN 2 (load_enable, fast_clock) DOUT DIN Clock Mux I/O PLL fast_clock fast_clock DOUT 3 (load_enable, fast_clock, rx_coreclock) dpa_fast_clock rx_inclock DIN 3 LVDS Receiver DPA Circuitry Retimed Data DIN DPA Clock (dpa_load_enable, dpa_fast_clock, rx_divfwdclk) 8 Serial LVDS Clock Phases rx_in 注释 : 禁用的模块和信号显示为灰色 + 在 soft-cdr 模式中, 同步器模块没有被启用 DPA 电路选择最佳的 DPA 时钟相位来对数据进行采样 该时钟被用于 bit-slip 操作和解串化 DPA 模块也将所选择的 DPA 时钟 ( 由解串因子分频, 称为 rx_divfwdclk) 连同解串的数据一起转送到 FPGA 逻辑 该时钟信号被放置到外设时钟 (PCLK) 网络上 如果使用 soft-cdr 模式, 那么在训练 DPA 后, 请不要置位 rx_dpa_reset 端口 DPA 将持续从 PLL 中选择新的相位抽头, 以跟踪参考时钟与输入数据之间的百万分率 (PPM) 差异 在 Intel Cyclone 10 GX 器件系列中, 您可以在 soft-cdr 模式中使用每一个 LVDS 通道, 并使用 PCLK 网络驱动 FPGA 架构 在 soft-cdr 模式中,rx_dpa_locked 信号无效, 因为 DPA 持续改变其相位以跟踪上游发送器与本地接收器输入参考时钟之间的 PPM 差异 不过, 可以使用 rx_dpa_locked 信号来确定初始 DPA 锁定条件表明 DPA 已经选到最佳抽头来采集数据 在 soft-cdr 模式下操作时, 预计会置低 rx_dpa_locked 信号 并行时钟,rx_coreclock, 由 I/O PLL 生成, 也被转送到 FPGA 逻辑 注意 : 在 soft-cdr 模式中, 必须将 LVDS 实例的所有接收器通道布局在一个 I/O bank 因为每个 I/O bank 最多含有 12 个 PCLK 资源, 每个 LVDS 实例最多可以支持 12 个 soft-cdr 通道 126

127 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 指南 :Soft-CDR 模式的 LVDS SERDES 管脚对 ( 第 144 页 ) 外设时钟网络 ( 第 65 页 ) 提供了关于 PCLK 网络的详细信息 Intel Cyclone 10 GX 器件的 PLL 和时钟 要生成并行时钟 (rx_coreclock 和 tx_coreclock) 和高速时钟 (fast_clock), Intel Cyclone 10 GX 器件在高速差分 I/O 接收器和发送器通道中提供 I/O PLL 时钟差分发送器 Intel Cyclone 10 GX 器件的 GPIO Bank SERDES 和 DPA 位置 ( 第 87 页 ) 时钟差分发送器 ( 第 127 页 ) 时钟差分接收器 ( 第 128 页 ) 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) 指南 : 通过使用 PLL 的高速时钟仅对 LVDS SERDES 提供时钟 ( 第 129 页 ) 指南 : 差分通道的管脚布局 ( 第 129 页 ) External PLL 模式的 LVDS 接口 ( 第 132 页 ) 指南 : 支持 I/O PLL 参考时钟输入管脚的 I/O 标准 ( 第 143 页 ) I/O PLL 生成加载使能 (load_enable) 信号以及 fast_clock 信号 ( 时钟运行在串行数据速率 ), 对加载和移位寄存器提供时钟 通过使用 Intel Quartus Prime 软件, 您可以将串化因子静态地设置成 x3 x4 x5 x6 x7 x8 x9 或者 x10 加载使能信号源自串化因子的设置 您可以配置任意的 Intel Cyclone 10 GX 发送器数据通道来生成源同步发送器输出时钟 这种灵活性允许将时钟输出布局在数据输出附近, 从而简化板级布线复杂度并降低时钟到数据偏移 不同的应用经常会需要指定的时钟到数据 (clock-to-data) 对齐或者指定的数据速率到时钟速率 (data-rate-to-clock-rate) 因子 您可以在 Intel Quartus Prime 参数编辑器中静态地指定这些设置 : 发送器能够输出与数据具有相同速率的时钟信号 器件支持的每个速度等级的最大输出时钟频率 输出时钟也能够被因子 或者 10 整除, 这取决于串化因子 与数据相关的时钟相位可被设置为 0 或者 180 ( 边沿或者中间对齐 ) I/O PLL 对 45 递增的其它相移提供额外的支持 127

128 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 100. 时钟输出模式中的发送器 该图显示了时钟输出模式中的发送器 在时钟输出模式中, 可以将 LVDS 通道用作时钟输出通道 FPGA Fabric 发送器电路 Parallel Series Txclkout+ Txclkout I/O PLL fast_clock load_enable 时钟差分接收器 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) Intel Cyclone 10 GX 器件的 PLL 和时钟 ( 第 127 页 ) I/O PLL 接收外部时钟输入, 并生成同一时钟的不同相位 DPA 模块自动从 I/O PLL 中选择一个时钟, 并对齐每个通道上的输入数据 同步器电路是一个 1 位宽乘 6 位深的 FIFO 缓冲器, 它对 DPA 模块与数据重对齐模块之间的相位差异进行补偿 如果需要, 用户控制的数据重对齐电路在串行位流中插入一个单一的位延迟, 来对齐到字边界 解串器包括移位寄存器和并行加载寄存器, 最多发送 10 位到内部逻辑 连接到发送器和接收器 LVDS 通道的物理介质可能会导致串行数据与源同步时钟之间的偏移 每个 LVDS 通道与时钟之间的瞬间偏移也随着数据和时钟信号上的抖动 ( 从接收器观测到的 ) 变化而变化 三种不同的模式 non-dpa DPA 和 soft-cdr 提供了不同的选项以克服源同步时钟 (non- DPA,DPA)/ 参考时钟 (soft-cdr) 与串行数据之间的偏移 Non-DPA 模式使您能够静态地选择源同步时钟与接收的串行数据之间的最佳相位对偏移进行补偿 在 DPA 模式中,DPA 电路自动选择最佳相位, 以补偿源同步时钟和接收串行数据之间的偏移 Soft-CDR 模式对芯片到芯片的同步和异步应用, 以及 SGMII 协议的短距离板级到板级应用提供了机会 注意 : 仅 non-dpa 模式需要手动偏移调整 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS ( 第 129 页 ) Intel Cyclone 10 GX 器件的 PLL 和时钟 ( 第 127 页 ) 128

129 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 指南 : 跨越多个 I/O Bank 的时钟 DPA 接口 使用超过 24 个通道的 DPA 接口跨越多个 I/O bank Intel 建议使用专用的 refclk 管脚来驱动 DPA 接口中每个 I/O bank 的 I/O PLL 按照这一建议来实现器件表中所列的最大 DPA LVDS 规范 高速 I/O 规范 指南 :DPA 或 Non-DPA 接收器的 I/O PLL 参考时钟源 DPA 或 non-dpa LVDS 接收器的 I/O PLL 的参考时钟必须来自 I/O bank 内的专用参考时钟管脚 注意 : 这一要求不适用于 LVDS 发送器 指南 :LVDS 参考时钟源 为了避免性能问题, 将相同 I/O bank 中专用的参考时钟输入用作 LVDS 的参考时钟 Intel 建议您不要手动促进参考时钟 指南 : 将整数分频 PLL 模式中的 PLL 用于 LVDS 每个 I/O bank 有其自身的 PLL (I/O PLL) 来驱动 LVDS 通道 这些 I/O PLL 仅在整数模式下运行 Intel Cyclone 10 GX 器件的 PLL 和时钟 ( 第 127 页 ) 指南 : 通过使用 PLL 的高速时钟仅对 LVDS SERDES 提供时钟 从 PLL 生成的高速时钟仅用于对 LVDS SERDES 电路提供时钟 不可使用高速时钟驱动其它逻辑, 因为用于驱动内核逻辑的允许频率受到 PLL F OUT 规范的限制 要了解关于 F OUT 规范的详细信息, 请参阅器件数据表 PLL 规范 Intel Cyclone 10 GX 器件的 PLL 和时钟 ( 第 127 页 ) 指南 : 差分通道的管脚布局 每个 I/O bank 包含其自身的 PLL I/O bank PLL 能够驱动相同 bank 中的所有接收器和发送器通道, 以及相邻 I/O bank 中的发送器通道 不过,I/O bank PLL 无法驱动另一个 I/O bank 的接收器通道或非相邻 I/O bank 中的发送器 PLL 驱动差分发送器通道 对于差分发送器,PLL 能够驱动自身 I/O bank 和相邻 I/O bank 中的差分发送器通道 不过,PLL 无法驱动非相邻 I/O bank 中的通道 129

130 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 101. PLL 驱动差分发送器通道 有效 :PLL 在相邻的 bank 中驱动发送器通道 Diff TX 无效 :PLL 在非相邻的 bank 中驱动发送器通道 Diff TX Diff TX Diff TX PLL Diff TX Diff TX Bank A Diff TX Diff TX PLL Diff TX Diff TX Bank A Diff TX Diff TX Diff TX Diff Channel Diff TX Diff TX PLL Diff TX Diff TX Bank B Diff Channel Diff Channel PLL Diff Channel Diff Channel Bank B Diff TX Diff Channel Diff TX Diff TX Diff TX Diff TX PLL Diff TX Diff TX Bank C Diff TX Diff TX PLL Diff TX Diff TX Bank C Diff TX Diff TX PLL 驱动 DPA-Enabled 差分接收器通道 对于差分接收器,PLL 只能驱动同一 I/O bank 中的通道 I/O 模块中的每个差分接收器都有一个专用 DPA 电路, 使时钟的相位对齐到其相关通道的数据相位 如果在一个 bank 中使能了 DPA 通道, 则可以将 bank 中未使用的 I/O 分配到 bank 所使用的具有相同 V CCIO 电压电平的单端或差分 I/O 标准 130

131 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O DPA 的使用增加了对高速差分接收器通道布局的一些限制 Intel Quartus Prime 编译器自动检查设计, 并且在布局指南违规时, 发出错误信息警告 遵循指南以确保合适的高速 I/O 操作 图 102. PLL 驱动 DPA-Enabled 差分接收器通道 DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX PLL DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX Bank A DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX PLL DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX Bank B DPA-enabled Diff RX LVDS 接口跨越多个 I/O Bank 中的 PLL 驱动 DPA-Enabled 差分接收器和发送器通道 如果在 bank 中使用差分发送器通道和 DPA-enabled 接收器通道,PLL 可以驱动跨越多个相邻 I/O bank 的发送器, 但仅接收器在其自身的 I/O bank 中 131

132 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 103. PLL 驱动 DPA-Enabled 差分接收器和发送器通道跨越 I/O Bank Diff TX Diff TX Diff TX PLL Diff TX Diff TX Bank A Diff TX DPA-enabled Diff RX Diff TX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX DPA-enabled Diff RX PLL Diff TX Diff TX Diff TX Diff TX Bank B DPA-enabled Diff RX Diff TX Intel Cyclone 10 GX 器件的 PLL 和时钟 ( 第 127 页 ) External PLL 模式的 LVDS 接口 LVDS SERDES IP 内核参数编辑器提供了一个 Use External PLL 选项来实现 LVDS 接口的选项 通过使能此选项, 您能够控制 PLL 设置, 例如动态重配置 PLL 以支持不同的数据速率, 动态相移以及其它设置 当对 LVDS SERDES IP 内核发送器和接收器使能 Use External PLL 选项时, 需要以下来自 IOPLL 的信息 : 到 LVDS SERDES IP 内核发送器和接收器的 SERDES 的串行时钟 ( 快速时钟 ) 输入 到 LVDS SERDES IP 内核发送器和接收器的 SERDES 的加载使能信 用于对发送器 FPGA 架构逻辑提供时钟的并行时钟 ( 内核时钟 ) 以及用于接收器的并行时钟 LVDS SERDES IP 内核接收器的异步 PLL 复位端口 LVDS SERDES IP 内核接收器的 DPA 和 soft-cdr 模式下的 PLL VCO 信号 IP 参考编辑器的 Clock Resource Summary 选项卡提供了上述列表中信号的详细信息 132

133 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 必须要例化 IOPLL IP 内核来生成各种时钟和加载使能信号 您也必须要在 IOPLL IP 内核参数编程器中配置下面这些设置 : Settings 选项卡中的 LVDS External PLL 选项 PLL 选项卡中的 Output Clocks 选项 PLL 选项卡中的 Compensation Mode 选项 表 54. 生成 IOPLL IP 内核的 Compensation Mode 设置 生成 IOPLL IP 内核时, 对相应的 LVDS 功能模式使用下表中的 PLL 设置 LVDS 功能模式 IOPLL IP 内核设置 TX, RX DPA, RX Soft-CDR RX non-dpa Direct 模式 LVDS 补偿模式 Altera LVDS SERDES IP 内核用户指南 Intel Cyclone 10 GX 器件的 PLL 和时钟 ( 第 127 页 ) LVDS SERDES IP 内核的 IOPLL IP 内核信号接口 ( 第 133 页 ) External PLL 模式的 IOPLL 参数值 ( 第 134 页 ) External PLL 模式下 IOPLL 和 LVDS SERDES 之间的连接 ( 第 136 页 ) LVDS SERDES IP 内核的 IOPLL IP 内核信号接口 表 55. IOPLL 和 LVDS SERDES IP 内核之间的信号接口 该表列出了 IOPLL IP 内核的输出端口与 LVDS SERDES IP 内核发送器和接收器的输入端口之间的信号接口 从 IOPLL IP 内核至 LVDS SERDES IP 内核发送器到 LVDS SERDES IP 内核接收器 lvds_clk[0] ( 串行时钟输出信号 ) 使用 PLL 中的 outclk0 配置该信号 对 Access to PLL LVDS_CLK/ LOADEN output port 设置选择 Enable LVDS_CLK/LOADEN 0 或 Enable LVDS_CLK/LOADEN 0 & 1 选项 大多数情况下, 选择 Enable LVDS_CLK/LOADEN 0 串行时钟输出只能驱动 LVDS SERDES IP 内核发送器和接收器上的 ext_fclk 该时钟不能驱动内核逻辑 loaden[0] ( 加载使能输出 ) 使用 PLL 中的 outclk1 配置该信号 对于 Access to PLL LVDS_CLK/ LOADEN output port 设置, 选择 Enable LVDS_CLK/LOADEN 0 或者 Enable LVDS_CLK/LOADEN 0 & 1 选项 在大多数情况下, 选择 Enable LVDS_CLK/LOADEN 0 ext_fclk ( 到发送器的串行时钟输入 ) ext_fclk ( 串行时钟输入到接收器 ) ext_loaden ( 到发送器的加载使能信号 ) ext_loaden( 用于解串器的加载使能信号 ) 继续

134 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 从 IOPLL IP 内核至 LVDS SERDES IP 内核发送器到 LVDS SERDES IP 内核接收器 outclk2 ( 并行时钟输出 ) ext_coreclock ( 并行内核时钟 ) ext_coreclock ( 并行内核时钟 ) locked pll_areset ( 异步 PLL 复位端口 ) phout[7:0] 该信号只有 DPA 或者 soft-cdr 模式中的 LVDS 接收器需要 启用 PLL 中的 Specify VCO frequency 来配置该信号, 并指定 VCO frequency 的值 启用 Enable access to PLL DPA output port ext_vcoph 该信号只有 DPA 或者 soft-cdr 模式中的 LVDS 接收器需要 Altera LVDS SERDES IP 内核用户指南提供了更多关于 soft SERDES 的不同时钟要求的信息 External PLL 模式的 LVDS 接口 ( 第 132 页 ) External PLL 模式的 IOPLL 参数值 下面的实例显示使用 IOPLL IP 内核对 LVDS SERDES IP 内核生成输出时钟的时钟要求 该实例相移的设定是基于时钟和数据在器件的管脚处是边沿对齐的前提 注意 : 对于其它情况下的时钟和数据相位设置,Intel 建议无需使用 external PLL mode 选项, 先例化 LVDS SERDES IP 内核接口 然后在 Intel Quartus Prime 软件中编译 IP 内核, 注意每个时钟输出的频率 相移和占空比设置 在 IOPLL IP 内核参数编辑器中输入这些设置, 将相应的输出连接到 LVDS SERDES IP 内核 表 56. 实例 : 使用 IOPLL IP 内核生成输出时钟 ( 不使用 DPA 和 Soft-CDR 模式 ) 该表列出了在 IOPLL IP 内核参数编辑器中可以设定的参数值, 在不使用 DPA 和 soft-cdr 模式的情况下, 使用 IOPLL IP 内核生成三个输出时钟 参数 outclk0 ( 作为 lvds_clk[0] 连接到 LVDS SERDES IP 内核发送器或接收器的 ext_fclk 端口 ) outclk1 ( 作为 loaden[0] 连接到 LVDS SERDES IP 内核发送器或接收器的 ext_loaden 端口 ) outclk2 ( 作为发送器和接收器的并行数据寄存器的内核时钟使用, 并连接到 LVDS SERDES IP 内核的 ext_coreclock 端口 ) 频率 数据速率 数据速率 / 串化因子 数据速率 / 串化因子 相移 180 [( 解串因子 1)/ 解串因子 ] x / 串化因子 (outclk0 相移除以串化因子 ) 占空比 50% 100/ 串化因子 50% 相移的计算, 使用 RSKM 方程, 假设输入时钟和串行数据是边沿对齐的 引进一个 180 相移到采样时钟 (coutclk0) 确保了输入数据相对 outclk0 是中央对齐的, 如下图所示 134

135 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 104. External PLL 接口信号的相位关系 refclk VCO clk (internal PLL clk) lvds_clk[0] (180 phase shift) loaden[0] (324 phase shift) outclk2 (18 phase shift) RX serial data D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 tx_outclk TX serial data D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 表 57. 实例 : 使用 IOPLL IP 内核生成输出时钟 ( 使用 DPA 和 Soft-CDR 模式 ) 该表列出了在 IOPLL IP 内核参数编辑器中可以设定的参数值, 在使用 DPA 和 soft-cdr 模式的情况下, 使用 IOPLL IP 内核生成四个输出时钟 IOPLL IP 内核的 locked 输出端口必须反转, 并且在使用 DPA 和 soft-cdr 模式的情况下, 连接到 LVDS SERDES IP 内核的 pll_areset 端口 参数 outclk0 ( 作为 lvds_clk[0] 连接到 LVDS SERDES IP 内核发送器或接收器的 ext_fclk 端口 ) outclk1 ( 作为 loaden[0] 连接到 LVDS SERDES IP 内核发送器或接收器的 ext_loaden 端口 ) outclk2 ( 作为发送器和接收器的并行数据寄存器的内核时钟使用, 并连接到 LVDS SERDES IP 内核的 ext_coreclock 端口 ) VCO 频率 ( 作为 phout[7:0] 连接到 LVDS SERDES IP 内核的 ext_vcoph[7:0] 端口 ) 频率数据速率数据速率 / 串化因子数据速率 / 串化因子数据速率 相移 180 [( 解串因子 1)/ 解串因 子 ] x / 串化因子 (outclk0 相移除以串化因子 ) 占空比 50% 100/ 串化因子 50% 表 58. 实例 : 对与接收器通道共享的跨越多个 Bank 的发送器使用共享的 IOPLL IP 内核生成输出时钟 ( 使用 DPA 和 Soft-CDR 模式 ) 该表列出了在 IOPLL IP 内核参数编辑器中可以设定的参数值, 使用 IOPLL IP 内核生成六个输出时钟 如果在 DPA 和 soft- CDR 模式中使用与接收器通道共享的跨越多个 bank 的发送器通道, 就使用这些设置 IOPLL IP 内核的 locked 输出端口必须反转, 并且在使用 DPA 和 soft-cdr 模式的情况下, 连接到 LVDS SERDES IP 内核的 pll_areset 端口 参数 outclk0 ( 作为 lvds_clk[0] 连接到 LVDS SERDES IP 内核接收器的 ext_fclk 端口 ) outclk2 ( 作为 lvds_clk[1] 连接到 LVDS SERDES Ip 内核发送器的 ext_fclk 端口 ) outclk1 ( 作为 loaden[0] 连接到 LVDS SERDES IP 内核接收器的 ext_loaden 端口 ) outclk3 ( 作为 loaden[1] 连接到 LVDS SERDES IP 内核发送器的 ext_loaden 端口 ) outclk4 ( 作为发送器和接收器的并行数据寄存器的内核时钟使用, 并连接到 LVDS SERDES IP 内核的 ext_coreclock 端口 ) VCO 频率 ( 作为 phout[7:0] 连接到 LVDS SERDES IP 内核的 ext_vcoph[7:0] 端口 ) 频率数据速率数据速率 / 串化因子数据速率 / 串化因子数据速率 相移 180 [( 解串因子 1)/ 解串因 子 ] x / 串化因子 继续

136 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 参数 outclk0 ( 作为 lvds_clk[0] 连接到 LVDS SERDES IP 内核接收器的 ext_fclk 端口 ) outclk2 ( 作为 lvds_clk[1] 连接到 LVDS SERDES Ip 内核发送器的 ext_fclk 端口 ) outclk1 ( 作为 loaden[0] 连接到 LVDS SERDES IP 内核接收器的 ext_loaden 端口 ) outclk3 ( 作为 loaden[1] 连接到 LVDS SERDES IP 内核发送器的 ext_loaden 端口 ) outclk4 ( 作为发送器和接收器的并行数据寄存器的内核时钟使用, 并连接到 LVDS SERDES IP 内核的 ext_coreclock 端口 ) (outclk0 相移除以串化因子 ) VCO 频率 ( 作为 phout[7:0] 连接到 LVDS SERDES IP 内核的 ext_vcoph[7:0] 端口 ) 占空比 50% 100/ 串化因子 50% Non-DPA 模式的接收器偏移裕量 ( 第 139 页 ) RSKM 方程式用于相移计算 External PLL 模式的 LVDS 接口 ( 第 132 页 ) External PLL 模式下 IOPLL 和 LVDS SERDES 之间的连接 图 105. External PLL 模式下 Non-DPA LVDS 接收器与 IOPLL IP Core 的连接 FPGA Fabric rx_coreclk Receiver Core Logic Q D LVDS Receiver (LVDS SERDES Intel FPGA IP) rx_out ext_fclk ext_loaden ext_coreclock pll_areset IOPLL Intel FPGA IP lvds_clk[0] refclk loaden[0] outclk2 rst locked 图 106. External PLL 模式下 DPA LVDS 接收器与 IOPLL IP Core 的连接 反转 locked 输出端口, 并将其连接到 pll_areset 端口 FPGA Fabric rx_coreclk Receiver Core Logic Q D LVDS Receiver (LVDS SERDES Intel FPGA IP) ext_fclk ext_vcoph[7..0] rx_out ext_loaden ext_coreclock pll_areset IOPLL Intel FPGA IP lvds_clk[0] phout[7..0] loaden[0] refclk outclk2 rst locked 136

137 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 107. External PLL 模式下 Soft-CDR LVDS 接收器与 IOPLL IP Core 的连接 反转 locked 输出端口, 并将其连接到 pll_areset 端口 FPGA Fabric rx_coreclk Receiver Core Logic Q D LVDS Receiver (LVDS SERDES Intel FPGA IP) ext_fclk rx_out rx_divfwdclk ext_vcoph[7..0] ext_loaden ext_coreclock pll_areset IOPLL Intel FPGA IP lvds_clk[0] phout[7..0] refclk loaden[0] outclk2 rst locked 图 108. External PLL 模式下 LVDS 发送器与 IOPLL IP Core 的连接 将 I/O PLL 的 lvds_clk[1] 和 loaden[1] 端口连接到 LVDS 发送器的 ext_fclk 和 ext_loaden 端口 FPGA Fabric Transmitter Core Logic tx_coreclk D Q LVDS Transmitter (Intel FPGA LVDS SERDES) tx_in ext_fclk ext_loaden ext_coreclock lvds_clk[1] loaden[1] outclk4 lvds_clk[0] phout[7..0] loaden[0] locked Intel FPGA IOPLL refclk rst 在 external PLL 模式中,ext_coreclock 端口在 LVDS LVDS IP 内核中自动被使能 如果此端口没有如之前的图表所示被连接, 那么 Intel Quartus Prime 编译器输出错误信息 External PLL 模式的 LVDS 接口 ( 第 132 页 ) Intel Cyclone 10 GX 器件的时序和优化 源同步时序规划 本部分中的内容对 Intel Cyclone 10 GX 器件系列中源同步信号的时序规划 波形以及规范作了介绍 LVDS I/O 标准使能了 high-speed 数据传输, 实现更高的系统整体性能 要想利用快速的系统性能, 必须分析这些高速信号的时序 对差分模块的时序分析不同于传统的同步时序分析技术 源同步时序分析是基于数据与时钟信号之间的偏移, 而不是基于时钟到输出的建立时间 高速差分数据传输需要使用 IC 供应商所提供的时序参数, 并且会受到板级偏移 电缆偏移以及时钟抖动的严重影响 这一部分定义了 Intel Cyclone 10 GX 器件系列中的源同步差分数据定向的时序参数 时序规划, 以及如何通过使用这些时序参数来决定设计的最佳性能 137

138 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 差分数据定向 外部时钟和输入数据之间存在一定关系 对于运行在 1 Gbps 和串化因子为 10 的操作, 外部时钟乘以 10 您可以在 PLL 中设置相位对齐以符合每个数据位元的采样窗口 数据在被乘时钟的下降沿时被采样 图 109. Intel Quartus Prime 软件中的位定向 (Bit Orientation) 该图显示了 x10 模式中的数据位定向 incloc k/outcloc k MSB 10 LVDS Bits LSB data in 差分 I/O 位位置 数据同步对于成功的高频数据传输是必要的 图 110. 一个差分通道的位顺序和字边界 该图显示了通道操作的数据位元定向, 它基于以下几个条件 : 串化因子等于时钟倍频因子 相位对齐使用边沿对齐 该操作在硬核 SERDES 中实现 发送器通道操作 (x8 模式 ) tx_coreclock Previous Cycle Current Cycle Next Cycle tx_out X X X X X X X X X X X X X X X X MSB LSB 接收器通道操作 (x8 模式 ) rx_inclock rx_in X X X X X X X X X X X X X X X X X X X X X X X X rx_coreclock rx_out [7..0] X X X X X X X X X X X X X X X X X X X X X X X X 注释 : 这些波形仅是功能波形, 并不会传达时序信息 对于其它的串化因子, 使用 Intel Quartus Prime 在字中查找位位置 差分位命名约定 表 59. 差分位命名 该表列出了 18 个差分通道的差分位元命名的约定 MSB 和 LSB 位置随着系统所用的通道数量而递增 接收器通道数据的数量 内部 8 位并行数据 MSB 位置 LSB 位置 继续

139 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 接收器通道数据的数量 内部 8 位并行数据 MSB 位置 LSB 位置 发送器通道至通道偏移 接收器偏移裕量计算会使用发送器通道至通道偏移 (TCCS) 是源同步差分接口中基于 Intel Cyclone 10 GX 发送器的一个重要参数 : TCCS 是最快和最慢数据输出跳变之间的差异, 包括 T CO 的变化和时钟偏移 在 LVDS 发送器中,Timing Analyzer 在 Intel Quartus Prime 编译报告的 TCCS 报告 (report_tccs) 中提供一个 TCCS 值, 它显示了串行输出端口的 TCCS 值 可以从器件数据表中获得 TCCS 值 在 Intel Cyclone 10 GX 器件中, 必须执行 PCB 走线补偿来调整每个 LVDS 通道的走线长度, 当与数据速率高于 840 Mbps 的 non-dpa 接收器连接时, 可以改善通道至通道的偏移 Intel Quartus Prime 软件的 Fitter Report 面板为 Intel Cyclone 10 GX 器件报告了必须添加到每条走线上的延迟数 可使用 LVDS Transmitter/Receiver Package Skew Compensation 面板发布建议的走线延迟数, 并手动补偿 PCB 电路板走线上的偏移, 来减少通道至通道的偏移, 从而满足 LVDS 通道之间的时序规划 高速 I/O 规范 Altera LVDS SERDES IP 内核用户指南提供了关于 LVDS Transmitter/Receiver Package Skew Compensation 报告面板的详细信息 Non-DPA 模式的接收器偏移裕量 不同模式的 LVDS 接收器使用不同的规范, 有助于评估正确采样所接收串行数据的能力 在 DPA 模式中, 使用 DPA 抖动容限而不是接收器偏移裕量 (RSKM) 在 non-dpa 模式中, 将 RSKM TCCS 和采样窗口 (SW) 规格用于接收数据通路中的高速源同步差分信号 139

140 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O Altera LVDS SERDES IP 内核用户指南提供了关于 LVDS Transmitter/Receiver Package Skew Compensation 报告面板的详细信息 Quartus Prime Pro Edition TimeQuest 时序分析器提供了关于.sdc 命令和 TimeQuest 时序分析器的更多信息 I/O 时序分析 获取 RSKM 报告 获取 TCCS 报告 RSKM 公式 图 111. RSKM 公式表示 RSKM TCCS 和 SW 之间的关系 RSKM 公式 公式中采用的约定 : RSKM 接收器的时钟输入和数据输入采样窗口之间的时序裕量, 以及从内核噪声和 I/O 开关噪声中诱发的抖动 时间单位间隔 (TUI) 串行数据的时间周期 SW 一个时间段, 期间输入数据必须是稳定的, 以确保 LVDS 接收器成功地进行采样 采样窗口 (SW) 是一种器件属性, 并随着器件速度等级的不同而有所变化 TCCS 由同一 PLL 驱动的通道中最快与最慢的输出边沿之间的时序差异 该 TCCS 测量包括 t CO 变化 时钟和时钟偏移 注意 : 如果有额外的电路板通道至通道偏移, 可考虑总接收器通道至通道偏移 (RCCS), 而不是 TCCS 总 RCCS = TCCS + 电路板通道至通道偏移 您必须根据数据速率和器件计算 RSKM 的值, 来决定 LVDS 接收器是否能采样数据 : 一个正的 RSKM 值, 扣除发送器抖动后, 表明 LVDS 接收器能够正确地采样数据 一个负的 RSKM 值, 扣除发送器抖动后, 表明 LVDS 接收器不能正确地采样数据 140

141 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 图 112. 差分高速时序结构图和时序规划 该图显示了 RSKM TCCS 和接收器的 SW 之间的关系 时序图 External Input Clock Internal Clock Time Unit Interval (TUI) Receiver Input Data TCCS RSKM SW TCCS RSKM 时序预算 External Clock Internal Clock Synchronization Transmitter Output Data Receiver Input Data TCCS RSKM t SW (min) Bit n Internal Clock Falling Edge TUI Clock Placement t SW (max) Bit n RSKM TCCS 2 SW 5.7. 在 Intel Cyclone 10 GX 器件中使用 I/O 和高速 I/O Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 通用指南 为确保设计成功, 有几方面需要考虑 这些设计指南适用于该器件系列的所有型号, 除非另有说明 指南 :VREF 资源和 VREF 管脚 ( 第 142 页 ) 指南 : 遵守 3.0 V 连接的器件绝对最大额定值 ( 第 142 页 ) 指南 : 支持 I/O PLL 参考时钟输入管脚的 I/O 标准 ( 第 143 页 ) 141

142 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 指南 :V REF 资源和 VREF 管脚 对于 Intel Cyclone 10 GX 器件, 考虑下列的 VREF 管脚指南 : Intel Cyclone 10 GX 器件支持内部和外部 V REF 源 每个 I/O bank 有一个外部 VREF 管脚, 对相同 bank 中的所有 I/O 提供一个外部 V REF 源 bank 中的每个 I/O 通道也有其自身的内部 V REF 生成器 可以独立地配置每个 I/O 通道, 来使用其内部 V REF 或 I/O bank 的外部 V REF 源 相同 I/O 通道的所有 I/O 管脚使用同一个 V REF 源 您可以对 VREF 管脚附近的输入 输出或者双向管脚布局任何组合 没有 VREF 管脚布局限制 VREF 管脚专用于电压参考的单端 I/O 标准 无法将 VREF 管脚用作用户 I/O 要了解关于 VREF 管脚电容的详细信息, 请参阅器件手册 Intel Cyclone 10 GX 器件中的 I/O 标准电平 ( 第 85 页 ) 管脚电容 单端 I/O 标准规范 单端 SSTL,HSTL 和 HSUL I/O 参考电压规范 单端 SSTL,HSTL 和 HSUL I/O 标准信号规范 Intel Cyclone 10 GX 器件的 I/O Bank 体系结构 ( 第 91 页 ) 指南 : 遵守 3.0 V 连接的器件绝对最大额定值 为了确保器件的可靠性和正常运行, 当器件用作 3.0 V I/O 接口时, 一定不要超过器件的绝对最大额定值 要了解关于绝对最大额定值和跳变过程中允许的最大过冲的详细信息, 请参考器件手册 提示 : 执行 IBIS 或者 SPICE 仿真来确定过冲和下冲电压均在规定范围内 单端发送器应用 如果将 Intel Cyclone 10 GX 器件作为发送器使用时, 请使用较慢的摆率和串行匹配来限制 I/O 管脚上的过冲和下冲 传输线效应导致接收器上有较大电压偏差, 这与驱动器和传输线之间的阻抗不匹配有关 通过匹配驱动器的阻抗与传输线的特征阻抗能够显著地降低过冲电压 您可以使用位于驱动器附近的串行匹配电阻来匹配总驱动器阻抗与传输线阻抗 单端接收器应用 如果使用 Intel Cyclone 10 GX 器件作为接收器, 那么可使用外部钳位二极管来限制 I/O 管脚上的过冲和下冲电压 使用 3.0 V bank 电源电压 (V CCIO ) 和 1.8 V 的 V CCPT 电压来支持 3.0 V I/O 标准 在此方法中, 钳位二极管能够充分地钳位过冲电压, 使其保持在 DC 和 AC 输入电压规格内 钳位电压表示成 V CCIO 和二极管正向电压的总和 Intel Cyclone 10 GX 器件中的 I/O 标准电平 ( 第 85 页 ) 142

143 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 绝对最大额定值 允许的最大过冲和下冲电压 指南 : 支持 I/O PLL 参考时钟输入管脚的 I/O 标准 I/O PLL 参考时钟 (REFCLK) 输入管脚仅支持以下的 I/O 标准 : 单端 I/O 标准 LVDS Intel Cyclone 10 GX 器件使用 LVDS 输入缓冲支持差分 HSTL 和差分 SSTL 的输入操作 要支持差分 HSTL 或差分 SSTL 信号的电气规范, 将 LVDS I/O 标准分配到 Quartus Prime Pro Edition 软件的 REFCLK 管脚 混合电压参考和非电压参考 I/O 标准 每个 I/O bank 可同时支持多个 I/O 标准 以下部分提供了器件中混合非电压参考和电压参考 I/O 标准的指南 非电压参考 I/O 标准 如果 I/O 标准支持 V CCIO 电平的 I/O bank, 那么一个 I/O bank 能够同时支持具有不同 I/O 标准分配的任意数量的输入信号 对于输出信号, 单一 I/O bank 支持与 V CCIO 相同电压驱动的非电压参考输出信号 由于一个 I/O bank 仅能有一个 V CCIO 值, 它仅能为非电压参考信号驱动该值 例如, 一个 2.5 V V CCIO 设置的 I/O bank 能够支持 2.5 V 的标准输入和输出, 以及仅支持 3.0 V LVCMOS 的输入 电压参考 I/O 标准 为了适应电压参考 I/O 标准 : 每 Intel Cyclone 10 GX FPGA I/O bank 包含一个专用的 VREF 管脚 每个 bank 只能有一个 V CCIO 电压电平和一个电压参考 (V REF ) 电平 电压参考输入缓冲由 V CCPT 供电 因此, 在下列情况下, 采用单端或者差分标准的 I/O bank 能够支持不同的电压参考标准 : V REF 是相同的电平 禁用了片上并行匹配 (R T OCT) 如果使能 R T OCT, 那么输入标准的电压和 bank 的 V CCIO 必须匹配 这一特性使您能够将电压参考输入信号布局在 2.5 V 或是更低的 V CCIO 的 I/O bank 中 例如, 可以将 HSTL-15 输入管脚布局在 2.5 V V CCIO 的 I/O bank 中 不过, 使能 R T OCT 的电压参考输入要求 I/O bank 的 V CCIO 与输入标准的电压相匹配 当 V CCIO 为 2.5 V 时,HSTL-15 I/O 标准不支持 R T OCT 混合电压参考和非电压参考标准概述 通过单独应用每一种规则, 一个 I/O bank 能够支持电压参考管脚和非电压参考管脚 143

144 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 例如 : 使用 1.8 V V CCIO 和 0.9 V V REF 的 I/O bank 可以支持 SSTL-18 输入和输出, 以及 1.8 V 输入和输出 使用 1.5 V V CCIO 和 0.75 V V REF 的 I/O bank 可以支持 1.5 V 标准 1.8 V 输入 ( 但没有输出 ) 以及 1.5 V HSTL I/O 标准 指南 : 上电顺序期间不可驱动 I/O 管脚 Intel Cyclone 10 GX I/O 缓冲由 V CC V CCPT 和 V CCIO 供电 由于 Intel Cyclone 10 GX 器件不支持热插拔, 上电和断电期间, 不可外部驱动 I/O 管脚 坚持这条指导原则 : 避免超过 I/O 管脚电流 : 超过 I/O 管脚电流会影响器件的寿命和可靠性 超过 3 V I/O 管脚上的电流会损坏 Intel Cyclone 10 GX 器件 实现最低的电流消耗, 并避免在上电或断电期间的 I/O 故障 Intel Cyclone 10 GX 器件的上电排序考量 ( 第 246 页 ) 指南 : 最大化 DC 电流限制 Intel Cyclone 10 GX 器件符合 V CCIO Electro-Migration (EM) 规则和所有 I/O 标准驱动强度设置的 IR 降压目标 确保了器件生命周期的可靠性 指南 :LVDS SERDES IP Core 实例化 在 DPA 或 soft-cdr 模式下, 每个 I/O bank 仅可以例化一个 LVDS SERDES IP 内核实例 Intel Cyclone 10 GX 器件的 I/O Bank 组 ( 第 88 页 ) 指南 :Soft-CDR 模式的 LVDS SERDES 管脚对 在 soft-cdr 模式中仅能使用特定的 LVDS 管脚对 请参考每种器件的管脚输出文件来确定支持 soft-cdr 模式的 LVDS 管脚对 Intel Cyclone 10 GX 器件管脚输出 (Pin-Out) 文件提供了每种 Intel Cyclone 10 GX 器件的管脚输出文件 Soft-CDR 模式 ( 第 126 页 ) 外设时钟网络 ( 第 65 页 ) 提供了关于 PCLK 网络的详细信息 144

145 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 指南 : Intel Cyclone 10 GX GPIO 性能的最小化高抖动的影响 在 Intel Cyclone 10 GX 设计流程中, 按照这一指南可以最小化对 GPIO 性能的抖动影响 使用 Intel PDN 工具 2.0 执行电源配送网络分析 这一分析帮助您设计一个带有必要的去耦电容的更可靠且更高效的电源配送网络 使用 Intel Cyclone 10 GX 早期功耗估算器 (EPE) 来确定 V CC 和其它电源供应的电流要求 基于所有电源供应轨, 尤其是 V CC 电源轨的电流要求来执行 PDN 分析 将电压稳压器与远程检测管脚一起使用来补偿在保持内核性能的情况下, 与 PCB 相关的 DC IR 压降和 V CC 电源中的器件封装 有关差分远程传感器管脚的 V CC 电源的连接指南的详细信息, 请参考管脚连接指南 输入时钟抖动必须符合 Intel Cyclone 10 GX PLL 输入时钟周期到周期的抖动规范, 从而产生低 PLL 输出时钟抖动 必须提供抖动小于 120 ps 的干净时钟源 有关所建议的操作条件的详细信息, 请参考器件数据表中的 PLL 规范 使用专用 PLL 时钟输出管脚来发送时钟信号, 实现更好的抖动性能 每个 I/O bank 中的 I/O PLL 支持两个专用的时钟输出管脚 可以将 PLL 专用时钟输出管脚作为 FPGA 的参考时钟源使用 为了实现最佳的抖动性能, 可以提供一个外部干净的时钟源 有关 PLL 专用时钟输出管脚的抖动规范的详细信息, 请参考器件数据表 如果 GPIO 运行在高于 250 MHz 的频率上, 则使用匹配 I/O 校准 SSTL HSTL POD 和 HSUL I/O 标准是匹配的 I/O 标准 Intel 建议您将 HSUL I/O 标准用以较短走线或者互联小于两英寸的参考长度 使用 Altera PHYLite 的并行接口 IP 内核, 实现 GPIO 或者源同步 I/O 接口 Intel 建议如果无法收敛 GPIO 的时序或者数据速率大于 200 Mbps 的源同步 I/O 接口, 就使用 Altera PHYLite 的并行接口 IP 内核 有关将 Altera GPIO IP 内核移植到 Altera PHYLite 的并行接口 IP 内核的指导原则, 请参考相关的信息 使用小型外设时钟 (SPCLK) 网络 SPCLK 网络用于高速 I/O 接口, 并且提供最小的插入延迟 下面列出了时钟网络的时钟插入延迟的排列, 从最大到最小进行排列 : 全局时钟网络 (GCLK) 区域时钟网络 (RCLK) 大型外设时钟网络 (LPCLK) SPCLK Intel Cyclone 10 GX 器件系列管脚连接指南 Intel Cyclone 10 GX 器件数据表 GPIO 至 PHYLite 设计移植指南 指南 : 外部存储器接口 I/O Bank 2A 的使用 除了通用 I/O 用法之外, Intel Cyclone 10 GX 器件也将 I/O bank 2A 用于器件配置相关的操作 由于与配置相关的使用, 因此将 I/O bank 2A 用于外部存储器接口时必须遵循几条准则 145

146 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 即使配置完成, 也不要将配置相关操作需要的 I/O bank 2A 的管脚用作外部存储器接口管脚 例如 : 用于 Fast Passive Parallel(FPP, 快速被动并行 ) 配置总线的管脚 用于 Partial Reconfiguration( 部分重配置 ) 控制信号的管脚 确保外部存储器接口 I/O 电压与配置 I/O 电压兼容 运行 Quartus Prime Pro Edition Fitter 确定您器件中外部存储器接口的管脚布局是否有效 关于配置管脚的更多信息, 请参阅器件 pin-out 文件中的 " 配置功能 "(Configuration Function) 列 Intel Cyclone 10 GX 器件管脚输出 (Pin-Out) 文件提供了每种 Intel Cyclone 10 GX 器件的管脚输出文件 配置方案 ( 第 166 页 ) 器件配置管脚 ( 第 193 页 ) 用于配置管脚的 I/O 标准和驱动强度 ( 第 194 页 ) Intel Cyclone 10 GX 器件封装中支持的存储器接口 ( 第 151 页 ) Intel Cyclone 10 GX 器件的 Pin-Out 文件 5.8. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 的修订历史 文档版本 修顶内容 在可编程开漏输出主题中, 将 "logic-to-pin" 更改为 "logic to the output buffer" 更新了 10CX085 器件的封装 F672 的 I/O bank 2J 和 3A 的管脚数 移除了 RSKM 计算实例 更新了 LVPECL 匹配中的图标题, 以阐明该图指的是外部匹配 没有 OCT 支持 LVPECL I/O 标准 更新了关于差分通道的管脚布局的指南主题, 以阐明以下信息 : 在用于差分接收器的 I/O bank 中,PLL 仅可以驱动同一 I/O bank 中的通道 使能 DPA 功能的 I/O bank 中未使用的管脚可以分配到单端 I/O 标准中 在关于 I/O 缓冲和寄存器的主题中阐明实现 DDR 电路时可利用 I/O 寄存器, 使用 GPIO IP 内核 阐明分配到 3 V I/O bank 的所有单端 I/O 均可支持所有可编程的 I/O 单元, 除了可编程预加重 R D OCT 校准 R S 和 R T OCT 以及内部 V REF 生成外 阐明 3 V I/O bank 支持单端和差分 SSTL HSTL 和 HSUL I/O 标准 更新了有关 I/O 和差分缓冲的主题, 以指定差分参考时钟支持驱动 SERDES 的 I/O PLL 更新了关于 V REF 源和 VREF 管脚的指南主题, 以指定 VREF 管脚专用于电压参考信号端 I/O 标准 日期版本修订内容 2017 年 11 月 对在整数 PLL 模式下使用 PLL 驱动 LVDS 通道更新了注释, 阐明如果旁路 SERDES, 则无需 PLL 更新了关于串行器旁路 DDR 和 SDR 操作的主题, 以便将有关时钟的更多信息添加到 IOE 更新了关于解串器的主题, 以添加有关旁路解串器的更多信息 从显示 non-dpa DPA 和 soft-cdr 模式下的接收器数据通路的图中移除了关于 SDR 和 DDR 数据宽度的声明 在显示参数值的实例中更正了排字错误, 通过将 "c0 更新成 "outclk0", 以便在 external PLL 模式下生成输出时钟 移除了关于 Intel Cyclone 10 GX 器件的 I/O 纵向移植中的移植路径的注释 继续

147 5. Intel Cyclone 10 GX 器件的 I/O 和高速 I/O 日期版本修订内容 2017 年 5 月 首次发布 更新了 Intel Cyclone 10 GX 的可编程电流强度表中的差分 SSTL-18 Class I 和 Class II 差分 SSTL-15 Class I 和 Class II 差分 SSTL-12 Class I 和 Class II 差分 1.8 V HSTL Class I 和 Class II 差分 1.5 V HSTL Class I 和 Class II 以及差分 1.2 V HSTL Class I 和 Class II 的 I/O 标准 对 Intel Cyclone 10 GX 器件中 FPGA I/O 所支持的 I/O 标准和 Intel Cyclone 10 GX I/O 标准电平表添加了 SSTL-12 SSTL-125 SSTL135 差分 SSTL-12 差分 SSTL-125 和差分 SSTL-135 的 I/O 标准 移除了 Intel Cyclone 10 GX 器件的可编程电流强度表中的 DDR3 OCT 设置, 并添加了一个注释, 说明有关 DDR3 OCT 设置的 I/O 标准的信息, 可参考 Intel Cyclone 10 GX 器件的片上 I/O 匹配部分 对 Intel Cyclone 10 GX 器件的可编程电流强度表中的 SSTL-18 Class II 和 SSTL-15 Class II I/O 标准的可编程电流强度值进行了更新 移除了关于在 Intel Cyclone 10 GX 器件的 I/O 纵向移植中相同封装类型的器件之间 0.15mm 封装高度差异的注释 移除了关于在 Intel Cyclone 10 GX 器件的 I/O 纵向移植中使用外部存储器件超过 450MHz 频率时的 LVDS I/O bank 分配的注释 移除了 LVDS 接收器的 RSKM 报告和通过 TimeQuest 时序分析器将 Input Delay 分配给 LVDS Receiver 章节 添加了指南 :LVDS 参考时钟源章节 移除了关于在 RX Non-DPA 模式下, 参数编辑器中选择上升沿 (rising edge) 选项的说明 移除了 External PLL 模式下 IOPLL 和 LVDS SERDES 之间的连接章节中的使用共享 I/O PLL 且与接收器通道 (DPA) 共享时,LVDS 与跨越多个 Bank 的发送器通道的 IOPLL IP Core 的连接和使用共享 I/O PLL 且与接收器通道 (Soft-CDR 模式 ) 共享时,LVDS 与跨越多个 Bank 的发送器通道的 IOPLL IP Core 的连接结构图 更新了 External PLL 模式下 IOPLL 和 LVDS SERDES 之间的连接中的 External PLL 模式下 Non-DPA LVDS 接收器与 IOPLL IP Core 的连接 External PLL 模式下 DPA LVDS 接收器与 IOPLL IP Core 的连接 External PLL 模式下 Soft- CDR LVDS 接收器与 IOPLL IP Core 的连接和 External PLL 模式下 LVDS 发送器与 IOPLL IP Core 的连接结构图 重新编写了 LVDS 接口跨越多个 I/O Bank 中的 PLL 驱动 DPA-Enabled 差分接收器和发送器通道指南主题 147

148 6. Intel Cyclone 10 GX 器件的外部存储器接口 Intel Cyclone 10 GX 外部存储器接口的高效体系结构允许在小模块化 I/O bank 结构中适配宽外部存储器接口 该功能实现您对高级别系统带宽的支持 与上一代 Cyclone 器件相比, 新的体系结构和解决方案提供了以下优势 : 在控制器以及从控制器到 PHY 预收敛时序 更简易的管脚布局 为了获得最佳性能和灵活性, 该体系结构对关键接口提供硬存储控制器和硬 PHY 外部存储器接口规范估算器提供可查找和对比 Intel FPGA 支持的外部存储器接口性能的参数工具 硬存储控制器支持的存储器标准,Cyclone 10 GX 器件数据表罗列每个器件速度等级支持的存储器接口时钟频率 6.1. Intel Cyclone 10 GX 外部存储器接口关键功能特性的解决方案 该解决方案对多种协议提供全面加强的外部存储器接口 I/O 的器件功能列混合于内核逻辑架构中, 而非器件外设的 I/O bank 单一硬 Nios II 模块校准 I/O 列中的所有存储器接口 I/O 列由称为 I/O bank 的 I/O 模块组组成 每个 I/O bank 包含专用整数 PLL(IO_PLL) 硬存储控制器和延迟锁相环 PHY 时钟树与上一代 Cyclone 器件相比较短, 且仅跨一个 I/O bank 跨多个 I/O bank 的接口需要使用平衡参考时钟网络的多个 PLL Intel Cyclone 10 GX 器件的外部存储器接口体系结构 ( 第 154 页 ) 提供关于 I/O 列和 I/O bank 体系结构的详细信息 6.2. Intel Cyclone 10 GX 器件支持的存储器标准 I/O 设计旨在为现有和新兴的外部存储器标准提供高性能支持 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

149 6. Intel Cyclone 10 GX 器件的外部存储器接口 表 60. 硬存储控制器支持的存储标准 本表列出了硬存储控制器的性能以及不同 I/O bank 类型中可实现的最高速率 有关具体细节, 请参阅 External Memory Interface Spec Estimator 和 Intel Cyclone 10 GX 器件数据表 存储器标准 速率支持 器件速度等级 Ping Pong PHY 支 持 LVDS I/O Bank 频率 (MHz) 3 V I/O Bank DDR3 SDRAM 半速率 -5 Yes Yes /4 速率 -5 Yes Yes DDR3L SDRAM 1/2 速率 -5 Yes Yes /4 速率 -5 Yes Yes LPDDR3 1/2 速率 /4 速率 外部存储器接口规范估算器提供可查找和对比 Intel FPGA 支持的外部存储器接口性能的参数工具 硬存储控制器支持的存储器标准,Cyclone 10 GX 器件数据表罗列每个器件速度等级支持的存储器接口时钟频率 Ping Pong PHY IP ( 第 153 页 ) 提供关于 Ping Pong PHY 的简要介绍 6.3. Intel Cyclone 10 GX 器件中的外部存储器接口宽度 Intel Cyclone 10 GX 器件可支持的最高 DDR3 外部存储接口如下 : 2 个带有 ECC 的 x40 接口 一个带有 ECC 的 x72 接口 149

150 6. Intel Cyclone 10 GX 器件的外部存储器接口 表 61. 要求用于接口宽度的 I/O Bank 本表格列出了支持不同外部存储器接口宽度所需要的 I/O bank 数量 必须使用同一 I/O 列中的 I/O bank 实现每个单存储器接口 本表格指导并描述了这些接口宽度的最差情况 可使用少数几个 1/O 实现某些接口, 而无需整个 I/O bank 如果 address/command 管脚总数超出 36, 就需要比此表中所列的 I/O bank 数量多一个 接口宽度 所需的 I/O Bank 数量 x8 1 x16, x24, x32, x40 2 x48, x56, x64, x Intel Cyclone 10 GX 器件中的外部存储器接口 I/O 管脚 每个 I/O bank 都有存储器接口电路 Intel Cyclone 10 GX 器件的差分输入缓冲器功能, 用于差分读数据选通和时钟操作 I/O bank 中的控制器和定序器仅可将 address command(a/c) 管脚驱动到相同 I/O bank 中的固定 I/O 通道 (lane) 位置 A/C 管脚的最低要求是三个通道 (lane) 但,I/O bank 的控制器和定序器可将数据组驱动到相邻 I/O bank( 上方和下方 ) 中的 I/O 通道 不用于存储器接口功能的管脚可用作通用 I/O(GPIO) 管脚 图 113. I/O Bank 接口共享 该表显示三个 I/O bank 共享 2 个 x16 接口的实例 NIOS II processor 数据管脚地址命令管脚 ( 固定 ) 未使用 ( 用作 GPIO) I/O Bank Controller Sequencer I/O Bank Controller Sequencer I/O Bank Controller Sequencer I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane Memory 1 Memory 2 Intel Cyclone 10 GX 器件的外部存储器接口体系结构 ( 第 154 页 ) 提供关于 I/O 列和 I/O bank 体系结构的详细信息 指南 : 外部存储器接口 I/O Bank 2A 的使用 除了通用 I/O 用法之外, Intel Cyclone 10 GX 器件也将 I/O bank 2A 用于器件配置相关的操作 由于与配置相关的使用, 因此将 I/O bank 2A 用于外部存储器接口时必须遵循几条准则 150

151 6. Intel Cyclone 10 GX 器件的外部存储器接口 即使配置完成, 也不要将配置相关操作需要的 I/O bank 2A 的管脚用作外部存储器接口管脚 例如 : 用于 Fast Passive Parallel(FPP, 快速被动并行 ) 配置总线的管脚 用于 Partial Reconfiguration( 部分重配置 ) 控制信号的管脚 确保外部存储器接口 I/O 电压与配置 I/O 电压兼容 运行 Quartus Prime Pro Edition Fitter 确定您器件中外部存储器接口的管脚布局是否有效 关于配置管脚的更多信息, 请参阅器件 pin-out 文件中的 " 配置功能 "(Configuration Function) 列 Intel Cyclone 10 GX 器件管脚输出 (Pin-Out) 文件提供了每种 Intel Cyclone 10 GX 器件的管脚输出文件 配置方案 ( 第 166 页 ) 器件配置管脚 ( 第 193 页 ) 用于配置管脚的 I/O 标准和驱动强度 ( 第 194 页 ) Intel Cyclone 10 GX 器件封装中支持的存储器接口 ( 第 151 页 ) Intel Cyclone 10 GX 器件的 Pin-Out 文件 6.5. Intel Cyclone 10 GX 器件封装中支持的存储器接口 注意 : I/O bank 中 I/O 管脚的数量, 以及 I/O bank 的可用性因器件封装而异 每个存储器接口至少需要一个 I/O bank 和 48 个 I/O 管脚以用于 A/C 管脚 关于每个器件封装可用的 I/O bank 以及连续 I/O bank 位置的详细信息, 请参阅相关信息 Intel Cyclone 10 GX 器件的 GPIO Bank SERDES 和 DPA 位置 ( 第 87 页 ) Intel Cyclone 10 GX 器件的 I/O Bank 组 ( 第 88 页 ) Intel Cyclone 10 GX 器件中的 I/O Bank 组列出 Intel Cyclone 10 GX 器件封装中可用的 I/O 管脚和 I/O bank 类型 指南 : 外部存储器接口 I/O Bank 2A 的使用 ( 第 145 页 ) Intel Cyclone 10 GX 封装支持 针对包含 ECC 的 DDR3/DDR3L x40 或不包含 ECC 的 LPDDR3 x32 ( 第 152 页 ) Intel Cyclone 10 GX 封装支持 针对包含 ECC Single 和 Dual-Rank 的 DDR3/DDR3L 72 ( 第 153 页 ) Intel Cyclone 10 GX 器件中 GPIO Bank SERDES 和 DPA 的位置 151

152 6. Intel Cyclone 10 GX 器件的外部存储器接口 Intel Cyclone 10 GX 封装支持 针对包含 ECC 的 DDR3/DDR3L x40 或不包含 ECC 的 LPDDR3 x32 您需要 2 个 I/O bank 进行支持 : 1 个 DDR3/DDR3L x40 (32 位数据 + 8 位 ECC), 或 1 个不包含 ECC 的 LPDDR3 x32 接口 表 62. 每个器件封装所支持的 DDR3/DDR3L x40 接口 ( 带 ECC) 或 LPDDR3 x32 接口 ( 无 ECC) 数量 注意 : 对于某些器件封装, 也可将 3 V I/O bank 用于外部存储器接口 然而, 最大存储器接口时钟频率的上限为 450 MHz 要使用更高的存储器时钟频率, 请从外部存储器中移除 3 V I/O bank 最大频率依协议速率, 器件速度等级和 Ping Pong PHY 的用法而变化 产品线 封装 U484 F672 F780 10CX CX CX CX Intel Cyclone 10 GX 器件中的 I/O Bank 组列出 Intel Cyclone 10 GX 器件封装中可用的 I/O 管脚和 I/O bank 类型 152

153 6. Intel Cyclone 10 GX 器件的外部存储器接口 Intel Cyclone 10 GX 封装支持 针对包含 ECC Single 和 Dual-Rank 的 DDR3/DDR3L 72 要支持一个带有 ECC(64 位数据 + 8 位 ECC) single 和 dual-rank 的 DDR3 x72 接口, 需要 3 个 I/O bank 表 63. 每个器件封装所支持的 DDR3/DDR3L 72 接口 ( 包含 ECC)Single 和 Dual-rank 的数量 注意 : 本表格中的数字包括用于外部存储器接口的 3 V I/O bank 的数量 最大存储器接口时钟频率上限为 450 MHz 最大频率依协议速率, 器件速度等级和 Ping Pong PHY 的用法而变化 产品线 封装 U484 F672 F780 10CX CX CX CX Intel Cyclone 10 GX 器件中的 I/O Bank 组列出 Intel Cyclone 10 GX 器件封装中可用的 I/O 管脚和 I/O bank 类型 6.6. Intel Cyclone 10 GX 器件中的外部存储器接口 IP 支持 表 64. 每种存储器标准的 Intel FPGA IP 支持类型 该表列出了 Intel 提供的存储控制器 IP 您也可将自己的软存储控制器用于 Intel Cyclone 10 GX 器件支持的所有存储器标准 存储器标准 硬控制器 硬定序器 DDR3 SDRAM (11) Yes Yes DDR3L SDRAM (11) Yes Yes LPDDR3 SDRAM (12) Yes Yes Intel Cyclone 10 GX 器件支持的存储器标准 ( 第 148 页 ) 列出 Intel Cyclone 10 GX 器件支持的所有存储标准 Ping Pong PHY IP Ping Pong PHY 允许两个存储器接口以共享使用时序复用的 address/command 总线 与两个独立接口相比,Ping Pong PHY 为您提供使用更少管脚的优势, 并且不对吐吞量造成任何影响 (11) x4/x8 DQ 组和突发长度 BL8 (12) Intel Cyclone 10 GX 器件使用 x8 DQ 组的单组件 x32 数据 153

154 6. Intel Cyclone 10 GX 器件的外部存储器接口 图 114. Ping Pong PHY 1T 时序 通过 Ping Pong PHY, 将其中一个控制器输出延迟一个全速率时钟周期, 两个独立控制器中的 address 和 command 信号被多路复用到共享总线 导致 1T 时序, 在每个全速率时钟周期发布一个新的命令 CK CSn[0] CSn[1] Addr, ba Cmd Dev1 Cmd Dev0 硬存储控制器功能特点 ( 第 156 页 ) Intel Cyclone 10 GX 器件支持的存储器标准 ( 第 148 页 ) 6.7. Intel Cyclone 10 GX 器件的外部存储器接口体系结构 Intel Cyclone 10 GX 外部存储器接口解决方案设计旨在提供高性能 快速以及外部存储器接口的强健实现 不同于上一代 Cyclone 器件的外设 I/Os, Intel Cyclone 10 GX 器件采用 I/O 列 图 115. I/O 列体系结构 I/O 列由 I/O bank 和一个 I/O-AUX 块组成 IO-AUX Hard NIOS I/O Bank Controller Sequencer I/O Bank Controller Sequencer I/O Bank Controller Sequencer I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane I/O Lane Intel Cyclone 10 GX 外部存储器接口关键功能特性的解决方案 ( 第 148 页 ) 154

155 6. Intel Cyclone 10 GX 器件的外部存储器接口 I/O Bank Intel Cyclone 10 GX 器件中的外部存储器接口 I/O 管脚 ( 第 150 页 ) 硬 IP 被组织成纵向 I/O bank 这些模块化 I/O bank 可能拼接起来形成大型接口 每个 I/O bank 由下列模块组成 : 嵌入式硬控制器 硬定序器 专用 DLL 整数 PLL OCT 校准模块 PHY 时钟网络 硬存储控制器 4 个 I/O 通道 (lane) Intel Cyclone 10 GX 硬存储控制器专为高速 高性能, 高灵活性以及面积效率而设计 硬存储控制器支持所有流行和新兴的存储器标准, 包括 DDR3 和 LPDDR3 通过实现高级动态命令和数据重排序算法来实现高性能 此外, 本设计还采用高效流水线技术, 以提高存储器带宽的使用以及在保持高速的同时降低延迟 硬核解决方案提供最佳的可用性和较短的上市时间 控制器内部以及从控制器到 PHY 的时序因简化时序收敛已被 Intel 预先关闭 该控制器体系结构是一种模块化设计, 适用于单一 I/O bank 这种结构为硬核解决方案提供最佳灵活性 可将每个 I/O bank 配置成以下路径之一 : 控制路径, 以驱动所有用于存储器接口的 address/command 管脚 数据路径, 以驱动用于 DDR 型接口的最高 32 位数据管脚 存储控制器可放置在任意位置 可将多个 bank 打包在一起, 形成不同宽度 ( 最高 72 位 ) 的存储器接口 为获得更大灵活性, 可旁路硬存储控制器, 并根据需要使用定制 IP 155

156 6. Intel Cyclone 10 GX 器件的外部存储器接口 图 116. 硬存储控制器体系结构 Sideband Control Global Timer Input Interface / AMM Adapter Command Generator ECC / RMW Controller Register Control MMR Burst Adapter Timing Bank Pool Data Buffer Control Arbiter Burst_gen AFI Interface Read / Write Data Buffer 硬存储控制器由以下逻辑块组成 : Core 和 PHY 接口 主控制路径 数据缓冲控制器 读写数据缓冲器 内核接口支持 Avalon Memory-Mapped(Avalon-MM) 接口协议 该接口与 PHY 的通信遵循 Altera PHY 接口 (AFI) 协议 整个控制路径被分成主控制路径和数据缓冲控制器 硬存储控制器功能特点 表 65. Intel Cyclone 10 GX 硬存储控制器的功能特点 功能特点 说明 Memory devices support( 存储器件支持 ) Memory controller support( 存储控制器支持 ) Interface protocols support( 接口协议支持 ) Rate support( 速率支持 ) Configurable memory interface width ( 可编程存储器接口宽度 ) Rank support( 等级支持 ) Burst adaptor( 突发适配器 ) 支持以下存储器件 : DDR3 SDRAM LPDDR3 用于低功耗 定制控制器支持 可编程旁路模式支持旁路硬核存储控制器和使用定制控制器 Ping Pong 控制器 支持两个硬存储控制器实例分时共享同一组 address/command 管脚 支持 Avalon-MM 和 Avalon-ST 接口 PHY 接口遵循 AFI 协议 可配置控制器以 1/2 速率或 1/4 速率运行 支持宽度为 8 至 72 位, 并以 8 位递增 支持单个等级 可接受控制器本地接口上最大 127 个突发长度的任何突发, 并将突发映射到有效存储器命令 注意 : 对于必须严格遵循 Avalon -MM 规范的应用程序, 最大突发长度为 64 继续

157 6. Intel Cyclone 10 GX 器件的外部存储器接口 功能特点 Efficiency optimization features( 效率优化功能 ) User requested priority( 用户请求优先级 ) Starvation counter(starvation 计数器 ) Timing for address/command bus (address/command 总线的时序 ) Bank interleaving(bank 交错 ) On-die termination( 片上端接 ) 说明 Open-page 原则 默认情况下, 数据流量在每个访问中是关闭页 (closed-page) 但, 控制器基于输入的流量, 智能地将一行保持打开, 从而提高控制器的效率, 尤其是随机流量 (random traffic) 的效率 抢先的 bank 管理 控制器能够提早发布 bank 管脚命令, 以确保出现读写操作时, 打开需要的行 数据重排序 控制器重排序读 / 写命令 附加延迟 对存储器 bank 发布 ACTIVATE 命令后, 该控制器先于 t RCD 发布 READ/ WRITE 命令, 从而提高命令效率 可对命令进行优先级分配 该功能允许指定可提早发布的较高优先级命令以减少延迟 确保所有请求都在预定义超时周期后运行, 从而保证重新排序数据以提高效率时, 不会遗漏低优先级访问 要最大化命令带宽, 可在一个控制器时钟周期内将存储器命令数量加一倍 Quasi-1T 寻址用于 1/2 速率 address/command 总线 Quasi-2T 寻址用于 1/4 速率 address/command 总线 可将读写命令持续发布到 随机 地址 必须正确地循环 bank 地址 控制器控制用于存储器的片上端接信号 该功能改善信号的完整性, 并简化电路板设计 Refresh features( 刷新功能 ) 用户控制的刷新时序 可以选择性控制何时进行刷新, 从而您能够防止重要的读写操作在刷新的锁定时间内出现冲突 按等级刷新 支持对每个等级进行单独刷新 控制器控制的刷新 ECC support(ecc 支持 ) 8 位 ECC 代码 ; 单个错误纠正, 双错检测 (SECDED) 用户 ECC 支持 通过数据位部分的用户 ECC 位 Power saving features( 功耗节省功能 ) 低功耗模式 ( 掉电和自行刷新 ) 可选择性请求控制器将存储器置于两个低功耗状态之一 自动掉电 控制器处于空闲状态时, 将存储器件设置为掉电模式 您可以配置空闲等待时间 存储器时钟门控 (clock gating) Mode register set( 模式寄存器集 ) 访问存储器模式寄存器 LPDDR3 feature(lpddr3 功能 ) 深度掉电 (Deep power down) 模式 通过消除存储器阵列的电源实现最大化的功率降低 当器件进入深度掉电模式时, 不会保留数据 部分阵列自刷新 按每个 bank 刷新 ZQ calibration command(zq 校准命令 ) 支持 DDR3 的长或短 ZQ 校准命令 Ping Pong PHY IP ( 第 153 页 ) 提供关于 Ping Pong PHY 的简要介绍 主控制路径主控制路径执行如下功能 : 包含命令处理流水线 监控所有时序参数 跟踪存储器访问命令的相依性 (dependencies) 防止存储器访问危险 157

158 6. Intel Cyclone 10 GX 器件的外部存储器接口 表 66. 主控制路径组件 组件 说明 Input interface( 输入接口 ) 接受以 1/2 速率或 1/4 速率运行的内核逻辑的存储访器问命令 使用 Avalon-MM 或 Avalon-ST 协议 默认协议为 Avalon-ST 可通过配置寄存器使能硬适配器, 以兼容输入接口 Avalon-MM 硬存储控制器具有一个本地 Avalon-ST 接口 可例化一个标准软适配器, 桥接 Avalon-ST 接口到 AMBA AXI 要支持所有的旁路模式, 并保持最少端口数, 请将所有端口列表的超集用作物理宽度 各旁路模式共享这些端口 Command generator and burst adapter( 命令生成器和突发适配器 ) Timing Bank Pool( 时序 Bank Pool) 从输入接口对您的命令进行开漏, 并将其送入时序 bank pool 中 如果需要 read-modify-write, 请将必要的 read-modify-write 和 read 命令插入数据流 突发适配器按存储器类型指定的数量切换您的任意突发长度 存储控制器中的关键组件 设置平行队列以追踪命令的相依性 (dependencies) 将正被追踪的每个命令就绪状态信号发送到仲裁器以进行最终调度 大记分板结构 条目的数量当前大小为 8, 表示同时最多监控 8 个命令 处理存储器访问危险 (RAW WAR 和 WAW) 的同时追踪部分时序约束 协助仲裁器实现重新排序的高责任性 : 行指令重新排序 ( 激活和预充电 ) 列命令重新排序 ( 读和写 ) Pool 满时, 控制信号被送回上游以停止流量 Arbiter( 仲裁器 ) 强制执行仲裁规则 执行最终仲裁以从所有就绪命令中选择命令, 并将所选命令发送到存储器 支持 1/2 速率的准 1T 模式和 1/4 速率的准 2T 模式 对于准 (quasi) 模式, 行命令必须与列命令配对 Global Timer( 全局定时器 ) 跟踪全局时序约束包括 : t FAW Four Activates Window 参数指定时间周期, 该周期内仅允许 4 个有效命令 t RRD back-to-back 有效命令到各 bank 之间的延迟 一些总线周转时间的参数 MMR/IOCSR 所有配置寄存器的主机 使用 Avalon-MM 总线与内核进行交谈 内核逻辑可读写所有配置位 调试总线通过该模块布线到内核 Sideband( 边带 ) ECC controller(ecc 控制器 ) AFI interface(afi 接口 ) 执行刷新和掉电功能 虽然 ECC 编码和解码是在软逻辑中进行 (13), 但 ECC 控制器维护硬解决方案中的 read-modify-write 状态机 存储控制器使用该接口与 PHY 进行通信 (13) 在软逻辑中执行 ECC 编码和解码, 可免除从布线数据位到中央 ECC 计算位置的硬连接 将数据布线到中央位置, 会消除模块化设计的优势且减少灵活性 158

159 6. Intel Cyclone 10 GX 器件的外部存储器接口 数据缓冲控制器 延迟锁相环 定序器 数据缓冲控制器具有以下主要职责 : 管理数据缓冲的读写访问 : 当写数据被接受或读返回数据到达时, 为缓冲器提供数据存储指示器 (data storing pointer) 当写数据被调度到存储器或在缓冲器以外读取读数据并发回到用户时, 提供漏极指定器 (draining pointer) 满足所需的写延迟 如果使能 ECC 支持, 可协助主控制路径执行 read-modify-write 操作 数据重排序由数据缓冲控制器及数据缓冲器执行 每个 I/O bank 由两个数据缓冲控制器模块组成以用作数据缓冲通道, 但该数据缓冲通道在每个 bank 内被分成两部分 为提高时序性能, 可将数据缓冲控制器物理布局在 I/O 通道附近 延迟锁相环 (DLL) 查找 9 位延迟链的延迟设置, 以便该链的延迟等于 1 个时钟周期 每个 I/O bank 都有一个延迟锁相环 (DLL) 位于正中部, 其支持的频率范围为 600 MHz 到 1.3 GHz DLL 的参考时钟来自同一 I/O bank 的 PLL 输出 该 DLL 以 8 来划分参考时钟, 并创建 2 个时钟脉冲 launch 和 measure launch 和 measure 之间的相位差是 1 个参考时钟周期 时钟脉冲 launch 由延迟链控制的延迟设置进行布线 随后被延迟的 launch 与 measure 进行比较 对 DLL 延迟链的设置通过 9 位计数器进行, 向上或向下移动以改变延迟时间, 直到被延迟的 launch 和 measure 在同一相位对齐 一旦 DLL 被锁定, 通过延迟链的延迟等于 1 个参考时钟周期, 且延迟设置被发送到 DQS 延迟块 定序器通过校准接口补偿建立中的各种变化以及保持由传送延迟引起的要求, 从而实现高频存储器接口操作 定序器实现的校准算法可确定延迟和相位设置的结合中是否需要保持数据和时钟信号的中央对齐 ( 即使存在明显的延迟变化的情况 ) 随后 FPGA I/O 中的可编程延迟链实现所计算的延迟从而确保数据保持居中 定序器嵌入于每个 I/O bank 中 该定序器由如下组件组成 : read-write 管理器 address/command 集或指令 ROM 辅助模块,( 例如,PHY 管理器 数据管理器和追踪管理器 ) 基于每管脚的数据码型和数据输出缓冲由 read-write 管脚器进行管理 定序器所有主要的组件都与 Avalon 总线连接, 并对 Nios II 子系统提供可控性 可见性和灵活性 159

160 6. Intel Cyclone 10 GX 器件的外部存储器接口 图 117. 定序器 IO48 IO48 IO48 Sequencer Sequencer Sequencer Bridge Avalon Bus Write, Read, Clock, Address[19:0], Write_Data[31:0], Read_Data[31:0] dqs_en_delay dq_out_delay LFIFO dqs_out_delay VFIFO dq_in_delay Postamble_tracking dqs_in_delay Cmd_decoder x12_checker x1_checker Inst_ROM (128) AC DO ROM (64) AC ROM (512) rd pattern RAM (64) PHY Manager x4 write decoder 87 Current Mirror IO AUX Bridge External Memory Interface Microcontroller x48 Per bank control Per lane control Per I/O control 时钟树相比上一代器件, 当前 PHY 时钟网络的时钟树较短, 因而所生成的抖动和占空比失真更少 PHY 时钟网络由如下时钟树组成 : 参考时钟树 PHY 时钟树 DQS 时钟树 160

161 6. Intel Cyclone 10 GX 器件的外部存储器接口 图 118. 时钟网络结构图 参考时钟树采用了模块化设计以便于集成 x8/x9 DQS/DQSB x16/x18 DQS/DQSB x8/x9 DQS/DQSB x32/x36 DQS/DQSB Clock out pins Clock in pins x8/x9 DQS/DQSB x16/x18 DQS/DQSB x8/x9 DQS/DQSB DQS clock tree Splitter 4 Reference CLK cascad_out cascad_in ext_clk clkpin_in I/O Lane I/O Lane Hard Memory Controller and Sequencer I/O PLL phy_clk_phs lvds fb Phase Align core fb phy_clk[1:0] pa_clkout DLL I/O Lane I/O Lane I/O Bank pll ccnt out pll mcnt out dll clk core fb lvds fb I/O Center PHY CLK LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA pllcout[8:0] pllmout coreclk fbclk_in ioclkin[3:0] core_clk_in[1:0] core_clk_out[1:0] LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA LVDS/DPA GPIO register clocks from core clock network Recovered clock to PCLK network Only half of the recovered clock connect to PCLK GPIO register clocks from core clock network To core clock network To core fb clock network Core reference clock GPIO register clocks from core clock network Recovered clock to PCLK network Only half of the recovered clock connect to PCLK GPIO register clocks from core clock network 161

162 6. Intel Cyclone 10 GX 器件的外部存储器接口 I/O 通道 每个 I/O bank 有 4 个 I/O 通道 每个 I/O 通道包含 12 个具有相同读写数据路径和缓冲器的 I/O 管脚 图 119. I/O 通道体系结构 PLL I/O Lane DLL To IO_AUX Avalon bus Avalon-MM Dynamic OCT Control To hard logic and core Read Data Buffer Read FIFO DDIO DQ Delay DQS Delay To buffers Write Data Buffer Write FIFO Phase Interpolator FIFO Control Post-amble 每位逻辑每通道逻辑每 bank 逻辑 数据路径组件 说明 Input path 包含采集寄存器和读 FIFO Output or output enable (oe) path 包括 : 写 FIFO 时钟 mux 相位中介层 支持基于频率的大约 5 至 10 ps 分辨率 双倍数据速率控制 Input delay chain 支持约 5 ps 分辨率, 且延迟范围为 0 至 625 ps Read/write buffer 写数据缓冲器含有内置选项, 用于从内核或硬存储控制器中获取数据 DQS 逻辑模块 DQS 延迟链 DQS 逻辑模块包含 : 后同步 (Post-amble) 寄存器 DQS 延迟链 FIFO 控制 Multi-rank 切换控制模块 DQS 延迟链对 DQS 信号提供可变延迟, 使您能够在校准期间调整 DQS 信号时序, 最大化用于 DQ 采集的 t setup 和 t hold 162

163 6. Intel Cyclone 10 GX 器件的外部存储器接口 I/O AUX 为保持延迟值不变,DQS 延迟链还包含 : 跟踪温度和低频电压类的逻辑 保持 multi-rank 接口已校准延迟设置的 Shadow 寄存器, 将 DQS 延迟链设置切换为最多 4 种不同设置之一 每 I/O 列中有一个 I/O AUX 模块 : 包含一个硬 Nios II 处理器, 并且支持嵌入式存储器模块 处理整个 I/O 列的校准算法 通过专用 Avalon 接口与每个 I/O bank 中的定序器进行通信 图 120. IO AUX 结构图 IO AUX JTAG Debug Core Avalon Decoder Interrupt Hard NIOS Interval Timer Avalon Decoder RAM Address Wrapper to use ECC bit for data Master 1 Slave 5 Avalon Decoder Slave 2 Slave 1 Avalon Interconnect Master 2 Slave 4 Configuration Data Wrapper Slave 3 Avalon Decoder Debug Registers Avalon Decoder Async. Clock Crossing FIFO Avalon Decoder Async. Clock Crossing FIFO Avalon Decoder Sequencer Bridge Generates wait for NIOS Calibration bus to I/O banks CORE SLD node SLD Hub To Signal Tap To Debug Console 163

164 6. Intel Cyclone 10 GX 器件的外部存储器接口 硬 Nios II 处理器执行如下操作 : 配置并开始定序器上的校准任务 收集和处理数据 使用最终结果来配置 I/O Nios II 代码和定序器的组合, 该算法的实现可支持下列存储器接口标准的校准 : DDR3 SDRAM LPDDR3 注意 : Intel 建议您将 Nios 子系统用于存储器接口校准 6.8. Intel Cyclone 10 GX 器件中的外部存储器接口修订历史 文档版本 修订内容 2018 年 6 月 14 日 更新了每个器件封装所支持的 DDR3/DDR3L 72 接口 ( 包含 ECC)Single 和 Dual-rank 的数量列表中支持用于器件 10CX085, 封装 F672 的 DDR3/DDR3L x72 接口数量 删除了 LPDDR3 支持 x72 接口 2017 年 6 月 21 日更新了关于存储器接口支持的注释, 以阐明带有少于 48 个管脚的 I/O bank 仅可用作数据管脚 因此, 所有外部存储器接口都需要至少一个 48 管脚 I/O bank 以放置 A/C 管脚 2017 年 5 月 8 日首次发布 164

165 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 本章介绍 Intel Cyclone 10 GX 器件所支持的配置方案 设计安全和远程系统更新 Cyclone 10 GX 器件数据手册为所有支持的配置方案提供关于所估算的未压缩.rbf 文件大小 FPP DCLK-to-DATA[] 比率和时序参数的详细信息 7.1. 增强的配置和通过协议配置 (Configuration via Protocol) 表 67. Intel Cyclone 10 GX 器件的配置方案和特性 Intel Cyclone 10 GX 器件支持 1.8 V 编程电压和多种配置方案 方案 数据宽度 最大时钟速率 (MHz) 最大数据速率 (Mbps) (14) 解压缩设计安全 (15) 远程系统更新 JTAG 1 bit Active Serial (AS) through the EPCQ-L configuration device 1 位 4 位 Yes Yes Yes Passive serial (PS) through CPLD or external microcontroller Fast passive parallel (FPP) through CPLD or external microcontroller 1 位 Yes Yes Parallel Flash Loader (PFL) IP core 8 位 Yes Yes PFL IP core 16 位 Yes Yes 32 位 Yes Yes Configuration via Protocol [CvP (PCIe*)] x1, x2, x4 通道 5000 (16) Yes Yes 可通过 PCIe 使用配置通过协议 (CvP) 配置 Intel Cyclone 10 GX 器件 Intel Cyclone 10 GX CvP 实现符合 PCIe 100 ms 的上电到有效 (power-up-to-active) 时间要求 (14) 使能压缩功能或者设计安全功能都会影响最大数据速率 请参考 Intel Cyclone 10 GX 器件数据手册来了解更多信息 (15) (16) 不能同时使用加密和压缩 最大速率受 PCIe 协议成本的限制 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

166 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 7.2. 配置方案 主动串行配置 这一部分介绍 AS PS FPP 和 JTAG 配置方案 图 121. AS 配置方案的高级 EPCQ-L 编程的概述 Intel Quartus Prime Software using JTAG Configuration Data FPGA SFL EPCQ-L AS 配置方案中, 配置数据储存在 EPCQ-L 配置器件中 通过带有 Serial Flash Loader (SFL) IP 内核的 JTAG 接口编程 EPCQ-L 器件在线系统 在 JTAG 接口和 EPCQ-L 器件间的 FPGA 中,SFL 作为桥接运行 Intel Cyclone 10 GX 器件中的 AS 存储器接口块控制配置过程 AS 配置方案支持 AS x1 (1 位数据宽度 ) 和 AS x4 (4 位数据宽度 ) 模式 AS x4 模式提供比 AS x1 模式快 4 倍的配置时间 在 AS 配置方案中, Intel Cyclone 10 GX 器件控制配置接口 注意 : 对于使用 SFL 的有效串行编程,MSEL 管脚必须设定为 Active Serial 设置从而允许 programmer 读取 EPCQ-L ID. Cyclone 10 GX 器件数据手册提供关于 AS 配置时序的更多信息 AN 370: 使用 Quartus Prime Pro Edition 软件中的串行闪存加载器 Nios II 闪存编程器用户指南 EPCQ-L 串行配置器件数据手册 EPCQ-L 器件封装信息提供更多关于 EPCQ-L 封装规范, 耐热性和规格的信息 DATA 时钟 (DCLK) Intel Cyclone 10 GX 器件生成串行时钟 DCLK, 为串行接口提供时序 在 AS 配置方案中, Intel Cyclone 10 GX 器件在 DCLK 下降沿驱动控制信号并在该时钟的下降沿锁存配置数据 AS 配置方案支持的最大 DCLK 频率是 100 MHz 您可以使用 CLKUSR 或内部振荡器获得 DCLK 源 如果使用内部振荡器, 可在 Quartus Prime Pro Edition 的 Configuration 页面,Device and Pin Options 对话框下, 选择 12.5,25, 50 或 100 MHz 时钟 上电后,DCLK 由默认的 12.5 MHz 内部振荡器驱动 Intel Cyclone 10 GX 器件通过读取编程文件的选项位来决定使用的时钟源和频率 Cyclone 10 GX 器件数据手册提供了关于 AS 配置方案中 DCLK 频率规范的更多信息 166

167 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 主动串行单器件配置 要配置 Intel Cyclone 10 GX 器件, 请按下图所示, 将该器件连接到一个四路串行配置 (EPCQ-L) 器件 图 122. 单一器件 AS x1 模式配置 将上拉电阻连接到 1.8-V 的 V CCPGM V CCPGM V CCPGM V CCPGM 10 kω 10 kω 10 kω EPCQ-L Device DATA DCLK ncs ASDI GND AS_DATA1 DCLK ncso[0] ASDO FPGA Device nstatus CONF_DONE nconfig nce nceo MSEL[2..0] CLKUSR N.C. 请参阅 MSEL 管脚设置了解更多信息 在配置期间可以使用 CLKUSR 管脚为外部时钟源供电以驱动 DCLK 167

168 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 123. 单一器件 AS x4 模式配置 将上拉电阻连接到 1.8-V 的 V CCPGM V CCPGM V CCPGM V CCPGM 10 kω 10 kω 10 kω EPCQ-L Device FPGA Device nstatus CONF_DONE nceo nconfig nce N.C. 请参阅 MSEL 管脚设置了解更多信息 DATA0 DATA1 DATA2 DATA3 DCLK ncs GND AS_DATA0/ ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK ncso[0] MSEL[2..0] CLKUSR 在配置期间可以使用 CLKUSR 管脚为外部时钟源供电以驱动 DCLK 主动串行多器件配置 管脚连接和指南 可配置被连接到同条链中的多个器件 仅 AS x1 模式支持多器件配置 链中的第一个器件是配置主器件 链中接下来的器件是配置从器件 对于该配置设置, 请遵循以下管脚连接和指南 : 硬接线链中首个器件中的 MSEL 管脚, 以选择 AS 配置方案 对于链中后续器件, 硬接线其 MSEL 管脚以选择 PS 配置方案 支持 PS 配置的任何其他 Intel FPGA 也可成为链的部分作为配置从器件 在链中将所有器件的以下管脚连接在一起 : nconfig nstatus DCLK DATA[] CONF_DONE 通过将 CONF_DONE nstatus 和 nconfig 管脚连接在一起, 器件同时进行初始化并进入用户模式 如果链中的任何器件检测到一个错误, 那么整个链的配置停止并且您必须重新配置所有器件 例如, 如果链中的第一个器件在 nstatus 管脚上标记一个错误, 那么它通过拉低 nstatus 管脚而复位链 确保 DCLK 和 DATA[] 在每四个器件进行缓冲, 以避免信号完整性和时钟偏移问题 168

169 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 使用多个配置数据 为使用多个配置数据配置多个 Intel Cyclone 10 GX 器件, 则如下图所示, 将各器件连接到一个 EPCQ-L 器件 图 124. 链中两个器件接收到不同配置数据集时的多器件 AS 配置 将上拉电阻连接到 1.8-V 电源的 V CCPGM VCCPGM VCCPGM VCCPGM 10 kω 10 kω 10 kω VCCPGM 10 kω EPCQ-L Device FPGA Device Master FPGA Device Slave DATA DCLK ncs ASDI GND nstatus CONF_DONE nconfig nce AS_DATA1 DCLK ncso[0] ASDO nceo MSEL[2..0] CLKUSR nstatus CONF_DONE nconfig nce DATA0 DCLK nceo MSEL [2..0] 当 nceo 管脚不供给另一器件的 nce 管脚时, 可保持 nceo 管脚悬空, 或用作用户 I/O 管脚 要基于 POR 延迟设置正确设置 MSEL, 需按照 PS 方案进行从器件 MSEL 设置 缓冲器 将每第四个器件上 AS_DATA1 或 DATA0 和 DCLK 的 FPGA 主从器件间 repeater 缓冲器连接起来 请参考 MSEL 管脚设置了解更多信息 配置期间, 可使用 CLKUSR 管脚为外部时钟源供电以驱动 DCLK 当器件完成配置时, 它的 nceo 管脚被释放为低电平来激活链中下一个器件的 nce 管脚 一个时钟周期后, 第二个器件的配置自动开始 多个 EPCQ-L 器件的主动串行配置 Intel Cyclone 10 GX 器件支持多达 3 个 EPCQ-L 器件用于实现配置和远程系统更新 每个 Intel Cyclone 10 GX 器件可以使用多达 3 个 EPCQ-L 器件 每个 EPCQ-L 器件具有一个专用的 ncso 管脚, 但共享其他管脚, 如下图所示 169

170 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 125. 多个 EPCQ-L 器件的 AS 配置 VCCPGM VCCPGM 10 KΩ 10 KΩ 10 KΩ CONFDONE nstatus nce FPGA EPCQ-L 0 DATA0 DATA1 DATA2 DATA3 DCLK ncs EPCQ-L 1 DATA0 DATA1 DATA2 DATA3 DCLK ncs AS_DATA0/ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK ncs[0] ncs[1] ncs[2] nceo MSEL[2:0] EPCQ-L 2 DATA0 DATA1 DATA2 DATA3 DCLK ncs 可使用 Quartus Prime Pro Edition 软件选择 EPCQ-L 器件的数目 使用 EPCQ-L 器件 EPCQ-L 器件支持 AS x1 和 AS x4 模式 注意 : Intel Cyclone 10 GX 器件仅支持 EPCQ-L 器件 170

171 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 每个 Intel Cyclone 10 GX 器件具有三个 ncso 管脚 ncso[2..0] 这使得 Intel Cyclone 10 GX 器件最多可以连接到多达 3 个 EPCQ-L 器件 连接多达 3 个 EPCQ-L 器件的优势 : 能够存储多个设计文件以实现远程系统更新 增加超出可用的最大单一 EPCQ 器件的存储 控制 EPCQ-L 器件 EPCQ-L 串行配置器件数据手册 EPCQ-L 器件封装信息提供更多关于 EPCQ-L 封装规范, 耐热性和规格的信息 配置过程中, Intel Cyclone 10 GX 器件通过驱动其 ncso 输出管脚 ( 连接到 EPCQ-L 器件的片选 (ncs) 管脚 ) 为低电平而使能 EPCQ-L 器件 Intel Cyclone 10 GX 器件使用 DCLK 和 ASDO 管脚来将操作命令和读地址信号发送到 EPCQ-L 器件 EPCQ-L 器件提供数据到其串行数据输出 (DATA[]) 管脚 ( 连接到 Intel Cyclone 10 GX 器件的 AS_DATA[] 输入 ) 注意 : 如果您想要控制 EPCQ-L 管脚, 那么保持 nconfig 管脚低电平并上拉 nce 管脚 这会导致器件复位并三态 AS 配置管脚 走线长度指南 最大走线长度适用于下表中列出的单器件和多器件 AS 配置设置 走线长度为从 Intel Cyclone 10 GX 器件到 EPCQ-L 器件的长度 注意 : 板级 DCLK 与 AS_DATA [3..0] 走线之间的最大偏移不应超过 400 ps 表 68. Intel Cyclone 10 GX 器件的 AS x1 和 x4 配置的最大走线长度 Intel Cyclone 10 GX 器件 AS 管脚 最大电路板走线长度 ( 英寸 ) 12.5/ 25/ 50 MHz 100 MHz DCLK 10 6 AS_DATA[3..0] 10 6 ncso[2..0] 编程 EPCQ-L 器件 Cyclone 10 GX 器件数据手册中的 AS 时序参数提供关于数据建立时间和保持时间要求的更多信息 可使用 Intel FPGA 下载电缆在系统编程 EPCQ-L 器件 或者, 采用具有 SRunner 软件驱动程序的微处理器编程 EPCQ-L 在系统编程 (ISP) 提供了通过 AS 编程接口或 JTAG 接口编程 EPCQ-L 的两个选项 选择 AS 编程接口时, 配置数据由 Quartus Prime Pro Edition 软件或任何支持的第三方软件编程到 EPCQ-L 中 选择 JTAG 接口时, 必须将名为 SFL IP 内核的 Intel FPGA IP 下载到 Intel Cyclone 10 GX 器件中以构成 JTAG 接口和 EPCQ-L 间的桥接 从而直接通过 JTAG 接口编程 EPCQ-L 171

172 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 AN 370: 使用 Quartus Prime Pro Edition 软件中的串行闪存加载器 AN 418:SRunner: 串行配置器件编程的嵌入式解决方案 Nios II 闪存编程器用户指南使用 JTAG 接口编程 EPCQ-L 要使用 JTAG 接口编程 EPCQ-L 器件, 请按下图所示连接器件 图 126. 使用 JTAG 接口编程 EPCQ-L 的连接设置 V CCPGM V CCPGM V CCPGM 10 kω 10 kω 10 kω V CCPGM V CCPGM 将上拉电阻与 1.8 -V 的 V CCPGM 连接 EPCQ-L Device DATA0 DATA1 DATA2 DATA3 DCLK ncs GND FPGA Device nstatus CONF_DONE nconfig nce AS_DATA0/ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK ncso[0] TCK TDO TMS TDI Serial Flash Loader MSEL[2..0] CLKUSR 例化您设计中的 SFL 以构成 EPCQ-L 与 10-pin 头之间的桥接 1 kω Pin 1 V CCPGM Download Cable GND 10-Pin Male Header GND (JTAG Mode) (Top View) 请参阅 MSEL 管脚设置了解更多信息 电阻值变换范围为 1kΩ 到 10k Ω 通过执行信号完整性分析来选择针对您设置的电阻值 配置期间, 使用 CLKUSR 管脚为外部时钟源供电以驱动 DCLK 使用主动串行接口编程 EPCQ-L 要使用 AS 接口编程 EPCQ-L 器件, 请按下图所示连接器件 172

173 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 127. 使用 AS 接口编程 EPCQ-L 的连接设置 使用 AS 接头时, programmer 将操作命令和配置位串行地发送到 DATA0 的 EPCQ-L 将上拉电阻连接到 1.8-V 电源的 V CCPGM V CCPGM V CCPGM VCCPGM 10 kω 10 kω 10 kω EPCQ-L Device 10 kω FPGA Device CONF_DONE nstatus nceo nconfig nce N.C. DATA0 DATA1 DATA2 DATA3 DCLK ncs Pin 1 V CCPGM AS_DATA0/ASDO AS_DATA1 AS_DATA2 AS_DATA3 DCLK MSEL[2..0] ncso[0] CLKUSR 请参阅 MSEL 管脚设置了解更多信息 配置期间, 使用 CLKUSR 管脚为外部时钟源供电以驱动 DCLK 将下载电缆的 V 上电到 CC(TRGT) V CCPGM Download Cable (AS Mode) 10-Pin Male Header GND 编程 EPCQ-L 器件时, 下载电缆将 nce 管脚驱动为高电平以禁用对 AS 接口的访问 nconfig 线也被拉低以保持 Intel Cyclone 10 GX 器件处于复位阶段 编程完成后, 下载电缆释放 nce 和 nconfig, 以使得下拉和上拉电阻能够分别驱动 GND 和 V CCPGM 的管脚 使用下载电缆进行 EPCQ-L 编程期间,DATA0 将编程数据 操作指令和地址信息从下载电缆传输到 EPCQ-L 使用下载电缆进行 EPCQ-L 验证期间,DATA1 将编程数据返回到下载电缆 173

174 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 被动串行配置 图 128. PS 配置方案中闪存编程总括 Intel Quartus Prime Software using JTAG Configuration Data CPLD PFL FPGA Common Flash Interface FPGA Not Used for Flash Programming CFI Flash Memory PS 配置方案使用外部主机 您可以使用一个微处理器 MAX II 器件 MAX V 器件或一台主机 PC 作为外部主机 您可以使用一个外部主机控制配置数据从外部存储 ( 例如闪存 ) 传输到 FPGA 控制配置过程的设计位于外部主机 您可以将配置数据存储在程序目标文件 (.pof).rbf.hex 或.ttf 中 如果您使用.rbf.hex 或.ttf 中的配置数据, 请首先发送每个数据字节的 LSB 例如, 如果.rbf 包含字节排序 02 1B EE 01 FA, 那么发送到器件的串行数据一定是 您可以使用 PFL IP core 及 MAX II/MAX V 器件来读取闪存器件的配置数据并且配置 Intel Cyclone 10 GX 器件 对于 PC 主机, 使用 Intel FPGA 下载电缆将 PC 连接到器件 配置数据被串行地移入器件的 DATA0 管脚 如果您在使用 Quartus Prime Pro Edition 编程器并且 CLKUSR 管脚被使能, 那么不需要为管脚提供时钟源来初始化器件 并行闪存加载器 IP 内核用户指南 使用外部主机的被动串行单器件配置 要配置 Intel Cyclone 10 GX 器件, 就将器件连接到外部主机, 如下图所示 174

175 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 129. 使用外部主机的单器件 PS 配置 ADDR Memory DATA0 V CCPGM V CCPGM 10 kω 10 kω 将电阻连接到为 FPGA 器件提供可接受输入信号的电源 V CCPGM 必须足够高, 以符合器件和外部主机上 I/O 的 V IH规范 Intel 建议通过 V CCPGM上电配置系统所有 I/O FPGA Device External Host (MAX II Device, MAX V Device, or Microprocessor GND CONF_DONE nstatus nce nceo DATA0 nconfig DCLK MSEL[2..0] N.C. 当 nceo 管脚不供给另一器件的 nce 管脚时, 可保持 nceo 管脚悬空, 或用作用户 I/O 管脚 请参阅 MSEL 管脚设置, 了解更多信息 使用 Intel FPGA 下载电缆的被动串行单器件配置 要配置 Intel Cyclone 10 GX 器件, 就将器件连接到下载电缆, 如下图所示 图 130. 使用 Intel FPGA 下载电缆的单器件 PS 配置 V CCPGM V CCPGM V CCPGM V CCPGM V CCPGM 10 kω 10 kω 10 kω FPGA Device 10 kω 10 kω CONF_DONE nstatus 将上拉电阻连接到与下载电缆相同的电源 (V CCIO ) MSEL[2..0] GND nce nceo N.C. Download Cable 10-Pin Male Header DCLK (PS Mode) DATA0 Pin 1 V CCIO nconfig GND 如果电路板上仅使用请参阅 MSEL 管脚设置下载电缆这个配置方案, 了解更多信息则只需 DATA0 和 DCLK 的上拉电阻 可确保配置后 DATA0 和 DCLK 不会保持悬空 如果还使用 MAX II 器件,MAX V 器件或微处理器则无需 DATA0 和 DCLK 上的上拉电阻 Shield GND 被动串行多器件配置 您可以配置连接到链中的多个 Intel Cyclone 10 GX 器件 175

176 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 管脚连接和指南 对于该配置设置, 请遵循以下管脚连接和指南 : 在链中将所有器件的以下管脚连接在一起 : nconfig nstatus DCLK DATA0 CONF_DONE 使用多个配置数据 通过将 CONF_DONE 以及 nstatus 管脚连接在一起, 器件初始化的同时进入用户模式 如果链中的任何器件检测到一个错误, 那么整个链的配置停止并且您必须重新配置所有器件 例如, 如果链中的第一个器件在 nstatus 管脚上标记一个错误, 那么它通过拉低 nstatus 管脚而把链复位 如果使用相同的配置数据配置链中的器件, 那么器件必须具有相同的封装和密度 要使用多个配置数据配置一条链中的多个 Intel Cyclone 10 GX 器件, 需要按下图所示将所有器件连接到外部主机 注意 : 图 131. 默认情况下,nCEO 在 Quartus Prime Pro Edition 软件中是禁用的 对于多器件配置链, 您必须在 Quartus Prime Pro Edition 中使能 nceo 管脚 否则, 器件配置可能会失败 两个器件接收到不同配置数据集时的多器件 PS 配置 ADDR Memory DATA0 External Host (MAX II Device, MAX V Device, or Microprocessor 将电阻连接到为 FPGA 器件提供可接受输入信号的电源 V CCPGM 必须足够高, 以符合器件和外部主机上 I/O 的 V IH 规范 Intel 建议通过 V CCPGM上电所有配置系统 I/O V CCPGM V CCPGM V CCPGM 10 kω 10 kω 10 kω FPGA Device 1 FPGA Device 2 GND CONF_DONE nstatus nce nceo DATA0 nconfig DCLK MSEL[2..0] CONF_DONE nstatus nce nceo DATA0 nconfig DCLK MSEL[2..0] N.C. 当 nceo 管脚不供给另一器件的 nce 管脚时, 可保持 nceo 管脚悬空, 或用作用户 I/O 管脚 请参阅 MSEL 管脚设置了解更多信息 使用一个配置数据 当器件完成配置时, 它的 nceo 管脚被释放为低电平来激活链中下一个器件的 nce 管脚 一个时钟周期后, 第二个器件的配置自动开始 要使用一个配置数据配置一条链中的多个 Intel Cyclone 10 GX 器件, 就将所有器件连接到一个外部主机, 如下图所示 注意 : 默认情况下,nCEO 管脚在 Quartus Prime Pro Edition 软件中是禁用的 对于多器件配置链, 您必须在 Quartus Prime Pro Edition 中使能 nceo 管脚 否则, 器件配置可能会失败 176

177 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 132. 当两个器件接收到相同的配置数据组时的多器件 PS 配置 ADDR Memory DATA0 V CCPGM 10 kω V CCPGM 10 kω 将电阻连接到为 FPGA 器件提供可接受输入信号的电源 V CCPGM 必须足够高, 以符合器件和外部主机上 I/O 的 V IH 规范 Intel 建议通过 V CCPGM上电所有配置系统 I/O FPGA Device 1 FPGA Device 2 External Host (MAX II Device, MAX V Device, or Microprocessor GND CONF_DONE nstatus nce DATA0 nconfig DCLK nceo MSEL[2..0] N.C. GND CONF_DONE nstatus nce DATA0 nconfig DCLK nceo MSEL[2..0] N.C. 请参阅 MSEL 管脚设置, 了解更多信息 可保持 nceo 管脚悬空或用作用户 I/O 管脚 链中器件的 nce 管脚被连接到 GND, 从而使得这些器件的配置能够同时开始和结束 使用 PC 主机和下载电缆 要配置多个 Intel Cyclone 10 GX 器件, 需要将器件连接到下载电缆, 如下图所示 注意 : 图 133. 默认情况下,nCEO 管脚在 Quartus Prime Pro Edition 软件中是禁用的 对于多器件配置链, 您必须使能 Quartus Prime Pro Edition 中的 nceo 管脚 否则, 器件配置可能会失败 使用 Intel FPGA 下载电缆的多器件 PS 配置 VCCPGM 将上拉电阻连接到与下载电缆相同的电源 ( V CCIO ) VCCPGM 如果电路板上仅使用 10 kω 下载电缆这个配置方案, 则只需 DATA0 和 DCLK 上的上拉电阻 可确保配置后 DATA0 和 DCLK 不会保持悬空 如果还使用其他配置器件, 则无需 DATA0 和 DCLK 上的上拉电阻 VCCPGM 10 kω GND FPGA Device 1 CONF_DONE nstatus MSEL[2..0] DCLK nceo nce DATA0 nconfig FPGA Device 2 10 kω VCCPGM 10 kω 10 kω VCCPGM Download Cable 10-Pin Male Header (PS Mode) Pin 1 VCCPGM GND GND 请参阅 MSEL 管脚设置了解更多信息 MSEL[2..0] nce CONF_DONE nstatus DCLK nceo N.C. DATA0 nconfig 当器件完成配置时, 它的 nceo 管脚被释放为低电平来激活下一个器件的 nce 管脚 自动开始配置第二个器件 177

178 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 快速被动并行配置 图 134. FPP 配置方案中的闪存编程总括 Intel Quartus Prime Software using JTAG Configuration Data CPLD PFL FPGA Common Flash Interface FPGA Not Used for Flash Programming CFI Flash Memory FPP 配置方案使用一个外部主机, 例如微处理器 MAX II 器件或 MAX V 器件 这个方案是配置 Intel Cyclone 10 GX 器件的最快方法 FPP 配置方案支持 8 位 16 位和 32 位数据宽度 您可以使用一个外部主机控制配置数据从外部存储 ( 例如闪存 ) 传输到 FPGA 控制配置过程的设计位于外部主机 您可以使用原始二进制文件 (.rbf) 十六进制 (Intel-Format) 文件 (.hex) 或表格文本文件 (.ttf) 格式存储配置数据 使用 PFL IP 内核通过 MAX II 或 MAX V 器件从闪存器件读取配置数据并配置 Intel Cyclone 10 GX 器件 注意 : 在 FPP 配置中, 在 CONF_DONE 信号变高后需要两个 DCLK 时钟的下降沿以开始用于压缩和未压缩配置数据的器件初始化 Altera 并行闪存加载器 IP 内核用户指南 Cyclone 10 GX 器件数据手册提供关于 FPP 配置时序的更多信息 快速被动并行单器件配置 要配置 Intel Cyclone 10 GX 器件, 如下图所示, 将器件连接到外部主机 注意 : 如果使用 FPP x8 配置模式, 那么使用 DATA[7..0] 管脚 如果使用 FPP x16 配置模式, 那么使用 DATA[15..0] 管脚 如果使用 FPP x32 配置模式, 那么使用 DATA[31..0] 管脚 178

179 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 135. 使用外部主机的单一器件 FPP 配置 ADDR Memory External Host (MAX II Device, MAX V Device, or Microprocessor) DATA 将电阻连接到电源为 FPGA 器件提供可接受的输入信号 V CCPGM 必须足够高以符合器件和外部主机上 I/O 的 VIH 规范 Intel 建议通过 VCCPGM 上电 所有配置系统 I/O V CCPGM V CCPGM 10 kω 10 kω GND FPGA Device MSEL[2..0] CONF_DONE nstatus nce nceo DATA[] nconfig DCLK N.C. 请参阅 MSEL 管脚设置, 了解更多信息 当 nceo 管脚未对器件其他 nce 管脚进行输入时, 可将其保持悬空或用作用户 I/O 管脚 快速被动并行多器件配置 管脚连接和指南 您可以配置连接到链中的多个 Intel Cyclone 10 GX 器件 对于该配置设置, 请遵循以下管脚连接和指南 : 在链中将各个器件的以下管脚分别连接在一起 : nconfig nstatus DCLK DATA[] CONF_DONE 使用多个配置数据 通过将 CONF_DONE 和 nstatus 管脚连接在一起, 器件初始化的同时进入用户模式 如果链中的任何器件检测到一个错误, 那么整个链的配置停止并且您必须重新配置所有器件 例如, 如果链中的第一个器件在 nstatus 管脚上标记一个错误, 那么它通过拉低 nstatus 管脚而把链复位 确保 DCLK 和 DATA[] 在每四个器件进行缓冲, 以防止信号完整性和时钟偏移问题 链中所有器件都必须使用相同的数据宽度 如果使用相同的配置数据配置链中的器件, 那么器件必须具有相同的封装和密度 要使用多个配置数据配置一条链中的多个 Intel Cyclone 10 GX 器件, 需要按下图所示将所有器件连接到一个外部主机 注意 : 如果使用 FPP x8 配置模式, 那么使用 DATA[7..0] 管脚 如果使用 FPP x16 配置模式, 那么使用 DATA[15..0] 管脚 如果使用 FPP x32 配置模式, 那么使用 DATA[31..0] 管脚 179

180 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 注意 : 图 136. 默认情况下,nCEO 管脚在 Quartus Prime Pro Edition 中是禁用的 对于多器件配置链, 您必须在 Quartus Prime Pro Edition 中使能 nceo 管脚 否则, 器件配置可能会失败 两个器件接收到不同配置数据集时, 使用外部主机的多器件 FPP 配置 ADDR Memory External Host (MAX II Device, MAX V Device, or Microprocessor) DATA 将电阻连接到电源为 FPGA 器件提供可接受的输入信号 V CCPGM 必须足够高以符合器件和外部主机上 I/O 的 V IH 规范 Intel 建议通过 VCCPGM上电 所有配置系统 I/O 10 kω V CCPGM V CCPGM 10 kω GND FPGA Device Master CONF_DONE nstatus nce DATA[] nconfig DCLK MSEL[2..0] nceo V CCPGM 10 kω FPGA Device Slave CONF_DONE nstatus nce DATA[] nconfig DCLK MSEL[2..0] nceo N.C. 请参阅 MSEL 管脚设置, 了解更多信息 当 nceo 管脚未对器件其他 nce 管脚进行输入时, 可将其保持悬空或用作用户 I/O 管脚 缓冲器连接用于每第四个器件 DATA[] 和 DCLK 的 FPGA 主从器件间的中继缓冲器 使用一个配置数据 当器件完成配置时, 它的 nceo 管脚被释放为低电平来激活链中下一个器件的 nce 管脚 一个时钟周期后, 第二个器件的配置自动开始 要使用一个配置数据配置一条链中的多个 Intel Cyclone 10 GX 器件, 需要按下图所示将所有器件连接到一个外部主机 注意 : 注意 : 如果使用 FPP x8 配置模式, 那么使用 DATA[7..0] 管脚 如果使用 FPP x16 配置模式, 那么使用 DATA[15..0] 管脚 如果使用 FPP x32 配置模式, 那么使用 DATA[31..0] 管脚 默认情况下,nCEO 管脚在 Quartus Prime Pro Edition 中被禁用 对于多器件配置链, 您必须在 Quartus Prime Pro Edition 中使能 nceo 管脚 否则, 器件配置可能会失败 180

181 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 137. 当两个器件接收相同的数据时, 使用外部主机的多器件 FPP 配置 将电阻连接到电源为 FPGA 器件提供可接受的输入信号 V CCPGM 必须足够高以符合器件和外部主机上 I/O 的 V IH 规范 Intel 建议通过 VCCPGM 上电所有配置系统 I/O 请参阅 MSEL 管脚设置, 了解更多信息 Memory V CCPGM V CCPGM ADDR DATA External Host (MAX II Device, MAX V Device, or Microprocessor) 10 kω 10 kω GND FPGA Device Master MSEL[2..0] CONF_DONE nstatus nce DATA[] nconfig DCLK nceo N.C. GND FPGA Device Slave MSEL[2..0] CONF_DONE nstatus nceo nce DATA[] nconfig DCLK N.C. 当 nceo 管脚未对器件其他 nce 管脚进行输入时, 可将其保持悬空或用作用户 I/O 管脚 缓冲器 连接用于每第四个器件 DATA[] 和 DCLK 的 FPGA 主从器件间的中继缓冲器 JTAG 配置 链中器件的 nce 管脚被连接到 GND, 从而使得这些器件的配置在同时开始和结束 在 Intel Cyclone 10 GX 器件中,JTAG 指令优先于其它的配置方案 Quartus Prime Pro Edition 通过编程器中的下载电缆生成一个用于 JTAG 配置的 SRAM( 目标文件 )(.sof), 您可以通过一条下载电缆使用该文件在 Quartus Prime Pro Edition 软件编程器中进行 JTAG 配置 或者, 您可以将 JRunner 软件和.rbf 一起使用或将 JAM 标准测试和编程语言 (STAPL) 格式文件 (.jam) 或 JAM 字节代码文件 (.jbc) 和其它第三方编程器工具一起使用 注意 : 如果您使用基于 JTAG 的配置对 Intel Cyclone 10 GX 器件进行配置, 那么就不能使用 Intel Cyclone 10 GX 解压缩或设计安全功能 Intel Cyclone 10 GX 器件的芯片全复位 (DEV_CLRn) 和芯片全输出使能 (DEV_OE) 管脚不影响 JTAG 边界扫描或编程操作 Intel FPGA 下载电缆支持 1.5 V 或 1.8 V 的 V CCPGM 电源 ; 但不支持 1.2 V 的目标电源电压 器件配置管脚 ( 第 193 页 ) 提供关于 JTAG 配置管脚的更多信息 JTAG 安全模式 ( 第 203 页 ) Cyclone 10 GX 器件数据手册提供关于 JTAG 配置时序的更多信息 Jam STAPL 语言的编程支持 Intel FPGA USB 下载电缆用户指南 Intel FPGA 以太网电缆用户指南 181

182 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 JTAG 单器件配置 要在 JTAG 链中配置单个器件, 编程软件将其他器件设置为旁路模式 旁路模式下的器件通过单个旁路寄存器将编程数据从 TDI 管脚传输至 TDO 管脚 一个时钟周期后, 编程数据出现在 TDO 管脚上 Quartus Prime Pro Edition 软件可通使用 CONF_DONE 管脚来验证使用 JTAG 端口的配置过程是否完成 : CONF_DONE 管脚为低电平 表明配置已经失败 CONF_DONE 管脚为高电平, 表示配置成功 在使用 JTAGTDI 端口串行地发送配置数据后,TCK 端口被提供额外的 1,222 周期以执行器件初始化 要使用下载电缆配置 Intel Cyclone 10 GX 器件, 请按下图所示连接器件 图 138. 使用一个下载电缆时的单器件的 JTAG 配置 必须将 nce 连接到 GND 或驱低以实现 JTAG 配置成功 V CCPGM 电阻值的范围为 1 kω 到 10 kω 执行信号完整性分析以选择针对您设置的电阻值 V CCPGM 10 kω 10 kω GND N.C. FPGA Device nce nceo nstatus CONF_DONE nconfig MSEL[2..0] DCLK TCK TDO TMS TDI TRST 如果只使用 JTAG 配置, 那么要将 nconfig 连接到 V CCPGM,MSEL[2..0] 连接到 GND 将电路板上的 DCLK 拉高或拉低 如果使用 JTAG 配搭另一配置方案, 那么要根据所选的配置方案来连接 MSEL[2..0], nconfig 和 DCLK V CCPGM V CCPGM V CCPGM 1 kω 连接上拉电阻 V CCPGM 下载电缆 10-Pin 公头 (JTAG 模式 ) ( 顶部视图 ) Pin 1 V CCPGM GND GND GND 要使用微处理器配置 Intel Cyclone 10 GX 器件, 请按下图所示连接器件 您可以将 JRunner 用作软件驱动器 182

183 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 139. 使用一台微处理器的单器件的 JTAG 配置 ADDR Memory Microprocessor DATA V CCPGM TRST TDI TCK TMS TDO FPGA Device nstatus CONF_DONE DCLK nconfig MSEL[2..0] nceo nce 微处理器必须使用与 V CCPGM 相同的 I/O 标准来驱动 JTAG 管脚 10 kω N.C. GND V CCPGM 10 kω V CCPGM 将 nce 连接到 GND, 或将其驱低 将上拉电阻连接到一个对链中所有 FPGA 提供可接受输入信号的电源 V CCPGM 必须足够高以符合器件上 I/O 的 V IH 规范 如果只使用 JTAG 配置, 就将 nconfig 连接到 V CCPGM, 将 MSEL[2..0] 连接到 GND 将 DCLK 拉高或拉低 如果使用 JTAG 配搭另一配置方案, 则要根据所选的配置方案设置 MSEL[2..0] 管脚并连接 nconfig 和 DCLK JTAG 多器件配置 管脚连接和指南 使用一个下载电缆 AN 414:JRunner 软件驱动程序 :PLD JTAG 配置的嵌入式解决方案 你可以配置 JTAG 链中的多个器件 对于该配置设置, 请遵循以下管脚连接和指南 : 分隔 CONF_DONE 和 nstatus 管脚, 以允许各个器件单独地进入用户模式 兼容 JTAG 的接头被连接到 JTAG 链中的多个器件 链中的器件数仅受下载电缆的驱动能力的限制 如果 JTAG 链中有 4 个或更多器件, 通过板上缓冲器来缓冲 TCK,TDI, 和 TMS 管脚 也可将 JTAG 支持的的其它 Intel FPGA 连接到此链 当系统包含多个器件或当使用边界扫描测试 (BST) 电路测试您的系统时,JTAG 链器件编程是理想的 下图显示了多器件 JTAG 配置 183

184 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 140. 使用下载电缆时的多器件的 JTAG 配置 连接拉高电阻器 V CCPGM 如果只使用 JTAG 配置, 那么要将 nconfig 连接到 V CCPGM 并将 MSEL[2..0] 连接到 GND 将 DCLK 拉高或拉低 ( 根据在电路板上的方便性 ) 如果使用 JTAG 配搭另一配置方案, 则根据所选的配置方案连接 MSEL[2..0], nconfig 和 DCLK 下载电缆 10-Pin 公头 (JTAG 模式 ) Pin 1 V CCPGM V CCPGM V CCPGM FPGA Device FPGA Device FPGA Device V CCPGM V CCPGM V CCPGM V CCPGM V CCPGM V CCPGM 10 kω 10 kω 10 kω 10 kω 10 kω 10 kω nstatus nconfig nstatus nconfig nstatus nconfig DCLK CONF_DONE DCLK CONF_DONE DCLK CONF_DONE MSEL[2..0] MSEL[2..0] MSEL[2..0] nce nce nce GND GND GND TDI TDO TDI TDO TDI TMS TCK TMS TCK TMS TCK TDO 1 kω 电阻值的范围从 1 kω 到 10 kω 通过执行信号完整性分析来选择针对您设置的电阻值 7.3. 配置详细信息 AN 656: 组合多种配置方案提供关于将 JTAG 配置和其它的配置方案相结合的更多信息 MSEL 管脚设置 注意 : 这一部分介绍 MSEL 管脚设置 配置序列 器件配置管脚 配置管脚选项和配置数据压缩 将 MSEL 管脚直接连接到 V CCPGM 或 GND, 不需使用任何的上拉或者下拉电阻, 即可选择出所需的配置方案 表 69. Intel Cyclone 10 GX 器件的每个配置方案的 MSEL 管脚设置 注意 : 请不要使用一个微处理器或者另一个器件来驱动 MSEL 管脚 配置方案 V CCPGM (V) Power-On Reset (POR) 延迟有效 MSEL[2..0] JTAG-based configuration 使用如下任何有效 MSEL 管脚设 置 AS (x1 and x4) 1.8 Fast 010 Standard 011 PS and FPP (x8, x16, and x32) 1.2/1.5/1.8 Fast 000 Standard

185 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 注意 : 您也可从 Quartus Prime Pro Edition 软件中 Device and Pin Options 对话框的 Configuration 页面选择配置方案 基于您的选择, 编程文件中的选项位被相应地设置 CLKUSR Cyclone 10 GX 器件系列管脚连接指南提供关于 JTAG 管脚电平连接的更多信息 CLKUSR 管脚可用作 Intel Cyclone 10 GX 器件配置和初始化的时钟源 CLKUSR 管脚也可同时用于配置和收发器校准 对于收发器校准, 根据下表中列出的器件配置方案, 上电时 CLKUSR 必须是一个在 100 MHz 到 125 MHz 之间的自由运行时钟 收发器校准在器件配置期间开始使用 CLKUSR, 即便在器件进入用户模式时也可能继续使用 CLKUSR 表 70. Intel Cyclone 10 GX 器件的可用配置时钟源和收发器校准 CLKUSR 频率 Configuration Scheme 用于器件配置的所支持时钟源 用于器件初始化的所支持时钟源 用于收发器校准的所支持 CLKUSR 频率 AS 内部振荡器,CLKUSR 内部振荡器,CLKUSR 100 MHz PS DCLK only 内部振荡器,CLKUSR,DCLK 100 到 125 MHz FPP (x8, x16, x32) 配置序列 Cyclone 10 GX 器件系列管脚连接指南提供关于 CLKUSR 管脚的更多信息 介绍配置序列和每个配置阶段 185

186 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 141. Intel Cyclone 10 GX 器件的配置序列 上电 nstatus 和 CONF_DONE 驱低 所有 I/O 管脚都连接到一个内部弱上拉电阻 清零配置 RAM 位 复位 带 VCCPGM 的电源达到建议的操作电压 nstatus 和 CONF_DONE 保持低电平 所有 I/O 管脚都连接到一个内部弱上拉电阻 采样 MSEL 管脚 nstatus 和 nconfig 拉高 CONF_DONE 拉低 配置错误处理 nstatus 拉低 CONF_DONE 保持低电平 如果选项已使能, 则重新开始配置 配置 将配置数据写入 FPGA CONF_DONE 拉高 初始化 初始化内部逻辑和寄存器 使能 I/O 缓冲器 用户模式 执行您的设计 INIT_DONE 拉高 ( 如果选项已使能 ) 通过至少拉低 nconfig 管脚到最低 t CFG 低脉冲宽度 ( 除了使用部分重配置操作的配置以外 ), 您可以启动重配置 当该管脚被拉低时,nSTATUS 和 CONF_DONE 管脚被拉低并且所有 I/O 管脚被连接到一个内部弱上拉电阻 186

187 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 上电 上电由 POR 电路监控的所有电源 所有的电源, 包括 V CCPGM, 必须从 0 V 上电到上电时间规范中所建议的操作电压电平 否则, 保持 nconfig 管脚低电平直到所有的电源达到所建议的电压电平 V CCPGM 管脚 复位 配置 在 Intel Cyclone 10 GX 器件中, 配置输入缓冲器不必与普通 I/O 缓冲器共享电源线 将 V CCPGM 连接到 1.8 V 配置期间, 配置输入管脚的操作电压与 I/O bank 电源, V CCIO 无关 因此, Intel Cyclone 10 GX 器件不需要约束 V CCIO 上的配置电压 Intel 建议将用于 FPP x8,x16, 和 x32 复用配置管脚的 I/O bank 组电源,V CCIO 连接到 V CCPGM Cyclone 10 GX 器件数据手册提供更多关于斜升时间规范的信息 Cyclone 10 GX 器件系列管脚连接指南提供关于配置管脚连接的更多信息 器件配置管脚 ( 第 193 页 ) 提供关于配置管脚的更多信息 POR 延迟是 POR 电路监控的所有电源达到所推荐的操作电压和 nstatus 释放为高电平并且 Intel Cyclone 10 GX 器件开始配置之间的时间延迟 使用 MSEL 管脚设置 POR 延迟 用户 I/O 管脚被连接到一个内部弱上拉电阻直到器件被配置 配置错误检测 Cyclone 10 GX 器件数据手册提供关于 POR 延迟规范的详细信息 MSEL 管脚设置 ( 第 184 页 ) 要了解关于每个配置方案的 DATA[] 管脚的更多信息, 请参考相关配置方案 当 Quartus Prime Pro Edition 生成配置比特流时, 此软件也计算每个 CRAM 帧的 32 位 CRC 值 配置比特流包含每个数据帧的 CRC 值 数据帧的长度根据器件的不同而不同 配置期间, 一个数据帧加载到 FPGA 时, 预先算出的 CRC 值被移进 CRC 电路 同时,FPGA 中的 CRC 引擎计算数据帧的 CRC 值并且与预先算出的 CRC 值比较 如果两个 CRC 值不匹配, 那么 nstatus 管脚被设置为低电平以表示配置错误 187

188 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 配置错误处理 初始化 要自动重启配置, 在 Quartus Prime Pro Edition 的 Device and Pin Options 对话框的 General 页面上打开 Auto-restart configuration after error 选项 如果您不打开该选项, 那么可以监控 nstatus 管脚来检测错误 要重启配置, 将 nconfig 管脚拉低至少 t CFG 的持续时间 Cyclone 10 GX 器件数据手册提供关于 t STATUS 和 t CFG 时序参数的更多信息 来自内部振荡器,CLKUSR 管脚或 DCLK 管脚的初始化时钟源 默认情况下, 内部振荡器作为初始化的时钟源 使用内部振荡器时, Intel Cyclone 10 GX 器件为正确进行初始化提供足够的时钟周期 注意 : 如果在器件初始化期间使用可选的 CLKUSR 管脚作为初始化时钟源并且拉低 nconfig 管脚来重启配置, 那么确保 CLKUSR 或 DCLK 管脚继续翻转直到 nstatus 管脚变低然后再变高 CLKUSR 管脚为同步多器件初始化或延迟初始化提供灵活性 初始化期间, 对 CLKUSR 管脚提供一个不影响配置的时钟 CONF_DONE 管脚变高后,CLKUSR 或 DCLK 管脚在 t CD2CU 指定的时间后被使能 经过这段时间后, Intel Cyclone 10 GX 器件需要 T init 指定的最小时钟周期数来正确进行初始化并进入 t CD2UMC 参数指定的用户模式 用户模式 配置时序波形 FPP 配置时序 Cyclone 10 GX 器件数据手册提供关于 t CD2CU t init 和 t CD2UMC 时序参数和初始化时钟源的更多信息 可使能可选的 INIT_DONE 管脚监控初始化阶段 INIT_DONE 管脚被拉高后, 初始化完成且开始执行设计 用户 I/O 管脚按照设计运行 188

189 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 142. 当 DCLK-to-DATA[] Ratio 为 1 时的 FPP 配置时序波形 此波形的开始显示了用户模式下的器件 在用户模式下,nCONFIG,nSTATUS 和 CONF_DONE 在逻辑高电平 当 nconfig 拉低时, 开始一个重配置周期 已触发的重配置 t CF2CK t CFG nconfig t CF2ST0 t CF2ST1 nstatus (1) t CLK (5) t STATUS CONF_DONE (2) t ST2CK t CH t CL t CF2CD DCLK (7) (3) t DH DATA[31..0] (4) Word 0 Word 1 Word 2 Word 3 Word n-1 User Mode Word 0 Word 1 t DSU User I/O High-Z User Mode High-Z INIT_DONE (6) CONFIGURATION STATE Power-up & Reset Configuration tcd2um Initialization User Mode Reset Configuration (1) 上电后, 器件在 POR 延迟时间内保持 nstatus 为低电平 (2) 上电后, 配置前和配置期间,CONF_DONE 为低电平 (3) 配置后不要使 DCLK 悬空 配置完成后忽略 DCLK 它可根据需要翻转为高或低电平 (4) 对于 FPP 16, 使用 DATA[15..0] 对于 FPP 8, 使用 DATA[7..0] 配置后 DATA[31..0] 可用作用户 I/O 管脚 此管脚的状态取决于复用管脚设置 (5) 要确保配置成功, 需要将完整配置数据发送到器件 在器件成功接收到所有配置数据后,CONF_DONE 被释放为高电平 CONF_DONE 变高后, 发送 DCLK 上的两个额外的下降沿以开始初始化并进入用户模式 (6) 将使能 INIT_DONE 管脚的选项位配置到器件中后,INIT_DONE 变低 (7) 拉高 nstatus 前, 不要将 DCLK 翻转为高电平 189

190 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 143. 当 DCLK-to-DATA[] Ratio>1 时的 FPP 配置时序波形 此波形的开始显示了用户模式下的器件 在用户模式下,nCONFIG,nSTATUS 和 CONF_DONE 在逻辑高电平 当 nconfig 拉低时, 开始一个重配置周期 nconfig 已触发的重配置 t CF2CK t CFG nstatus (1) t CLK (6) t STATUS CONF_DONE (2) t ST2CK t CH t CL t CF2CD DCLK (4) (8) 1 2 r (5) 1 2 r r 1 (3) t DSU DATA[31..0] (6) Word 0 Word 2 Word (n-1) User Mode Word 0 t DH User I/O High-Z User Mode High-Z t CF2ST0 t CF2ST1 INIT_DONE (7) CONFIGURATION STATE Power-up & Reset Configuration tcd2um Initialization User Mode Reset Configuration (1) 上电后, 器件在 POR 延迟时间内保持 nstatus 为低电平 (2) 上电后, 配置前和配置期间,CONF_DONE 为低电平 (3) 配置后不要使 DCLK 悬空 可依方便性将其驱高或驱低 (4) r 代表 DCLK-to-DATA[] 率 而 DCLK-to-DATA[] 率基于解压缩和设计安全功能使能设置 (5) 如果需要, 通过保持 DCLK 为低电平来暂停 DCLK 当 DCLK 重新开始时, 外部主机必须先提供 DATA[31..0] 管脚上的数据, 然后发送第一个 DCLK 上升沿 (6) 要确保配置成功, 需要发送整个配置数据到器件 在器件成功地接收到所有配置数据后,CONF_DONE 被释放为高电平 CONF_DONE 变高后, 发送 DCLK 上的两个额外的下降沿以开始初始化并进入用户模式 (7) 将使能 INIT_DONE 管脚的选项位配置到器件中之后,INIT_DONE 变低 (8) 拉高 nstatus 前, 不要将 DCLK 翻转为高电平 FPP 配置的 DCLK 到 DATA[] 比率 (r) 190

191 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 AS 配置时序 图 144. AS 配置时序波形 nconfig t CF2ST1 已触发的重配置 t CF2ST1 nstatus CONF_DONE ncso (4) DCLK t CO AS_DATA0/ASDO Read Address t SU t DH AS_DATA1 (1) bit 0 bit 1 bit(n-2) bit(n-1) User I/O High-Z t CD2UM (2) User Mode High-Z INIT_DONE (3) CONFIGURATION STATE Power-up & Reset Configuration Initialization User Mode Reset Configuration (1) 如果使用的是 AS 4 模式, 此信号表示 AS_DATA[3..0] 且 EPCQ-L 为每个 DCLK 周期发送 4-bit 数据 (2) 初始化时钟可来自于内部振荡器或 CLKUSR 管脚 (3) 在使能 INIT_DONE 管脚的选项位被配置到器件中以后,INIT_DONE 变低 (4) ncso 下降沿与 DCLK 第一个翻转的时间多于 15ns 191

192 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 PS 配置时序 图 145. PS 配置时序波形 此波形的开始显示了用户模式下的器件 在用户模式下,nCONFIG,nSTATUS 和 CONF_DONE 在逻辑高电平 当 nconfig 拉低时, 开始一个重配置周期 已触发的重配置 t CF2CK t CFG nconfig t CF2ST0 t CF2ST1 nstatus (1) CONF_DONE (2) DCLK DATA0 User I/O t CLK t ST2CK t CH t CL (7) t DH Bit 0 Bit 1 Bit 2 Bit 3 t DSU High-Z (5) Bit (n-1) (3) (4) User Mode t STATUS t CF2CD Bit 0 High-Z INIT_DONE (6) CONFIGURATION STATE Power-up & Reset Configuration t CD2UM Initialization User Mode Reset Configuration (1) 上电后, 器件在 POR 延迟时间内保持 nstatus 为低电平 (2) 上电后, 配置前和配置期间,CONF_DONE 为低电平 (3) 配置后不要使 DCLK 悬空 可依方便性将其驱高或驱低 (4) 配置后 DATA0 可用作用户 I/O 管脚 此管脚的状态取决于 Device and Pins Option 中的复用管脚设置 (5) 要确保配置成功, 需要发送完整配置数据到器件 在器件成功地接收到所有配置数据后,CONF_DONE 被释放为高电平 CONF_DONE 变高后, 发送 DCLK 上两个额外下降沿以开始初始化并进入用户模式 (6) 将使能 INIT_DONE 管脚的选项位配置到器件中后,INIT_DONE 变低 (7) 拉高 nstatus 前, 不要将 DCLK 翻转为高电平 估算配置时间 配置时间通常是从 CFI 闪存或 EPCQ-L 器件传输配置数据到 Intel Cyclone 10 GX 器件所消耗的时间 使用下面的公式来评估配置时间 : AS 配置 默认情况下, 使用 AS x1 模式 Intel Cyclone 10 GX 器件通过读取编程文件中的选项位来决定 AS 模式 AS x1 模式 估算最短配置时间 =.rbf 大小 x( 最短 DCLK 周期 / 1 位每 DCLK 循环 ) AS x4 模式 估算最短配置时间 =.rbf 大小 x( 最短 DCLK 周期 /4 位每 DCLK 循环 ) 192

193 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 PS 配置估算最短配置时间 =.rbf 大小 x( 最短 DCLK 周期 /1 位每 DCLK 循环 ) FPP 配置估算最短配置时间 =.rbf 大小 /FPP 数据宽度 x rx 最短 DCLK 周期 r 是 DCLK-to-DATA[] 比率 注意 : 压缩配置数据减少配置时间 基于配置方法和相应的 DCLK 比率, 增加的时间会有所不同 器件配置管脚 FPP 配置的 DCLK 到 DATA[] 比率 (r) 配置管脚总结 The following table lists the Intel Cyclone 10 GX configuration pins and their power supply. 注意 : 注意 : 表 71. TDI TMS TCK TDO 和 TRST 管脚由 V CCPGM 供电 CLKUSR DEV_OE DEV_CLRn DATA[31..1] 和 DATA0 管脚在配置期间由 V CCPGM 供电, 并且如果它们被用作用户 I/O 管脚, 那么将会由管脚所位于的 bank 的 V CCIO 供电 Intel Cyclone 10 GX 器件的配置管脚总结 配置管脚配置方案输入 / 输出用户模式供电支持 TDI TMS TCK TDO TRST MAX II 器件或者带有闪存的微处理器 MAX II 器件或者带有闪存的微处理器 MAX II 器件或者带有闪存的微处理器 MAX II 器件或者带有闪存的微处理器 MAX II 器件或者带有闪存的微处理器 Input V CCPGM Input V CCPGM Input V CCPGM Output V CCPGM Input V CCPGM CLKUSR Optional, All schemes Input I/O V CCPGM /V CCIO (17) CRC_ERROR 可选的, 所有方案 Output I/O V CCPGM / 上拉 CONF_DONE 所有方案双向 V CCPGM / 上拉 DCLK FPP 和 PS Input V CCPGM AS Output V CCPGM 继续... (17) This pin is powered by V CCPGM before and during configuration and is powered by V CCIO if used as a user I/O pin during user mode. 193

194 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 配置管脚 配置方案 输入 / 输出 用户模式 供电支持 DEV_OE 可选的, 所有方案 Input I/O V CCPGM /V (17) CCIO DEV_CLRn 可选的, 所有方案 Input I/O V CCPGM /V (17) CCIO INIT_DONE 可选的, 所有方案 Output I/O 上拉 MSEL[2..0] 所有方案 Input V CCPGM nstatus 所有方案双向 V CCPGM / 上拉 nce 所有方案 Input V CCPGM nceo 可选的, 所有方案 Output I/O 上拉 nconfig 所有方案 Input V CCPGM DATA[31..1] FPP Input I/O V CCPGM /V CCIO (17) DATA0 FPP 和 PS Input I/O V CCPGM /V CCIO (17) ncso[2..0] AS Output V CCPGM nio_pullup (18) 所有方案 Input V CC AS_DATA[3..1] AS 双向 V CCPGM AS_DATA0 / ASDO AS 双向 V CCPGM Cyclone 10 GX 器件系列管脚连接指南提供关于配置管脚连接的更多信息 用于配置管脚的 I/O 标准和驱动强度 用于 Intel Cyclone 10 GX 器件的标准 I/O 电压是 1.8 V 专用配置 I/O 的驱动强度设置是硬线连接的 配置期间双功能配置 I/O 管脚的默认驱动强度是 1.8V@50Ω 当使能配置管脚, Quartus Prime Pro Edition 软件设置 CVP_CONF_DONE 管脚的驱动强度为 1.8VCMOS 4 ma, 且 INIT_DONE 和 CRC_ERROR 管脚的驱动强度为 1.8 VCMOS8mA 表 72. 用于配置管脚的 I/O 标准和驱动强度 配置管脚 输入 / 输出 驱动强度 nstatus 专用 1.8 V CMOS 4 ma CONF_DONE 专用 1.8 V CMOS 4 ma TDO 专用 1.8 V CMOS 12 ma DCLK 专用 1.8 V CMOS 24 ma ncso[2..0] 专用 1.8 V CMOS 12 ma AS_DATA0/ASD0 专用 1.8 V CMOS 24 ma AS_DATA1 专用 1.8 V CMOS 24 ma 继续... (18) 如果将 nio_pullup 管脚连接到 VCC, 请确保配置前或配置器件所有用户 I/O 管脚和复用 I/O 管脚都处于逻辑 0, 从而避免从 I/O 管脚处抽取额外电流 194

195 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 配置管脚 输入 / 输出 驱动强度 AS_DATA2 专用 1.8 V CMOS 24 ma AS_DATA3 专用 1.8 V CMOS 24 ma INIT_DONE 双功能 1.8 V CMOS 8 ma CRC_ERROR 双功能 1.8 V CMOS 8 ma CvP_CONFDONE 双功能 1.8 V CMOS 4 ma Quartus Prime Pro Edition 软件中的配置管脚选项 下表列出了 Quartus Prime Pro Edition 软件 Device and Pin Options 对话框中可用的 dual-purpose( 两用 ) 配置管脚 表 73. 配置管脚选项 配置管脚 Category 页面选项 CLKUSR General 使能 user-supplied start-up 时钟 (CLKUSR) DEV_CLRn General 使能 device-wide 复位 (DEV_CLRn) DEV_OE General 使能 device-wide 输出使能 (DEV_OE) INIT_DONE General 使能 INIT_DONE 输出 nceo General 使能 nceo 管脚 CRC_ERROR Error Detection CRC 使能 Error Detection CRC_ERROR 管脚 使能 CRC_ERROR 管脚上的开漏 使能内部擦除 配置数据压缩 通过 Quartus Prime Pro Edition 查看印刷电路板原理图提供关于器件和管脚选项对话框设置的更多信息 Intel Cyclone 10 GX 器件在配置过程中可以接收压缩的配置比特流并且实时解压缩数据 初步数据表明, 取决于设计, 压缩通常可以减少 30% 到 55% 的配置文件大小 除了 JTAG 配置方案以外, 其他所有配置方案都支持解压缩 您可以在设计编译之前或之后使能压缩 注意 : 对于所有配置方案, 不能同时使能加密和压缩功能 设计编译前的使能压缩 要在设计编译之前使能压缩, 请按照下列步骤操作 : 195

196 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 1. 在 Assignment 菜单上, 点击 Device 2. 选择您的 Intel Cyclone 10 GX 器件, 然后点击 Device and Pin Options 3. 在 Device and Pin Options 窗口中的 Category 列表下选择 Configuration 并打开 Generate compressed bitstreams 设计编译后的使能压缩 要在设计编译后使能压缩, 请按照下列步骤操作 : 1. 在 File 菜单中, 点击 Convert Programming Files 2. 选择编程文件类型 (.pof.sof.hex.hexout.rbf 或.ttf ) 对于 POF 输出文件, 选择一个配置器件 3. 在 Input files to convert 列表中, 选择 SOF Data 4. 点击 Add File, 然后选择 Intel Cyclone 10 GX 器件.sof 5. 选择添加到 SOF Data 的文件名, 然后点击 Properties 6. 打开 Compression 复选框 7.4. 使用主动串行方案升级远程系统 Intel Cyclone 10 GX 器件包含专用远程更新电路 可使用此特性从远程位置升级您的系统 图 146. Intel Cyclone 10 GX 远程系统升级框图 1 Development Location Data Data Data FPGA Remote System Upgrade Circuitry 2 Configuration Memory 配置映像 FPGA Configuration 3 您可以设计系统来管理配置器件中的应用配置映像的远程更新 以下是远程系统更新的步骤 : 1. Intel Cyclone 10 GX 器件中的逻辑 ( 嵌入式处理器或用户逻辑 ) 接收来自远程位置的配置映像 可使用通信协议, 如 TCP/IP,PCI, 用户数据报协议 (UDP),UART, 或专属接口将器件连接到远程源 2. 逻辑存储在非易失性配置存储器的配置映像中 3. 逻辑开始使用新收到的配置映像重新配置周期 出现错误时, 该电路检测错误且恢复到一个安全配置映象, 并在设计中显示错误状态 Intel Cyclone 10 GX 器件呈现了一个新的远程系统更新功能, 可提供 direct-to-application 以及 application-to-application 更新 当 Intel Cyclone 10 GX 器件在远程更新编程模式中上电时, Intel Cyclone 10 GX 器件加载由 EPCQ-L 器件的 32'd0 地址的起始地址指针指示的出厂或应用配置映像 196

197 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 系统中的每个 Intel Cyclone 10 GX 器件都需要一个出厂映像 出厂映像是用户定义的配置映像, 包含执行下列操作的逻辑 : 基于专用远程系统升级电路提供的状态处理错误 与远程主机通信, 接收新应用映像并将映像存储在本地非易失性存储器件中 决定要加载到 Intel Cyclone 10 GX 器件的应用映像 使能或禁用用户看门狗定时器 (watchdog timer) 并加载其超时值 指示专用远程系统更新电路来开始一个重配置周期 您也可以为器件创建一个或多个应用映像 应用映像包含要在目标器件中实现的所选功能 将映像存储在 EPCQ-L 器件中的以下位置 : 出厂配置映像 EPCQ-L 器件上的 PGM[31..0] = 32'h 起始地址 应用配置映像 任意扇区边界 Intel 建议一个扇区边界仅存储一个映像 起始地址 (0x00 到 0x1F) 存储 32 位地址指针以在上电后加载应用配置映像 图 147. 起始地址和出厂地址位置 以下结构图显示了出厂 用户数据 应用 1 和应用 2 部分 每一部分从一个新的扇区边界开始 Application 2 Application 1 User Data Factory Address 32 d32 Start Address 32 d0 Factory Address Pointer Programmed by Intel Quartus Prime Software 注意 : Intel 建议您设置一个固定的起始地址并不要在用户模式下更新该地址 当有新的应用映像时, 您应该仅覆盖已存在的应用配置映像 以此避免在每次更新起始地址时不经意地删除出厂配置映像 197

198 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 远程更新模式中的配置序列 图 148. 远程更新模式中的出厂和应用配置之间的跳变 Trigger reconfiguration & Start Address = 0 or externaly pulse nconfig After POR or nconfig Assertion Trigger reconfiguration & Start Address = 0 or externaly pulse nconfig Factory Configuration Read Start Address from Flash Error Count <= 3 Application Configuration Reconfiguration & Start Address = 32 Load Factory POF Enter Factory User Mode Reconfiguration & Start Address > 0 and not 32 Error Count > 3 Load Application Number POF Watchdog No Error Timeout Enter Application User Mode Reconfiguration & Start Address = 32 Reconfiguration & Start Address > 0 and not 32 上电后或使用 nconfig 触发重配置时,AS 控制器从 EPCQ-L 器件读取起始地址并加载初始配置映像 ( 出厂或应用配置映像 ) 如果初始镜像是一个应用配置映像并且出现错误, 那么控制器在加载出厂配置映像之前将尝试加载相同的初始应用配置映像三次 如果初始应用配置映像遇到一个用户看门狗 (watchdog) 超时错误, 那么控制器加载出厂配置映像 您可以在出厂用户模式或应用用户模式期间加载一个新的应用配置映像 如果遇到错误, 那么控制器加载出厂配置映像 注意 : 出现错误时,AS 控制器将在恢复出厂映像之前把相同的应用配置映像加载三次 此时, 总耗时超出 100ms 并违反了 CvP 使用过程中的 PCIe 启动时间 如果您的设计对 PCIe 启动要求敏感,Intel 建议不要使用 direct-to-application 功能 远程系统更新电路 远程系统更新状态机 ( 第 201 页 ) 远程更新模式中配置序列的详细说明 远程系统更新电路包含远程系统更新寄存器 看门狗定时器 (watchdog timer) 和控制这些组件的状态机 注意 : 如果您使用 Altera Remote Update IP 内核, 那么 IP 内核从内部控制 RU_DOUT, RU_CTL[1:0], RU_CLK, RU_DIN, RU_nCONFIG 和 RU_nRSTIMER 信号, 以执行所有相关的远程系统更新操作 198

199 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 149. 远程系统更新电路 内部振荡器 Status Register (SR) [4..0] Control Register [45..0] Logic Array Update Register [45..0] update Shift Register dout Bit [4..0] din dout capture Bit [45..0] capture din Remote System Upgrade State Machine Timeout User Watchdog Timer clkout capture update Logic Array clkin RU_DOUT RU_CTL[1:0] RU_CLK RU_DIN RU_nCONFIG RU_nRSTIMER 逻辑阵列 Cyclone 10 GX 器件数据手册提供关于远程系统更新电路时序规范的更多信息 使能远程系统更新电路 要使能远程系统更新功能, 请在 Quartus Prime Pro Edition 软件 Device and Pin Options 对话框下 Configuration 页面的配置方案列表中选择 Active Serial 或 Configuration Device Intel 提供的 Altera Remote Update IP core 为远程系统更新电路提供一个类存储器接口, 并处理 Intel Cyclone 10 GX 器件逻辑中移位寄存器读和写协议 Altera 远程更新 IP 内核用户指南 199

200 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 远程系统更新寄存器 表 74. 远程系统更新寄存器 寄存器 说明 移位控制更新状态 该寄存器通过内核逻辑存取, 也可以通过用户逻辑对更新寄存器 状态寄存器, 和控制寄存器进行写入和采样 该寄存器包含当前的页面地址 用户看门狗定时器 (watchdog timer) 设置和一个指定当前的配置映像是出厂配置映像还是应用配置映像的位 该寄存器用于 AS 控制器以在远程系统更新过程中加载 EPCQ-L 器件的配置映像 该寄存器包含与控制寄存器相似的数据, 出厂配置映像及应用配置映像通过把数据移位到移位寄存器后, 更新寄存器被更新 远程系统更新的软 IP 内核使用下一个重配置周期过程中用于控制寄存器的值更新该寄存器 每个重配置周期过程中, 该寄存器由远程更新模块写入以记录重配置的触发 远程系统更新的软 IP 内核通过这一信息决定重配置周期之后的相应操作 控制寄存器 ( 第 200 页 ) 状态寄存器 ( 第 200 页 ) 控制寄存器 表 75. 控制寄存器位 位名称复位值 (19) 说明 0 AnF 1'b0 非出厂应用位 表示目前加载到器件中的配置映像类型 ; 0 表示 出厂映象,1 表示应用映像 当该位为 1 时, 控制寄存器的访问 被限于只读并且看门狗定时器 (watchdog timer) 被使能 PGM[0..31] 32'h AS 配置起始地址 使用应用配置映像触发重配置之前, 出厂配置设计必须将该位设置为 1 33 Wd_en 1'b0 用户看门狗定时器 (watchdog timer) 使能位 将该位设置为 1 以使能监视计时器 Wd_timer[11..0] 12'h000 用户看门狗 (watchdog) 超时值 状态寄存器 表 76. 状态寄存器位 位 名称 复位值 (20) 说明 0 CRC 1'b0 当设置为 1 时, 表明应用配置期间的 CRC 错误 1 nstatus 1'b0 当设置为 1 时, 表明由于一个错误,nSTATUS 由外部器件置位 2 Core_nCONFIG 1'b0 当设置为 1 时, 表明重配置已经由器件的逻辑阵列触发 3 nconfig 1'b0 当设置为 1 时, 表明 nconfig 被置位 4 Wd 1'b0 当设置为 1, 表明用户看门狗 (watchdog) 超时 (19) (20) 这是器件退出 POR 之后以及重配置恢复到出厂配置镜像期间的默认值 器件退出 POR 和上电后, 状态寄存器内容是 5'b

201 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 远程系统更新状态机 远程系统更新状态机的操作如下所示 : 1. 上电后, 远程系统更新寄存器被复位为 0 并且出厂或应用配置映像基于存储在 EPCQ-L 器件的 0x00 到 0x1F 的起始地址被加载 2. 在出厂配置映像中, 用户逻辑设置 ANF 位为 1 以及加载应用映像的起始地址 用户逻辑也写入看门狗定时器 (watchdog timer) 设置 3. 当配置复位 (RU_CONFIG) 走低时, 状态机使用更新寄存器的内容更新控制寄存器, 并且使用应用配置映像触发重配置 4. 如果发生错误, 状态机返回到出厂映像 控制和更新寄存器被复位到 0, 并且状态寄存器由该错误信息更新 5. 成功的进行重配置之后, 系统保持在应用配置 用户看门狗定时器 (User Watchdog Timer) 用户看门狗定时器防止由于意外停止器件而出现的错误的应用配置 在应用配置被成功的加载到器件后, 您可以使用定时器检测功能错误 定时器在出厂配置中被自动禁用 ; 在应用配置中被自动使能 注意 : 如果在应用配置中不需要该功能, 那么您需要在出厂配置用户模式操作期间, 通过设置更新寄存器的 Wd_en 位为 1'b0 而关闭该功能 您不可以在应用配置中禁用该功能 7.5. 设计安全 计数器为 29 位宽, 具有 2 29 的最大计数值 当指定用户看门狗定时器值时, 仅指定最重要的 12 位 定时器设置的粒度是 2 17 个周期 周期时间基于用户看门狗定时器内部振荡器的频率 定时器在应用配置进入用户模式后开始计数 定时器超时后, 远程系统更新电路生成超时信号, 更新状态寄存器, 并触发出厂配置映像的加载 要复位时间, 请置位 RU_nRSTIMER Cyclone 10 GX 器件数据手册提供关于用户看门狗内部振荡器频率操作范围的更多信息 Intel Cyclone 10 GX 设计安全特性支持以下功能 : 增强内置的高级加密标准 (AES) 解密模块支持 256 位密钥工业标准设计安全算法 (FIPS-197 认证 ) 易失和非易失密钥编程支持 通过防篡改模式的易失和非易失密匙安全操作模式 JTAG 安全模式 power-up 期间的有限可访问 JTAG 指令 支持 POF 认证和旁路攻击防护 通过熔丝位或选项位提供 JTAG 访问控制和安全密钥控制 从上电开始禁用所有 JTAG 指令直到器件初始化后 支持板级测试 201

202 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 支持非易失密钥的板外密钥编程 独立的 Qcrypt 工具通过其他安全设置进行加密和解密从而配置比特流 用于除 JTAG 以外的所有配置方案 支持远程系统更新功能 表 77. Intel Cyclone 10 GX 器件的设计安全方法 设计安全元素 Non-Volatile key( 非易失密钥 ) Volatile Key( 易失性密钥 ) Key Generation( 密钥生成 ) Key Choice( 密钥选择 ) Tamper Protection Mode( 防篡改模式 ) Configuration Readback( 配置读回 ) Security Key Control ( 安全密钥控制 ) JTAG Access Control (JTAG 访问控制 ) 说明 非易失性密匙安全地存储于器件内部的熔丝中 专有的安全特性使得该密匙很难被确认 易失性密钥安全地存储于器件内电池供电的 RAM 中 专有的安全特性使得该密钥很难被确认 用户提供的 256-bit 密钥先经单向函数处理然后才被编程到器件中 器件中可同时存在易失性和非易失性密钥 用户通过设置 Convert Programming File 工具或 Qcrypt 工具中已加密配置文件的选项位来选择使用哪种密钥 防篡改模式可防止未加密配置文件载入 FPGA 使能此模式时, 仅可将以您的密钥加密的配置载入 FPGA 未加密的配置或经错误密钥加密的配置都将导致配置失败 可设置器件内部熔丝使能此模式 这些器件不支持配置读回功能 出于安全性角度, 使未加密配置数据无法读回 通过使用各种 JTAG 指令和 Qcrypt 工具中的安全选项, 可灵活选择永久或暂时禁用易失或非易失性密钥 您还可选择锁定易失性密钥来避免其被覆盖或重新编程 设置 OTP 熔丝或使用 Qcrypt 工具设置配置文件中的选项位使能各级别的 JTAG 访问控制 : 1. 旁路外部 JTAG 管脚 该功能禁用外部 JTAG 访问, 但可通过内核访问解锁该功能 2. 禁用外部 JTAG 管脚中所有 AES 密钥相关的 JTAG 指令 3. 通过外部 JTAG 仅允许访问一组有限的强制性 JTAG 指令, 与 JTAG Secure 模式类似 注意 : 所有配置方案中都不能同时使能加密和压缩功能 当您对 FPP 配置方案中的 Intel Cyclone 10 GX 器件使用设计安全性时, 需要不同的 DCLK 到 DATA [] 比率 AN556: 使用 Intel FPGA 中的设计安全特性提供应用 Intel FPGA 器件中设计安全特性的详细信息 安全密钥类型 Intel Cyclone 10 GX 器件提供两种密钥类型 易失性和非易失性 下表列出了易失性和非易失性密钥之间的区别 表 78. 安全密钥类型 密钥类型密钥编程性密钥存储的电源编程方法 易失性 可重新编程的 可擦除的 所需外部电池,V CCBAT (21) 电路板上 非易失性一次性编程不需要外接电池板上和 in-socket 编程 (21) V CCBAT 是易失性密钥存储的专用电源 不论片上电源条件如何,V CCBAT 都会持续对易失性寄存器供电 202

203 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 非易失性和易失性密钥编使设计免于逆向工程和非法复制 如果设置为防篡改保护模式, 则设计也会被保护免于篡改 安全模式 AN556: 使用 Intel FPGA 中的设计安全特性提供将易失和非易失密钥编程到 FPGA 的更多信息 Cyclone 10 GX 器件系列管脚连接指南提供关于 V CCBAT 管脚连接建议的更多信息 Cyclone 10 GX 器件数据手册提供关于电池规范的更多信息 Supported JTAG Instruction ( 第 225 页 ) 表 79. Intel Cyclone 10 GX 器件中可用的安全模式 注意 : 关于这些指令或如何烧写各模式熔丝的更多详情, 请联络您的 Intel 技术支持 或者, 可使用 Qcrypt 工具使能所有的设计安全模式 相对于烧写熔丝的一次性编程限制,Qcrypt 工具提供一个临时解决方案 安全模式 JTAG 指令安全性能 JTAG Secure (23) EXT_JTAG_SECURE 仅允许强制性 IEEE Std BST JTAG 指令 请参看表 80 ( 第 204 页 ) Tamper Protection OTP_VOLKEY_SECURE 仅允许经正确密匙加密的配置文件载入 Intel Cyclone 10 GX 器件 未加密或经错误密匙加密将导致配置失败 JTAG Bypass EXTERNAL_JTAG_BYPASS 禁用所有来自外部 JTAG 管脚的直接控制 相对于 JTAG Secure 模式,JTAG Bypass 模式中的器件可通过内部 JTAG 核访问外部 JTAG 管脚 Key Related Instruction Disable KEY_EXT_JTAG_DISABLE 禁用外部 JTAG 管脚发布的所有与 AES 密匙有关的 JTAG 指令 Volatile Key Lock VOLKEY_LOCK 锁定被归零或被重配置的易失性密钥 然而, 也可使用 KEY_CLR_VREG 指令擦除易 失性密钥 仅在易失性密匙被编程到器件中之后才可发布 VOLKEY_LOCK 指令 Volatile Key Disable Non-Volatile Key Disable Test Disable Mode VOLKEY_DISABLE OTP_DISABLE TEST_DISABLE 禁用任何对易失性密钥的进一步编程 如果器件中已存在被编程的易失性密匙, 则该器件将不用于解密配置文件 禁用非易失性密码进一步编程 如果有非易失性密匙已被编程到器件中, 则该器件将不用于解密配置文件 禁用所有测试模式以及所有测试相关的 JTAG 指令 此过程不可逆且会阻止 Intel 进行故障分析 JTAG 安全模式 Intel Cyclone 10 GX 器件处于 JTAG Secure 模式时, 除强制性 IEEE Standard JTAG BST JTAG 指令外, 所有 JTAG 指令为禁用 (22) (23) 第三方供应商提供 in-socket 编程 使能 JTAG Secure 或 Test Disable 模式禁用 Intel Cyclone 10 GX 器件中的测试模式并禁用通过 JTAG 接口编程 此过程不可逆但会阻止 Intel 进行故障分析 203

204 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 表 80. 强制性和非强制性 IEEE Standard BST JTAG 指令 BYPASS EXTEST IDCODE 强制性 IEEE Standard BST JTAG 指令 SAMPLE/PRELOAD SHIFT_EDERROR_REG 非强制性 IEEE Standard BST JTAG 指令 CONFIG_IO CLAMP EXTEST_PULSE (24) EXTEST_TRAIN (24) HIGHZ KEY_CLR_VREG KEY_VERIFY (24) PULSE_NCONFIG USERCODE 注意 : 发布 EXT_JTAG_SECURE 指令后, 无法解锁 Intel Cyclone 10 GX 器件 Supported JTAG Instruction ( 第 225 页 ) Intel Cyclone 10 GX Qcrypt 安全工具 Qcrypt 工具是用于加密和解密 Intel Cyclone 10 GX FPGA 配置比特流文件的独立加密和解密工具 从 Quartus Prime Pro Edition 图形用户界面无法访问的各种安全性设置目前都可通过 Qcrypt 工具实现 Qcrypt 工具仅加密和解密原始二进制文件 (.rbf) 且不对其他配置文件, 如.sof 和.pof 文件进行操作 整个加密流程中,Qcrypt 工具在.rbf 文件加密过程中生成一个认证标记 此认证标记可防止对配置比特流文件的任何修改或篡改 除加密和解密之外,Qcrypt 工具允许使能并设置各种安全性能和设置 通过将安全性能和设置并入.rbf 文件, 可灵活使用 Intel Cyclone 10 GX 器件中各种安全性能而不必烧写熔丝成为永久性编程 要生成.ekp 文件或加密的配置文件而非.rbf, 就必须使用 Quartus Prime Pro Edition Convert Programming File 工具 注意 : Qcrypt 工具无许可证保护因而所有 Quartus Prime Pro Edition 软件用户都可使用 AN556 的 Qcypt 工具项 : 使用 Intel FPGA 中的设计安全特性提供更多关于 Qcrypt 工具特性的信息 AN556: 使用 Intel FPGA 中的设计安全特性提供应用 Intel FPGA 器件中设计安全特性的详细信息 设计安全实现步骤 (24) JTAG Secure 模式期间可执行这些 JTAG 指令 204

205 7. Intel Cyclone 10 GX 器件中的配置, 设计安全和远程系统更新 图 150. 设计安全实现步骤 AES Key Programming File Step 3 FPGA Device Key Storage Step 1 AES Decryption 256-bit User-Defined Key Intel Quartus Prime Software AES Encryptor Step 1 Encrypted Configuration File Step 2 Step 4 Memory or Configuration Device 要进行安全配置, 请遵循以下步骤 : 1. Quartus Prime Pro Edition 生成设计安全性密钥编程文件, 并且使用用户自定义 256 位安全密钥加密配置数据 2. 将加密的配置文件存储在外部存储器中 3. 通过 JTAG 接口将 AES 密钥编程文件编程到 Intel Cyclone 10 GX 器件 4. 配置 Intel Cyclone 10 GX 器件 系统上电时, 外部存储器器件将加密的配置文件发送到 Intel Cyclone 10 GX 器件 AN556: 使用 Intel FPGA 中的设计安全特性提供应用 Intel FPGA 器件中设计安全特性的详细信息 7.6. Intel Cyclone 10 GX 器件中的配置 设计安全和远程系统更新修订历史 文档版本 修订内容 2018 年 6 月 14 日 更新了 Intel Cyclone 10 GX 器件配置管脚总结列表以显示 CLKUSR 和 nceo 管脚为可选 2017 年 11 月 10 日 更新了 Intel Cyclone 10 GX 器件配置方案和性能 列表 : 将用于 Passive serial (PS) 方案的最大时钟速率从 100 MHz 更新为 125 MHz 为 Configuration via Protocol [CvP (PCIe*)] 方案的 Max Data Rate 值添加脚注以说明最大速率受 PCIe 协议成本限制 从 Mandatory IEEE Standard BST JTAG Instructions( 强制 IEEE 标准 BST JTAG 指令 ) 中删除了 LOCK 和 UNLOCK 指令 更新了 使用外部主机的单一器件 FPP 配置, 两个器件接收到不同配置数据集时, 使用外部主机的多器件 FPP 配置 和 当两个器件接收相同数据时, 使用外部主机的多器件 FPP 配置 功能 2017 年 5 月 8 日首次发布 205

206 8. Intel Cyclone 10 GX 器件的 SEU 缓解 8.1. 单粒子翻转缓解 单粒子翻转 (SEU) 是宇宙辐射效应导致 FPGA 内部存储单元发生罕见和意外变化的现象 此状态变化为软错误, 不对 FPGA 造成永久性损坏 由于无法预见的存储状态,FPGA 可能会错误运行直到后台擦除修复翻转 Quartus Prime Pro Edition 软件提供多种功能检测和纠正 SEU 效应, 或软错误以及您设计中的 SEU 效应表征 此外, 一些 Intel FPGA 还包含辅助检测和纠正错误的专用电路 图 151. 用于检测和纠正 SEU 的工具 IP 和电路 根据设计中各模块对 SEU 的敏感度对它们进行分类 FPGA 操作期间, Advanced SEU Detection IP 核读取 FPGA 中翻转的物理位置并查找.smh 文件中的敏感度分类 检测并纠正 CRAM 中的软错误 Intel FPGA Hierarchy Tagging (Design Partitions) Advanced SEU Detection IP Core EMR Unloader IP Core Fault Injection Debugger Sensitivity Map Header File (.smh) Fault Injection IP Core CRAM Error Detection SEU FIT Report Embedded Memory ECC Circuitry (Dedicated or Soft) Projected SEU FIT by Component Usage 报告提供用于所选器件的指定工程设计 SEU FIT 使用 Fault Injection Debugger 和 Fault Injection IP 核在设计中仿真 SEU 使用硬或软 ECC 电路纠正 FPGA 嵌入式存储器中的错误 Intel FPGA 的用户逻辑和 Configuration Random Access Memory (CRAM) 中具有存储器 Quartus Prime Pro Edition Programmer 通过.sof 文件加载 CRAM 然后,CRAM 配置所有 FPGA 逻辑和布线 如果 SEU 触动到 CRAM 位, 但器件并不使用 CRAM 位, 则不会造成有害效应 然而如果 SEU 影响到关键逻辑或内部信号路径, 则后果会很严重 通常, 由于 SEU 的低发生率, 设计中并不需要 SEU 缓解 但对于高复合系统, 如, 具有多个高密度元件的系统, 任何错误率都可能成为影响系统设计的重要因素 如果您的系统包括多个 FPGA, 并且要求非常高的可靠性和可用性, 则应该考虑软错误的潜在影响 使用本章中的技术检测并从各种错误类型中恢复 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

207 8. Intel Cyclone 10 GX 器件的 SEU 缓解 配置 RAM 嵌入式存储器 故障率 单粒子翻转 (SEU) 简介 了解 FPGA 设计中的单粒子功能性中断 FPGA 使用用户逻辑 ( 大容量存储器和寄存器 ) 以及配置 RAM(CRAM) 中的存储器 CRAM 是加载用户设计的存储器 CRAM 配置器件中的所有逻辑和布线 如果 SEU 触动到某个 CRAM 比特位, 但此 CRAM 比特没有被使用, 则不会造成有害效果 然而, 如果它影响了关键逻辑内部信号路径或用户设计中的关键查找表逻辑位, 就可能会出现功能性错误 Intel Cyclone 10 GX 器件包括两种类型的存储器模块 : 20 Kb M20K 模块 专用存储器资源的模块 M20K 模块是大型存储器阵列的理想选择, 同时也提供大量的独立端口 640 比特存储器逻辑阵列模块 (MLAB) 从复用逻辑阵列模块 (LAB) 配置的增强型存储器模块 MLAB 适用于宽而浅的存储器阵列 MLAB 被优化用于实现数字信号处理 (DSP) 的移位寄存器, 宽而浅的 FIFO 缓冲器和滤波器延迟线 每个 MLAB 都是由 10 个自适应逻辑模块 (ALM) 组成 在 Intel Cyclone 10 GX 器件中, 您可以将这些 ALM 配置成 10 个 32 x 2 模块, 这样每个 MLAB 中有一个 32 x 20 简单双端口 SRAM 模块 嵌入式存储器会受到 SEU 影响,Intel 实现了交错和特殊布技术以最小化 FIT 率, 并增加纠错码 (Error Correction Code,ECC) 功能以降低 SEU FIT 率至接近于零 Cyclone 10 GX 器件中的嵌入式存储模块 Soft Error Rate(SER) 或 SEU 可靠性以 Failure in Time (FIT) 单位表示 一个 FIT 单位表示每运行十亿小时出现一次软错误 例如, 一个 5,000 FIT 的设计说明十亿小时 ( 或 8, 年 ) 经历 5,000 次 SEU 翻转 由于 SEU 翻转通过单独统计, 所以可加法计算 FIT: 如, 单个 FPGA 具有 5,000 FIT, 那么 10 个 FPGA 就具有 50,000 FIT( 或 8,333 年中 50K 次故障 ) 另一种可靠性测量为平均故障时间 (MTTF), 是是 FIT 或 1/FIT 的倒数 对于一个标准故障单位 / 十亿小时内 5,000 FIT,MTTF 为 : 1 /(5,000/1Bh) =1 billion/5,000 = 200,000 hours =22.83 年 SEU 翻转伴随一个泊松分布 (Poisson distribution), 以及一个指数分布 (exponential distribution, 关于故障间平均时间 (MTBF) 的累积分布函数 (CDF)) 请参阅 Intel FPGA Reliability Report 了解关于故障率计算的更多信息 Neutron SEU 发生率因海拔高度, 纬度和其他环境因素而异 Quartus Prime Pro Edition 软件提供基于纽约曼哈顿海平面而编译的 SEU FIT 报告 JESD 89A 规范定义了测试参数 207

208 8. Intel Cyclone 10 GX 器件的 SEU 缓解 提示 : 可使用如 中的计算器将数据转换成其他位置和海拔高度 此外, 可在您项目的.qsf 文件中加入相对中子通量 ( 通过 计算所得 ) 从而调整项目中的 SEU 率 8.2. Intel Cyclone 10 GXSEU 缓解技术 Intel Cyclone 10 GX 器件提供各种单粒子翻转 (SEU) 缓解方法, 以适用于不同的应用领域 表 81. Intel Cyclone 10 GX 器件的 SEU 缓解领域和方法 领域 硅芯片设计 : CRAM/SRAM/ 触发器 错误检测循环冗余检验 (EDCRC) / Scrubbing M20K SRAM 模块 敏感度处理 (Sensitivity processing) 故障注入 (Fault injection) 分级标示 (Hierarchical tagging) 三模冗余 (Triple Modular Redundancy (TMR)) SEU 缓解方法 Intel 使用各种设计技术来降低翻转和 / 或限制可纠正的双比特错误 您可以使能 EDCRC 功能来检测 CRAM SEU 事件和 CRAM 内容的自动纠正 Intel FPGA 实现了交错的特殊布局技术和 Error Correction Code(ECC, 纠错码 ) 可将 SEU FIT 率降低至几乎为零 您可以使用敏感度处理特性来识别 CRAM 比特中的 SEU 是否是一个使用过的或未使用的比特 您可以使用故障注入特性通过改变 CRAM 状态来触发一个错误来验证对 SEU 事件的系统响应 敏感度处理和故障注入特性的一个补充性能, 用于报告 SEU 和限制对设计逻辑具体部分的注入 您可以在诸如状态机的关键逻辑上实现 TMR 技术 缓解配置 RAM 中的 SEU 效应 Intel Cyclone 10 GX 器件包含错误检测 CRC(EDCRC) 硬模块 这些模块检测并纠正 CRAM 中的软错误, 类似用于保护内部用户存储器的功能 Intel FPGA 包含 CRAM 帧 而帧的大小和数量视器件而定 通过将每个帧加载到数据寄存器, 实现器件不断检测 CRAM 帧是否存在错误 EDCRC 块检查帧是否有错误 一旦 FPGA 发现软错误, 就置位其 CRC_ERROR 管脚 您可在系统中监控该管脚 运行期间系统检测到 FPGA 已置位该管脚, 就表示 FPGA 检测到配置 RAM 中存在软错误, 随后系统会采取措施以从错误中恢复 例如, 系统可执行软复位 ( 等待后台擦除之后 ), 重新编程 FPGA, 或因错误归类为良性而将其忽略 208

209 8. Intel Cyclone 10 GX 器件的 SEU 缓解 图 152. CRAM 帧 CRAM Frame 32-Bit CRC CRC Error Detection/Correction Engine CRC Engine Steps Through Frame by Frame CRC_ERROR 要使能错误检测, 请指向 Assignments > Device > Device and Pin Options > Error Detection CRC, 并开启错误检测设置 错误检测循环冗余校验 用户模式下, 已配置的配置 RAM(CRAM) 位会受软错误影响 由电离子引起的软错误在 Intel FPGA 器件中并不常见 然而, 高稳定性应用程序要求器件无误操作, 因此您需要在设计中考虑到这些错误 硬化片上 EDCRC 电路使您能够执行以下的操作, 而不会对器件适配或性能产生任何影响 : 配置期间的循环冗余校验 (CRC) 错误的自动检测 用户模式中可选的软错误 ( 单比特和多比特翻转 ) 检测和识别 软错误快速检测 相比旧的 Cyclone 器件系列, 错误检测速度已提高 校验位的两种类型 : 基于帧的校验位 存储在 CRAM 中并用于验证帧的完整性 基于列的校验位 存储在寄存器中并用于保护所有帧的完整性 用户模式下的错误检测期间, 对于 Intel Cyclone 10 GX 器件一些 EDCRC 引擎并行运行 错误检测 CRC 引擎的数量取决于帧长度 一个帧中的比特总数 每个基于列的错误检测 CRC 引擎从每个帧中读取 128 个比特并且在 4 个周期内进行处理 要检测错误, 错误检测 CRC 引擎需要读回所有的帧 209

210 8. Intel Cyclone 10 GX 器件的 SEU 缓解 图 153. 用户模式中错误检测的结构图 此结构图显示了用户模式中的寄存器和数据流程 Readback Bitstream CRC Calculation Syndrome Error Detection Search Engine Correction Pattern Write Back to CRAM for Correction CRC_ERROR Error Message Register JTAG Update Register User Update Register JTAG Shift Register JTAG TDO User Shift Register General Routing 表 82. 错误检测寄存器 名称错误消息寄存器 (EMR) 用户更新寄存器用户移位寄存器 JTAG 更新寄存器 JTAG 移位寄存器 包含单比特和双邻错误的错误详情 每当电路检测到错误时错误检测电路就会更新此寄存器 说明 验证寄存器内容的一个时钟周期后, 该寄存器将以 EMR 内容自动更新 用户更新寄存器包括一个时钟使能, 且必须在其内容被写入用户移位寄存器时将其置位 该要求可确保用户更新寄存器的内容在经用户移位寄存器读取时不被覆盖 该寄存器允许用户逻辑通过内核接口访问用户更新寄存器的内容 您可使用 Error Message Register Unloader IP 核通过用户移位寄存器移出 (shift-out)emr 信息 请参阅如下了解详情 验证寄存器内容的一个时钟周期后, 该寄存器将以 EMR 内容自动更新 JTAG 更新寄存器包含一个时钟使能, 且必须在其内容被写入 JTAG 移位寄存器时将其置位 该要求可确保 JTAG 更新寄存器的内容在经 JTAG 移位寄存器读取不被覆盖 该寄存器允许使用 SHIFT_EDERROR_REG JTAG 指令通过 JTAG 接口访问 JTAG 更新寄存器的内容 错误消息寄存器卸载器 IP 核用户指南提供关于使用用户转移寄存器移出 EMR 的更多信息 210

211 8. Intel Cyclone 10 GX 器件的 SEU 缓解 基于列和基于帧的校验位 图 154. 基于列和基于帧的校验位 128-Bits Data 128-Bits Data 128-Bits Data 128-Bits Data 32-Bits Frame-Based Check-Bits 32-Bits Frame-Based Check-Bits 32-Bits Frame-Based Check-Bits Frame 0 Frame 1 Frame Bits Data 32-Bits Frame-Based Check-Bits 32-Bits Column-Based 32-Bits Column-Based Check-Bits Check-Bits Column 0 Column 1 Last Column Last Frame EDCRC 校验位更新 基于帧的校验位于配置期间由片上计算 基于列的校验位在配置后被更新 使能 EDCRC 功能时, 当器件进入用户模式后,EDCRC 功能开始读取 CRAM 帧 基于帧的校验位验证从读回帧收集的数据 初始完成基于帧的检验后, 将根据相应列 CRAM 计算基于列的校验位 EDCRC 硬模块会因如下情况重新计算基于列的校验位 : FPGA 重配置 错误消息寄存器 通过协议配置 (CvP) 进程后 EMR 包含有关错误类型, 错误位置和实际特征群信息 该寄存器在 Intel Cyclone 10 GX 器件中为 78 位宽 EMR 并不识别不可纠正错误的位置位 错误的位置包含帧编号, 双字位置以及帧和列中位的位置 可通过如下方式移出寄存器内容 : EMR Unloader IP 内核 内核接口 SHIFT_EDERROR_REG JTAG 指令 JTAG 接口 图 155. 错误消息寄存器映射 MSB Frame Address Column-Based Double Word Column-Based Bit Column-Based Type Frame-Based Syndrome Frame-Based Double Word Frame-Based Bit Frame-Based Type Reserved LSB Column-Check- Bit Update 16 bits 2 bits 5 bits 3 bits 32 bits 10 bits 5 bits 3 bits 1 bit 1 bit 基于列的域 基于帧的域 211

212 8. Intel Cyclone 10 GX 器件的 SEU 缓解 表 83. 错误消息寄存器宽度和说明 名称宽度 (Bit) 说明 Frame Address 16 错误位置的帧编号 c Column-Based Double Word 2 一列中每帧有 4 个双字 表示错误的双字位置 Column-Based Bits 5 32 位双字内的错误位置 Column-Based Type 3 错误类型显示于表 84 ( 第 212 页 ) Frame-Based syndrome register 32 包含为当前帧而计算的 32-bit CRC 签名 如果 CRC 值为 0, 则 CRC_ERROR 管脚被驱低以表示无错误 否则, 此管脚被拉高 Frame-Based Double Word 10 CRAM 帧内的双字位置 Frame-Based Bit 5 32-bit 双字内的错误位置 Frame-Based Type 3 错误类型显示于表 84 ( 第 212 页 ) Reserved 1 保留位 Column-Based Check-Bits Update 1 逻辑高电平, 如果在列校验位更新阶段出现错误 CRC_ERROR 管脚将被置位 并保持在高电平直到重配置 FPGA 检索错误信息 EMR 中的错误类型 可使用 SHIFT_EDERROR_REG JTAG 指令通过内核接口或 JTAG 接口来检索 EMR 内容 Intel 提供可通过内核接口卸载 EMR 内容的 Error Message Register Unloader IP Core, 并允许多个设计组件对其共享 错误消息寄存器卸载器 IP 核用户指南提供关于使用用户转移寄存器移出 EMR 的更多信息 表 84. EMR 中的错误类型 下表列出了 EMR 中错误类型域所报告的可能的错误类型 错误类型 Bit 2 Bit 1 Bit 0 说明 基于帧 没有错误 单比特错误 0 1 X 双邻错误 不可纠正错误 基于列 没有错误 单比特错误 0 1 X 同一帧中的双邻错误 1 0 X 不同帧的双邻错误 不同帧的双邻错误 不可纠正错误 212

213 8. Intel Cyclone 10 GX 器件的 SEU 缓解 CRC_ERROR 管脚行为 Intel Cyclone 10 GX 快速 EDCRC 功能运行全部并列的基于列的校验位引擎 当检测到 SEU 时, 基于列的校验位置位 CRC_ERROR, 然后把已检测到的帧位置传递到基于帧的校验位从而进一步定位受影响的位 此过程导致 CRC_ERROR 管脚两次置位 基于列的校验位置位第一个 CRC_ERROR 脉冲, 随后由基于帧的校验位置位第二个脉冲 Intel Cyclone 10 GX 中, 一旦检测到 SEU, 则将 CRC_ERROR 置高且保持为高, 直到准备就绪以读取 EMR 可在 CRC_ERROR 管脚变为低电平时尽快卸载 EMR 数据 一旦 EMR 数据被卸载, 就可决定错误类型及受影响的位置 通过这些信息可决定您的系统如何应答具体的 SEU 事件 图 156. 快速 EDCRC 处理流程图 EDCRC Running NO Start EDCRC Column- Based Error Scan Error Detected? YES Find Frame Address Update EMR Column- Based Fields Error Correctable? NO CRC_ERROR Asserted CRC_ERROR Deasserted YES CRC_ERROR Asserted CRC_ERROR Deasserted NO Start EDCRC Frame- Based Error Scan Find Error Bit Location in Detected Frame Update EMR Frame- Based Fields Error Correctable? YES Error Correction 213

214 8. Intel Cyclone 10 GX 器件的 SEU 缓解 图 157. 基于列的校验位的时序图 如果为可纠正错误, 大多数情况下, 单个 SEU 翻转中存在第二脉冲 但也有些情况下,CRC_ERROR 管脚置位两个脉冲, 而错误无法纠正, 请参阅可纠正和不可纠正错误全面了解可纠正和不可纠正错误的情况 仅第二脉冲的下降沿有完整 EMR 一个 SEU 事件用于第 2 帧的 EMR (1) 基于列的校验位置位时间 持续等待基于帧的校验位触发第 2 脉冲期间 基于帧的校验位置位时间 CRC ERROR Pin 基于列的已检测错误 基于列的 EMR 可用 完成 EMR 可用 卸载 EMR 开始 卸载 EMR 结束 (1) 在可校正的双邻错误位于不同帧的极少情况下 在极少数不可纠正和无法定位错误的情况下,CRC_ERROR 信号仅被置位一次 由于无法定位不可纠正错误的位置, 将不会有基于帧的校验位的第二脉冲置位 对于一般环境条件下的器件, 出现不可纠正的多位 SEU 可能性极低, 一万年难有一个 图 158. 基于列或基于帧的校验位时序图 一个 SEU 事件中由单个脉冲观测的基于列 / 基于帧的校验位的 CRC_ERROR 管脚行为实例 基于列 / 基于帧的检查位置位时间 CRC ERROR Pin 基于列 / 基于帧所检测到的错误 未加载的 EMR 开启 SEU 敏感度处理 Intel Cyclone 10 GX 器件系列管脚连接指导提供关于 CRC_ERROR 管脚连接的更多信息 重配置一个正在运行的 FPGA 会对使用 FPGA 的系统有显著的影响 当规划 SEU 恢复时, 要考虑到将 FPGA 恢复到与当前的系统状态相一致的状态所需的时间 例如, 如果内部状态机处于非法状态, 那么它可能需要复位 此外, 周围逻辑可能需要考虑这一意外操作 通常情况下,SEU 会影响到那些没有被设计使用的 CRAM 比特位 很多配置比特位没有被使用, 这是因为它们控制的逻辑和布线在设计中没有被使用 根据不同的实现, 甚至在占用最高的器件中也只能使用全部 CRAM 的 40% 这意味着只有 40% 的 SEU 事件需要干预, 而其余 60% 的 SEU 可以忽略 此时我们可以称被使用的比特位为关键比特位, 而未被使用的为非关键比特位 您可决定 FPGA 功能中不使用某些设计已实现部分 比如已实现但对设备操作不重要的测试电路, 或者其他可能被记录但无需重新编程或复位的非关键功能 214

215 8. Intel Cyclone 10 GX 器件的 SEU 缓解 图 159. 敏感度处理流程 Normal Operation CRAM CRC Error? no yes Notify System Look Up Sensitivity of CRAM Bit Critical Bit? no yes Take Corrective Action 层次标记 层次标记 (hierarchy tagging) 是对设计部分的敏感度进行分类的过程 通过使用 Quartus Prime Pro Edition 软件创建设计分区, 然后将 Advanced SEU Detection (ASD)Region 参数分配给此分区来执行层次标记 此参数的值可设为 0 到 15, 因此对设计部分的系统响应分类总共有 16 种 设计层次敏感度处理取决于 Sensitivity Map Header 文件 (.smh) 的内容 该文件决定 FPGA 逻辑设计的哪一部分对 CRAM 比特位翻转敏感 可使用.smh 文件中的敏感度信息决定正确 ( 最少损坏 ) 的恢复顺序 要生成功能有效的.smh, 必须从功能性逻辑的角度, 通过层次标记过程来指定设计敏感度. 高级 SEU 检测 IP 核用户指南提供关于使用高级 SEU 检测 IP 核进行层次标记的更多信息 评估您的系统对功能翻转的响应 SEU 冲击和功能性中断的比率就是单粒子功能性中断 (Single Event Functional Interrupt, SEFI) 比率 最小化该比率以提高 SEU 缓解 由于 SEU 可随机冲击任意存储器单元, 为确保全面的恢复响应, 系统测试至关重要 使用故障注入有助于 SEU 恢复响应 故障注入功能允许在系统中操作 FPGA 并注入随机 CRAM 位翻转以测试 FPGA 和系统从 SEU 检测和完全恢复的能力 且应该能够观察到 FPGA 和系统从这些仿真 SEU 冲击中恢复 然后, 通过对这些冲击的观察, 进而改进 FPGA 和系统的恢复顺序 课使用故障注入功能确定 SEFI 率 215

216 8. Intel Cyclone 10 GX 器件的 SEU 缓解 故障注入 IP 核用户指南提供关于使用 Fault Injection IP 核注入软错误以仿真 SEU 的更多信息 从 CRC 错误中恢复 Intel Cyclone 10 GX 器件具有内部擦拭能力 内部擦拭功能可以在检测到翻转时自动纠正可纠正的 CRAM 翻转 然而, 内部擦拭无法将 FPGA 修复到已知的良好状态 发现错误与完成擦拭可能需要数十毫秒的时间 该持续时间表示数千的时钟周期, 在此期间已损坏的数据被写入存储器或状态寄存器 任何 SEU 翻转后总是通过软复位将 FPGA 操作带入已知良好状态为最佳实践 如果软复位无法把 FPGA 带入已知的良好状态, 那么您可以重配置器件来重写 CRAM 并再次初始化设计寄存器 承载 Intel Cyclone 10 GX 器件的系统必须控制器件的重配置 当重配置成功完成时, Intel Cyclone 10 GX 器件按计划运行 Cyclone 10 GX 器件中的配置 设计安全和远程系统更新提供关于配置序列的更多信息 使能错误纠正 ( 内部擦拭 ) Intel Cyclone 10 GX 支持内部擦拭功能并自动擦除由 SEU 引起的翻转位 请按以下步骤使能内部擦拭功能 : 1. 在 Assignments 菜单上, 点击 Device 2. 点击 Device and Pin Options 并选择 Error Detection CRC 标签 3. 开启 Enable internal scrubbing 4. 点击 OK 缓解嵌入式用户 RAM 中的 SEU 效应 通过使能 ECC 编码 / 解码块将这些存储器的 FIT 率减低至接近零 在入口 (ingress) 处,ECC 编码器将 8 位冗余添加到 32 位字 在出口 (egress) 处, 解码器将 40 位字转换回 32 位 可使用冗余位检测和纠正数据中因 SEU 造成的错误 硬 ECC 的存在性和 ECC 码的强度 ( 已纠正和已检测位的数量 ) 因器件系列而异 请参阅器件手册了解详细信息 如果器件无硬 ECC 块, 可添加 ECC 奇偶校验或使用 ECC IP 核 与处理器子系统关联的 SRAM 存储器 ( 例如,SoC 器件 ) 包含专用硬 ECC 您无需为保护这些存储块进行操作 配置 RAM 使能 ECC 要使能 ECC, 请将 RAM 配置为一个具有独立读写地址的两端口 RAM 使用此功能不会减少可用逻辑 尽管 ECC 检查功能会造成一些额外输出延迟, 但硬 ECC 比通用逻辑中实现的等效软 ECC 块具有更高 f MAX 此外, 通过配置可使能 ECC 的 RAM 传递 M20K 块中的硬 IP, 从而使用已纠正数据输出端口处的输出寄存器 该实现能提高性能但会增加延迟 对于无专用电路的器件, 可通过例化 ALTECC IP 核, 执行 ECC 生成和功能检查, 实现 ECC 216

217 8. Intel Cyclone 10 GX 器件的 SEU 缓解 图 160. 存储器储存和 ECC Memory Storage Data Input Word ECC Encode Data Words ECC Values ECC Data Output Word Error Detection and Correction Corrected Data output 三模冗余 如果您的系统因 SEU 而停机, 请使用 Triple-Module Redundancy(TMR, 三模冗余 ) TMR 是改善硬件容错性的成熟 SEU 缓解技术 TMR 设计有 3 个相同的硬件实例, 且输出处带有表决硬件 如果 SEU 影响其中一个实例, 则表决逻辑将记录其大多数输出 以此操作屏蔽无法正常工作的模块 通过 TMR, 您的设计在遇到单个 SEU 的情况下不会停机 ; 如果系统检测到一个故障模块, 系统可通过重新编程模块来擦除错误 错误检测和纠正时间比 SEU 翻转的 MTBF 小许多个数量级 因此, 系统可在另一 SEU 影响 TMR 应用中另一实例之前修复软中断 TMR 的缺点在于其昂贵的硬件资源成本 : 除了表决逻辑, 它还要求三倍的硬件资源 因此仅实现针对设计中最关键部分的 TMR, 以最大限度地降低硬件成本 有多种自动化方法生成 TMR 设计, 其中可通过自动复制指定函数并综合所需的表决逻辑来生成 TMR 设计 Synopsys 提供自动化 TMR 综合 Quartus Prime Pro Edition 软件 SEU FIT 报告 Quartus Prime Pro Edition 软件生成的报告包含 SEU FIT 计算中涉及的参数以及用于每个组件的计算结果 仅许可用户可使用这些报告 SEU FIT 参数报告 SEU FIT 参数报告显示影响 FIT/Mb 值的环境假设 图 161. SEU FIT 参数 使用如下约束更改 Neutron Flux Multiplier : set_global_assignment RELATIVE_NEUTRON_FLUX <relative_flux> 217

218 8. Intel Cyclone 10 GX 器件的 SEU 缓解 Altitude 代表默认海拔高度 ( 高于海平线 ) Neutron Flux Multiplier 是默认位置的相对通量, 即纽约市每 JESD 规范 默认值为 1 通过对您的.qsf 文件添加如下约束更改设置 : set_global_assignment RELATIVE_NEUTRON_FLUX <relative_flux> 注意 : 可使用 JESD 发布的关于高度, 纬度和经度方程式计算比列值 如 等网页可为您进行此计算 Alpha Flux 为标准 Intel 封装的默认值 ; 您无法覆盖默认值 注意 : 当改变相应 Neutron Flux Multiplier 时, Quartus Prime Pro Edition 软件仅缩放 FIT 的中子成分 所处位置不影响 Alpha 通量 Projected SEU FIT by Component Usage 报告 Projected SEU FIT by Component Usage 报告显示构成总 FIT 率和 SEU FIT 计算结果的各组成部分 ( 或单元类型 ) Intel FPGA 对软错误的敏感度因工艺技术, 元件类型和实现元件时的设计选择 ( 例如面积 / 延迟和 SEU 延迟率之间的权衡 ) 而异 报告显示所有位 ( 原始 FIT), 已使用位 ( 仅设计实际使用的资源 ) 和 ECC 缓解位 图 162. Projected SEU FIT by Component Usage 报告 元件 FIT 率 Projected SEU FIT by Component 报告显示用于以下组件的 FIT: 内嵌于处理器硬 IP 和 M20K 或 M10K 块的 SRAM 嵌入式存储器 用于 LUT 掩码和配置位布线的 CRAM MLAB 模式下的 LAB I/O 配置寄存器,FPGA 实现不同于 CRAM 和设计触发器 标准触发器设计用于 M20K 块,DSP 块和硬 IP 中的地址和数据寄存器 用户触发器设计实现于逻辑单元 (ALM 或 LE) 218

219 8. Intel Cyclone 10 GX 器件的 SEU 缓解 原始 FIT Quartus Prime Pro Edition Projected SEU FIT by Component Usage 报告提供原始 FIT 数据 如果设计使用每个组件, 则原始 FIT 是 FPGA 的 FIT 率 原始 FIT 数据不针对具体设计 注意 : Intel FPGA 网页上的 Intel Reliability Report 还提供关于 Intel FPGA 器件的稳定性数据和测试过程 Quartus Prime Pro Edition 软件使用 ( 组件 Mb 固有 FIT/Mb Neutron Flux 乘法器 ) 为器件系列和处理节点计算用于每个组件的 FIT ( 对于出发点, Mb 表示 1 百万个触发器 ) 为给出最坏情况下的原始 FIT, 报告假定器件中实现 MLAB 的最大 CRAM 数量 因此,CRAM 原始 FIT 是 CRAM 和 MLAB 条目的综合 注意 : Quartus Prime Pro Edition 软件使用与 Reliability Report 不同的参数信息计算目标器件的器件位 因此,Projected SEU FIT by Component Usage 报告 Raw 列会与 Reliability Report 数据有 ±5% 的不同 已使用的 FIT Utilized( 已使用 ) 列显示的 FIT 计算仅考量设计实际使用的资源 由于未使用资源中的 SEU 翻转不影响 FPGA, 所以可安全忽略这些位以获得弹性统计数据 此外,Utilized 列会折算未使用的存储位 例如, 在 M20K 模块中实现一个 存储器仅使用 20Kb 中的 256 位 注意 : Error Detection 标记和 Projected SEU FIT by Component 报告无法区分关键位翻转 ( 如, 基本控制逻辑 ) 与非关键位翻转 ( 如, 设计中仅执行一次的初始逻辑 ) 在系统级应用层次标记以过滤不太重要的逻辑错误 Projected SEU FIT by Component 报告中的 Utilized CRAM FIT 代表可证明 FIT 率通缩, 以解决与设计无关的 CRAM 干扰 因此,SEU 发生率总是高于已利用的 FIT 率 对比.smh Critical Bits Report 与 Utilized Bit Count 小型设计考量 已缓解 FIT Compiler 在.smh 生成期间报告的设计关键位数量与报告中的已使用位相关联, 但值不相同 之所以出现差异是因为即便只使用部分资源,.smh 文件包含资源中的所有位 整个器件的原始 FIT 始终正确 相反, 已使用 FIT 非常保守, 且仅合理填充所选器件的设计才变得准确 FPGA 包含成本开销, 如, 配置状态机, 时钟网络控制逻辑和 I/O 校准模块 这些基础结构模块又包含触发器, 存储器, 有时还包含 I/O 配置块 Projected SEU FIT by Component 报告包含设计使用的第一个 I/O 模块或收发器的 GPIO 和 HSSI 校准电路恒定开销 由于这些成本开销,FIT of a 1 收发器设计的 FIT 远高于 10 收发器设计 FIT 的 1/10 然而, 诸如 单 AND 门控加触发器 之类的简单设计使用极少比特位, 以至于其 CRAM FIT 率为 0.01, 所以报告取近似值 0 可通过减少观察到的 FIT 率来降低 FIT, 例如, 使能 ECC 您也可使用可选的 M20K ECC, 以及 ( 非可选 ) 硬处理器 ECC 和其他硬 IP, 如, 存储控制器,PCIe 和 I/O 校准模块来缓解 FIT 219

220 8. Intel Cyclone 10 GX 器件的 SEU 缓解 架构漏洞因素 Projected SEU FIT by Component Usage 报告中的 w/ecc 列代表 Quartus Prime Pro Edition 软件可计算的 FPGA 最低保障及可证明 FIT 率 ECC 不影响 CRAM 和触发率 ; 因此, 这些元件的 w/ecc 列数据与 Utilized 列中的数据相同 ECC 导码强度因器件系列而异 Intel Cyclone 10 GX 器件中,M20K 块最多可纠正两个错误, 且超过两个 ( 未纠正 )FIT 率足以小到在总数中忽略不计 MLAB 只是带有可写 CRAM 的已配置 LAB 然而, 当 Quartus Prime Pro Edition 软件将 RAM 配置为写使能 (MLAB) 时,MLAB 的 FIT/MB 会略有不同 Projected SEU FIT by Component Usage 报告显示设计使用 MLAB 时 MLAB 行中的 FIT 率, 否则显示的是 CRAM 行中模块的 FIT 计数 编译期间, 如果 Quartus Prime Pro Edition 软件将 LAB 更改为 MLAB,FIT 计数会从 LAB 行移动到 MLAB 行 w/ecc 列不计数设计中其他形式的 FIT 保护, 例如设计人员插入的奇偶校验, 软 ECC 块, 边界查看, 系统监视程序, 三模冗余或更高级协议多一般容错性的影响 此外, 它不计数逻辑中出现的单个翻转效应且设计从不读取或注意 例如, 如果实现 512 位深的非 ECC FIFO 功能时, 前后指针外发生 SEU 翻转, 则应用程序不会观察到此 SEU 翻转 但是, 报告会计数全 512 位深存储器, 并将其包含在 w/ecc FIT 率中 设计人员通常根据设计经验将这些因素合并成一般通缩因素 ( 成为架构漏洞因子或 AVF) 根据经验, 故障注入或中子数测试, 或高级系统监视器, 设计人员视 AVF 因子低 ( 积极 ) 至 5%, 高 ( 保守 ) 至 50% Single Event Functional Interrupt(SEFI) 比率测量因 SEU 冲击与功能性中断造成的位错误 最小化该比率可提高 SEU 缓解 10% SEFI 因子是将原始 FIT 缩小到实际观察值的典型规格 请参考 Projected SEU FIT by Component Usage 报告最后两列显示为, 保守型 50%SEFI 和中等型 25%SEFI 的 AVF 收缩 SEFI 代表多因素组合 40% 的 utilization + ECC 因素, 与 25% AVF, 所以表示全局 SEFI 因子为 10%, 因为 = 0.1 完整设计的典型端到端 SEFI 因子为 10% 使能 Projected SEU FIT by Component Usage 报告 Quartus Prime Pro Edition Fitter 生成 Projected SEU FIT by Component Usage 报告 Quartus Prime Pro Edition 软件仅为成功通过布局布线的设计生成报告 要使能报告 : 1. 获取并安装 SEU 许可证 2. 将如下约束添加到您工程的.qsf 文件中 : set_global_assignment name ENABLE_ADV_SEU_DETECTION ON set_global_assignment name SEU_FIT_REPORT ON 8.3. CRAM 错误检测设置参考 在 Quartus Prime Pro Edition 软件中定义这些设置, 请指向 Assignments > Device > Device and Pin Options > Error Detection CRC 220

221 8. Intel Cyclone 10 GX 器件的 SEU 缓解 图 163. 器件和管脚错误检测 CRC 选项卡 表 85. CRC 错误设置 设置 说明 Enable Error Detection CRC_ERROR pin Enable open drain on CRC_ERROR pin Divide error check frequency by 使能 CRAM 帧扫描 使能 CRC_ERROR 管脚作为开漏输出 为保证时钟的可用性,EDCRC 功能在 FPGA 内部自行生成的独立时钟上运行 要使能该时钟分频版上的 EDCRC 操作, 请从列表中选择一个值 8.4. 规范 错误检测频率 该部分列出了用户模式中错误检测的错误检测频率和 CRC 计算时间 无法在 EMR 更新间隔规范内卸载 EMR 时, 可选择降低错误检测频率 在 Quartus Prime Pro Edition 软件中设置时钟频率的分频因子, 可控制错误检测处理的速度 注意 : 降低错误检测频率不会有显著的功率效益 每个数据帧错误检测处理的速度由以下方程确定 : 图 164. 错误检测频率方程 N 为分频因子 Error Detection Frequency = Internal Oscillator Frequency N 221