Vivado 设计流程手册 Vivado 设计流程指导手册 Vivado 设计分为 Project Mode 和 Non-project Mode 两种模式, 一般简单设计中, 我们常用的是 Project Mode 在本手册中, 我们将以一个简单的实验案例, 一步一步的完成 Viva

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冈丁
5 years ago
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在本手册中, 我们将以一个简单的实验案例, 一步一步的完成 Vivado 的整个设计流程一新建工程 1 打开 Vivado 2013.

1 Vivado 设计流程指导手册 Vivado 设计分为 Project Mode 和 Non-project Mode 两种模式, 一般简单设计中, 我们常用的是 Project Mode 在本手册中, 我们将以一个简单的实验案例, 一步一步的完成 Vivado 的整个设计流程一新建工程 1 打开 Vivado 开发工具, 可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 下的 Vivado 打开软件, 开启后, 软件如下所示 : 2 单击上述界面中 Create New Project 图标, 弹出新建工程向导, 点击 Next - 1 / 34

Project 一项, 并勾选 Do not specify sources at this time, 勾选该选项是为了跳过

2 3 输入工程名称选择工程存储路径, 并勾选 Create project subdirectory 选项, 为工程在指定存储路径下建立独立的文件夹设置完成后, 点击 Next 注意 : 工程名称和存储路径中不能出现中文和空格, 建议工程名称以字母数字下划线来组成 4 选择 RTL Project 一项, 并勾选 Do not specify sources at this time, 勾选该选项是为了跳过在新建工程的过程中添加设计源文件点击 Next 5 根据使用的 FPGA 开发平台, 选择对应的 FPGA 目标器件 ( 在本手册中, 以 Xilinx 官方开 2 / 34

为 -1, 温度等级 (Temp Grade) 为 C) 点击 Next 6 确认相关信息与设计所用的的 FPGA

3 发板 KC705 为例,Nexys4 开发板请选择 Artix-7 XC7A100TCSG324-2 的器件, 即 Family 和 Subfamily 均为 Artix-7, 封装形式 (Package) 为 CSG324, 速度等级 (Speed grade) 为 -1, 温度等级 (Temp Grade) 为 C) 点击 Next 6 确认相关信息与设计所用的的 FPGA 器件信息是否一致, 一致请点击 Finish, 不一致, 请返回上一步修改 7 得到如下的空白 Vivado 工程界面, 完成空白工程新建 3 / 34

4 二设计文件输入 1 如下图所示, 点击 Flow Navigator 下的 Project Manager->Add Sources 或中间 Sources 中的对话框打开设计文件导入添加对话框 2 选择第二项 Add or Create Design Sources, 用来添加或新建 Verilog 或 VHDL 源文件, 点击 Next 4 / 34

5 3 如果有现有的 V/VHD 文件, 可以通过 Add Files 一项添加在这里, 我们要新建文件, 所以选择 Create File 一项 4 在 Create Source File 中输入 File Name, 点击 OK 注 : 名称中不可出现中文和空格 5 / 34

6 5 点击 Finish 6 在弹出的 Define Module 中的 I/O Port Definition, 输入设计模块所需的端口, 并设置端口防线, 如果端口为总线型, 勾选 Bus 选项, 并通过 MSB 和 LSB 确定总线宽度完成后点击 OK 6 / 34

7 7 新建的设计文件 ( 此处为 flowing_light.v) 即存在于 Sources 中的 Design Sources 中双击打开该文件, 输入相应的设计代码 `timescale 1ns / 1ps module flowing_light( 7 / 34

8 input clk, input rst, output [3:0] led ); reg [23 : 0] cnt_reg; reg [ 3 : 0] light_reg; (posedge clk) begin if (rst) cnt_reg <= 0; else cnt_reg <= cnt_reg + 1; end (posedge clk) begin if (rst) light_reg <= 4'b0001; else if (cnt_reg == 24'hffffff) begin if (light_reg == 4'b1000) light_reg <= 4'b0001; else light_reg <= light_reg << 1; end end assign led = light_reg; endmodule 8 添加约束文件, 有两种方法可以添加约束文件, 一是可利用 Vivado 中 IO planning 功能, 二是可以直接新建 XDC 的约束文件, 手动输入约束命令 a 先来看第一种方法, 利用 IO planning a.8.1 点击 Flow Navigator 中 Synthesis 中的 Run Synthesis, 先对工程进行综合 8 / 34

9 a.8.2 综合完成之后, 选择 Open Synthesized Design, 打开综合结果 9 / 34

具体的 FPGA 约束管脚和 IO 电平标准, 可参考对应板卡的用户手册或原理图 ) a.8.

10 a.8.3 此时应看到如下界面, 如果没出现如下界面, 在图示位置的 layout 中选择 IO planning 一项 a.8.4 在右下方的选项卡中切换到 I/O ports 一栏, 并在对应的信号后, 输入对应的 FPGA 管脚标号 ( 或将信号拖拽到右上方 Package 图中对应的管脚上 ), 并指定 I/O std ( 具体的 FPGA 约束管脚和 IO 电平标准, 可参考对应板卡的用户手册或原理图 ) a.8.5 完成之后, 点击左上方工具栏中的保存按钮, 工程提示新建 XDC 文件或选择工程中已有的 XDC 文件在这里, 我们要 Create a new file, 输入 File name, 点击 OK 完成约束过程 10 / 34

11 a.8.6 此时, 在 Sources 下 Constraints 中会找到新建的 XDC 文件 b 如何利用第二种方法添加约束文件 b.8.1 点击 Add Sources, 选择第一项 Add or Create Constraints 一项, 点击 Next 11 / 34

12 b.8.2 点击 Create File, 新建一个 XDC 文件, 输入 XDC 文件名, 点击 OK 点击 Finish 12 / 34

$b.8.3 双击打开新建好的 XDC 文件, 并按照如下规则, 输入相应的 FPGA 管脚约束信息和电平标准 set_property PACKAGE_PIN L16 [get_ports clk] set_property PACKAGE_PIN G15 [get_ports rst] set_property PACKAGE_PIN M14 [get_ports {led[0]}]$

13 b.8.3 双击打开新建好的 XDC 文件, 并按照如下规则, 输入相应的 FPGA 管脚约束信息和电平标准 set_property PACKAGE_PIN L16 [get_ports clk] set_property PACKAGE_PIN G15 [get_ports rst] set_property PACKAGE_PIN M14 [get_ports {led[0]}] set_property PACKAGE_PIN M15 [get_ports {led[1]}] set_property PACKAGE_PIN G14 [get_ports {led[2]}] set_property PACKAGE_PIN D18 [get_ports {led[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[3]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[2]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports rst] 13 / 34

14 三工程实现 1 在 Flow Navigator 中点击 Program and Debug 下的 Generate Bitstream 选项, 工程会自动完成综合实现 Bit 文件生成过程, 完成之后, 可点击 Open Implemented Design 来查看工程实现结果 2 点击 Flow Navigator 中 Open Hardware Manager 一项, 进入硬件编程管理界面 3 在提示的信息中, 选择 Open a new hardware target( 或在 Flow Navigator 中展开 Hardware Manager, 点击 Open New Target), 14 / 34

15 4 在弹出的 Open hardware target 向导中, 先点击 Next, 进入 Server 选择向导 5 保持默认的 Server name 为 localhost:60001, 如无默认, 在下拉框中选择即可连接好板卡的 PROG 端口, 并上电点击 Next 15 / 34

16 6 依次点击 Next Next Finish 完成新建 Hardware Target 16 / 34

17 7 此时,Hardware 一栏中出现硬件平台上可编程的器件 ( 此处已 Zynq-7000 为例, 故出现 17 / 34

文件, 如不需更改, 可跳过该步骤 ) 8 在 FPGA 器件上右击选择 Program Device 或在

18 两个器件, 如果是纯 FPGA 的平台, 该处只有一个器件 ) 在对应的 FPGA 器件上右击, 选择 Assign Programming File, 指定所需的 bit 文件 ( 系统默认已存在该工程的 bit 文件, 如不需更改, 可跳过该步骤 ) 8 在 FPGA 器件上右击选择 Program Device 或在 Flow Navigator 下的 Hardware Manager 中点击 Program Device 一项 18 / 34

19 9 点击 OK, 将 bit 文件下载到板卡上的 FPGA 中, 此时 Hardware 对应的 FPGA 状态即变为 Programmed 19 / 34

20 10 设计完成 20 / 34

21 附一 : 利用 Vivado 进行功能仿真 1 创建激励测试文件, 在 Source 中右击选择 Add source 2 在 Add Source 界面中选择第三项 Add or Create Simulation Sources, 点击 Next 3 选择 Create File, 创建一个新的激励测试文件 21 / 34

22 4 输入激励测试文件名, 点击 OK, 然后点击 Finish, 弹出 module 端口定义对话框, 由于此处是激励测试文件, 不需要有对外的接口, 所以, 此处为空点击 OK, 空白的激励测试文件就建好了 22 / 34

23 5 在 Source 下双击打开空白的激励测试文件, 完成对将要仿真的 module 的实例化和激励代码的编写, 如下图和下述代码所示 23 / 34

24 `timescale 1ns / 1ps module test_flowing_light( ); reg clk; reg rst; wire [3 : 0] led; flowing_light u0(.clk(clk),.rst(rst),.led(led) ); parameter PERIOD = 10; always begin clk = 1'b0; #(PERIOD/2) clk = 1'b1; #(PERIOD/2); end initial begin clk = 1'b0; rst = 1'b0; #100; rst = 1'b1; #100; rst = 1'b0; end endmodule 24 / 34

25 激励文件完成之后, 工程目录如下图所示 6 此时, 进入仿真在左侧 Flow Navigator 中点击 Simulation 下的 Run Simulation 选项, 并选择 Run Behavioral Simulation 一项, 进入仿真界面 7 下图所示为仿真界面 25 / 34

可通过选择工具栏中的如下选项来进行波形的仿真时间控制如下工具条, 分别是复位波形 ( 即清空现有波形 ) 运行仿真

26 可通过左侧 Scope 一栏中的目录结构定位到设计者想要查看的 module 内部寄存器, 在 Objects 对应的信号名称上右击选择 Add To Wave Window, 将信号加入波形图中可通过选择工具栏中的如下选项来进行波形的仿真时间控制如下工具条, 分别是复位波形 ( 即清空现有波形 ) 运行仿真运行特定时长的仿真仿真时长设置仿真时长单位单步运行暂停 8 最终得到的仿真效果图如下核对波形与预设的逻辑功能是否一致仿真完成后续补充利用 Vivado 进行 Debug 的过程 26 / 34

27 附二 :Vivado 安装简介 ( 以 Vivado 为例 ) Vivado 软件支持的操作系统 : Microsoft Windows Support Windows XP Professional (32-bit and 64-bit), English/Japanese Windows 7 and 7 SP1 Professional (32-bit and 64-bit), English/Japanese Windows 8.1 Professional (64-bit), English/Japanese Linux Support Red Hat Enterprise Workstation (32-bit and 64-bit) Red Hat Enterprise Workstation (32-bit and 64-bit) SUSE Linux Enterprise (32-bit and 64-bit) Cent OS 6.4 and 6.5 (64-bit) 建议安装内存 : 大于 4GB; 建议硬盘空间 : 大于 20GB 注意 : 由于 Vivado 版本不同, 安装时界面可能不一致, 具体参考相应版本的 user guide 1 在下载所需的 Vivado 版本,Windows 版本 Linux 版本和双系统版本下载后解压到不含中文和空格的路径中 Windows 下可直接使用解压工具 ( 如 360 压缩 WinRAR 等 ) 进行解压 Linux 下可使用 tar xzvf Xilinx_Vivado_SDK_Win_2014.2_0612_1.tar.gz 命令解压 27 / 34

28 2 Windows 下直接双击 xsetup.exe 安装 Linux 下需要先打开安装包文件夹的读写权限, 然后安装, 如下 : sudo chmod 777 /path to the software floder/xilinx_vivado_sdk_win_2014.2_0612_1 sudo cd /path to the software floder/xilinx_vivado_sdk_win_2014.2_0612_1./xsetup 执行后进入下述安装向导, 点击 Next 28 / 34

29 2 勾选所有 I Agree 选项点击 Next 29 / 34

30 3 选择 Vivado 安装版本, 对于初学者, 可以选择第一项或第二项, 第一项 Vivado Webpack 支持器件和功能受限, 但不需要再行安装 License, 第二项 Vivado Design Edition, 安装完成后还需要安装 License 后才可使用点击 Next 4 选择 Vivado 工具组件和器件库对于初学者, 如下几项是必须安装的点击 Next 30 / 34

$C:\Xilinx(Linux 下为$ /opt/xilinx), 如需更改, 点击

31 5 设置安装路径系统默认安装路径为 C:\Xilinx(Linux 下为 /opt/xilinx), 如需更改, 点击浏览, 但是安装路径中不要出现中文和空格点击 Next 31 / 34

32 6 点击 Install 进入工具安装过程 7 安装时间视 PC 性能而定,10min~30min 不等, 安装过程中, 弹出的附属工具 / 软件一律允许安装 32 / 34

bashrc 添加如下代码 ( 建议不在 user 用户下添加, 否者有些 linux 会有图形化界面冲突, 桌面无法正常加载 ) ( 或者每次使用 Vivado 软件的时候打开 terminal,

33 8 等待安装完成, 弹出完成提示点击确定 9 弹出 License 管理软件, 在左侧选择 Load License, 并在右侧点击 Copy License 一项, 选择到准备好的 license 文件 (Vivado Webpack 无此步 ) 10 Windows 系统下安装到此全部完成,Vivado 软件可正常使用 Linux 下需要添加环境变量, 打开 root 根目录的.bashrc 添加如下代码 ( 建议不在 user 用户下添加, 否者有些 linux 会有图形化界面冲突, 桌面无法正常加载 ) ( 或者每次使用 Vivado 软件的时候打开 terminal, 先运行一下下面的命令 ) source /opt/xilinx/vivado/2014.2/settings32.sh 或 source /opt/xilinx/vivado/2014.2/settings64.sh 33 / 34

图片展示 : 资源简介 : FPGA Altera CycloneII EP2C5T144C8 (4608 个 LE) 2 路有源晶振 (50M,25M) AS & JTAG 标准接口 VGA 接口 UART 接口蜂鸣器 8bit 并行 DAC 8 路按键

图片展示 : 资源简介 : FPGA Altera CycloneII EP2C5T144C8 (4608 个 LE) 2 路有源晶振 (50M,25M) AS & JTAG 标准接口 VGA 接口 UART 接口蜂鸣器 8bit 并行 DAC 8 路按键官方淘宝地址 :http://metech.taobao.com/ MeTech verilog 典型例程讲解 V1.0 笔者 :MeTech 小芯技术支持 QQ : 417765928 1026690567 技术支持 QQ 群 :207186911 China AET 讨论组 http://group.chinaaet.com/293 笔者博客 :http://blog.csdn.net/ywhfdl