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宛冀
4 years ago
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1 程简介自学课程简数字系统的设计方法课介教学计划程简介日期课程简介 PPT 报告 :0 分课课程简介可编程逻辑器件常识可编程逻辑开发工具试验平台简介基本的 VHDL 程序结构二七年教学目的及方式教学目的熟悉可编程逻辑器件的结构和原理掌握可编程逻辑器件的开发方法和工具掌握 VHDL 语言学习数字系统的设计方法锻炼数字系统的设计和实现的综合能力教学方式讲授教学内容可编程逻辑器件的结构原理可编程逻辑器件的特性和使用可编程逻辑器件的开发流程可编程逻辑器件的开发工具可编程逻辑系统的 VHDL 语言设计方法 /6/7/8 课次状态机层次化设计 EDA 软件接口开放实验教学内容 ( 小时 ) PLD 器件常识实验板简介开发软件入门 VHDL 程序结构 VHDL 语言 ( 组合逻辑部分 ) 实验板介绍 VHDL( 时序逻辑部分 ) 时序逻辑电路设计设计优化方法实验内容 (2.5 小时 ) 实验一 : 入门实验 ( 熟悉实验板和开发软件 ) 实验二 : 组合逻辑电路实验译码器 / 十进制转换 / 比较器 / 加法器实验三 : 时序逻辑电路实验扫描显示电路实验四 : 状态机及层次化设计实验脉宽测量电路实验五 : 系统设计 Project 题目可选实验要求检查检查检查检查检查 / 报告 / 答辩实验 : 不计分实验 2-4:20 3 分功能 : 0 分报告 : 0 分实验 5:40 分实验结果检查 :20 分实验报告 :0 分评分标准

2 程简介程简抄袭他人报告和实验源代码者, 实验不及格课介教学参考资料课程简编程逻辑器件常识可编程逻辑器件常系统目标功能技术指标 : 速度 / 功耗 / 精度等系统规范系统的输入系统的输出系统的功能系统框图对系统各模块实现的详细说明输入输出系统实现的算法和结构说明设计源码 (*) 模块的性能 / 资源 / 仿真结果系统的测试结果功能测试结果指标测试结果资源消耗系统的总结实验的经验总结对所实现系统功能进一步扩展的展望课实验报告要求实验纪律报告未按时交, 扣 5 分缺席实验者, 该次实验分为 0 教学参考书 EDA 技术实用教程, 潘松, 科学出版社 VHDL 与数字电路设计, 卢毅, 科学出版社数字系统设计与 PLD 应用技术, 蒋璇, 电子工业出版社 FPGA 设计及应用, 褚振勇, 西安电子科技大学出版社 VHDL 语言 00 例详解, 北理工 ASIC 研究所, 清华大学出版社介逻辑器件分类可互联网资源可编程逻辑器件中文网站中国电子网可编程器件专题 Digital Library CD-ROM EElab.pku.edu.cn ID/PassWord BBS/Lec/Lab ftp.ele.pku.edu/pub PLD ASIC Gate Array Logic Cell-based IC Simple PLD CPLD FPGA (E,EE)PROM PLA PAL,GAL ASIC: Application Specific Integrated Circuit PLD: Programmable Logic Device Std Logic Full Custom IC 为什么要用 PLD? 可编程逻辑器件发展历史 ( 一 ) 简单 PLD: <500 门 Programmable ROM (PROM) 可编程只读存储器固定的与阵列和可编程的或阵列, 熔丝工艺, 一次性 Erasable PROM (EPROM) 可擦除 PROM 固定的与阵列和可编程的或阵列, 紫外线可擦除常 Electronic Erasable PROM (EEPROM) 电可擦除 PROM 识识现场可编程可再编程在线设计验证好的开发软件快速开发原型机迅速投放市场不需要 NRE 费用用硬件模拟代替软件仿真.. 编程逻辑器件术 -E 2 CMOS 技术可不可编程的与阵列和可编程的或阵列浮栅雪崩注入型 MOS 管, 有隧道效应 Programmable Logic Array (PLA) 可编程逻辑阵列与阵列或阵列都可编程 ( 未得到广泛应用 ) Programmable Array Logic (PAL) 可编程阵列逻辑可编程的与阵列和不可编程的或阵列 Generic Array Logic (GAL) 通用阵列逻辑可编程的与阵列和固定的或阵列输出有输出宏逻辑单元熔丝采用先进的浮栅技 2

编程逻辑器件常识内部连线可可编程逻辑器件常其他公司 :Cypress, Quicklogic, Atmel 编程逻辑器件常识MAX7000A 器件的基本结构可编程逻辑器件常识MAX7000A 器件的宏单元可可编程逻辑器件发展历史 ( 二 ) 复杂 PLD Complex Programmable Logic Device (CPLD) 复杂可编程逻辑器件结构以逻辑宏单元为基础,

积项结构, 适合于实现复杂的组合逻辑电路连线延时好估计应用举例 : 编译码数据变换总线控制存储器控制 FPGA 由大量功能相对简单的组合逻辑块组成, 适合于需要很多触发器的场合连线延时不好估计应用举例 : Altera 公司 :http:/www.altera.

3 编程逻辑器件常识内部连线可可编程逻辑器件常其他公司 :Cypress, Quicklogic, Atmel 编程逻辑器件常识MAX7000A 器件的基本结构可编程逻辑器件常识MAX7000A 器件的宏单元可可编程逻辑器件发展历史 ( 二 ) 复杂 PLD Complex Programmable Logic Device (CPLD) 复杂可编程逻辑器件结构以逻辑宏单元为基础, 宏单元内部有与 - 或积项阵列一般包含三部分 : 可编程逻辑宏单元, 可编程 I/O 单元, 可编程内部连线 Field Programmable Gate Array (FPGA) 现场可编程门阵列由逻辑功能块排成阵列, 并由可编程的互连资源连接这些逻辑功能块来实现不同设计一般包含三部分 : 可编程逻辑块, 可编程 I/O 模块, 可编程 CPLD 与 FPGA 对比 CPLD 积项结构, 适合于实现复杂的组合逻辑电路连线延时好估计应用举例 : 编译码数据变换总线控制存储器控制 FPGA 由大量功能相对简单的组合逻辑块组成, 适合于需要很多触发器的场合连线延时不好估计应用举例 : Altera 公司 : 主要产品 : MAX3000/7000 FLEX6K/0K,APEX20k,APEXII, Stratix 开发工具 :MAX+PLUS II,Quartus II 识 Lattice 公司 : FPGAs with Clock Data Recovery Stratix GX & Mercury Structured ASIC HardCopy II, HardCopy Stratix Xilinx 公司 : 主要产品 : XC9500, CoolRunner High & Medium Density FPGAs Stratix II, Stratix, APEX II, APEX 20K, & FLEX 0K XC4000,Spartan,Vertex 开发工具 :Foundation,ISE Low-Cost FPGAs Cyclone II & Cyclone 主要产品 : ispmach4000/5000,isplsi5000,ispxpld5000 ispxpga isppac( 可编程模拟芯片 ) 开发工具 : Actel 公司 : 反熔丝 ( 一次性烧写 )PLD 的领导者由于反熔丝 PLD 抗辐射, 耐高低温, 功耗低, 速度快, 在军品和宇航级上有较大优势编程逻辑器件常信号处理系统控制嵌入式处理器单片系统可CPLD/FPGA 厂家及产品系列识常见可编程逻辑器件常识CPLD 基本结构 Altera Programmable Logic Families CPLDs MAX II, MAX 7000 & MAX 3000 Embedded Processor Solutions Nios II, Excalibur Configuration Devices Serial (EPCS) & Enhanced (EPC) CPLD 宏单元 3

4 编积项型结构可程逻辑器件常编程逻辑器件常识并行扩展可编程逻辑器件常编程逻辑器件常识FPGA 基本结构可可编程逻辑器件常识编程逻辑器件常识共享积项扩展可识可编程内部连线可可编程开关矩阵可编程逻辑块 CLB CLB CLB CLB 可编程输入 / 输出模块 CLB CLB CLB CLB 识FPGA 的可编程逻辑块 (CLB) CLB CLB CLB CLB CLB CLB CLB CLB XC4000 器件的 CLB 4

可编程逻辑器件常识编程逻辑器件常识多路开关结构可编程逻辑器件常识编程逻辑器件常识可编程逻辑器件的发展趋势编程逻辑器件开发工具在线调试可编程逻辑器件常识查找表与多路开关结构 FPGA 的 IOB 查找表结构 (Look-Up Table) Input Input2 Input3 Input4 LUT Output W 0 X S 0 F Y 0 Z S3 S4 S2 XC4000 器件的

5 可编程逻辑器件常识编程逻辑器件常识多路开关结构可编程逻辑器件常识编程逻辑器件常识可编程逻辑器件的发展趋势编程逻辑器件开发工具在线调试可编程逻辑器件常识查找表与多路开关结构 FPGA 的 IOB 查找表结构 (Look-Up Table) Input Input2 Input3 Input4 LUT Output W 0 X S 0 F Y 0 Z S3 S4 S2 XC4000 器件的 IOB 分段连线延时不好预计有多种长度的连线单长度连线双长度连线四长度连线长线直接连线可FPGA 的连线资源熔丝型开关反熔丝型开关浮栅编程技术 EPROM EEPROM FLASH 基于 SRAM 的编程元件可可编程器件的编程元件向密度更高, 速度更快, 频带更宽的百万门系统级发展 Stratix 系列, 840Mbps APEX II 系列,EP2A25,0.5um, 250 万门 Virtex-E 系列,XCV3200E 低端嵌入式控制产品和高端 SOC 应用基于 PLD 的处理器内核, Excalibar 在线编程 ISP 和系统内可重构 ICR 方向发展向大容量, 低电压, 低功耗和绿色化发展向低成本, 低价格 Nois,50MIPS, 0 万门的 25%, $5 PCI 核,2 万门的 30%,$0 设计技术向高层设计转移 ASIC 产品嵌入可编程功能 Actel 向混合编程技术发展可设计输入功能仿真逻辑综合布局布线时序仿真可编程逻辑器件的开发流程 Design Entry Function Simulation Synthesis Place/Route Verification/Timing Simulation Programming/Debug 5

可编程逻辑器件开发工具可编程逻辑器件开发工具Quartus II Development System 可编程逻辑器件开发工具Quartus Modules & Funcitons Node-Locked & Network Licensing Options 可编程逻辑器件开发工具The Programmable Solutions Software & Development Tools

6 可编程逻辑器件开发工具可编程逻辑器件开发工具Quartus II Development System 可编程逻辑器件开发工具Quartus Modules & Funcitons Node-Locked & Network Licensing Options 可编程逻辑器件开发工具The Programmable Solutions Software & Development Tools Devices Stratix II Cyclone II Stratix GX Stratix Cyclone Devices (continued) MAX II Mercury Devices ACEX Devices FLEX Devices MAX Devices Quartus II All Stratix, Cyclone & Hardcopy Devices APEX II, APEX 20K/E/C, Excalibur, & Mercury Devices FLEX 0K/A/E, ACEX K, FLEX 6000 Devices MAX II, MAX 7000S/AE/B, MAX 3000A Devices Quartus II Web Edition Free Version Not All Features & Devices Included See for Feature Comparison MAX+PLUS II All FLEX, ACEX, & MAX Devices Intellectual Property (IP) Signal Processing Communications Embedded Processors Nios II, Nios Tools Quartus II Software SOPC Builder DSP Builder Nios II IDE Quartus Modules & Funcitons 可编程逻辑 Fully-Integrated Design Tool 器件开发工具 Multiple Design Entry Methods Logic Synthesis Place & Route Simulation Timing & Power Analysis Device Programming Design Entry Text Editor Block&Symbol Editor Mega Wizard Plug-in Manager Assignment Editor Floorplan Editor Project Navigator Synthesis Analysis & Synthesis VHDL,Verilog, AHDL Design Assistant Place & Router Filter Assignment Editor Chip Editor Report Window Incremental Complier Simulation Simulator Waveform Editor Time & Power Analysis Timing Analyzer Power Analysis Report Window Programmer Assembler Programmer File Convters 可编程逻辑器件开发工具More Features System Design MegaWizard & SOPC Builder DSP Builder Software Design Software Builder Module Design LogicLock Optimization Tool Floorplan Editro VQM Writer EDA Interface EDA Netlist writer Timing Closure Timing Closuing Floorplan Logic Lock Debug SignalTap II SignalProbe In-System Memory Content Editor ECO Chip Editor Resource Property Editor Change Manager NativeLink 3 rd -Party EDA Tool Integration Synthesis Tools Synplify,SynplifyPor,Leonardo Simulation Tools Modelsim, Aldec HDL, Multi-Platform Windows, Solaris, HPUX, & Linux Support Licensing options 6

可编程逻辑器件开发工具可编程逻辑器件开发工具可编程逻辑器件开发工具Design Flow 可可编程逻辑器件开发流程编程逻辑器件开发工具Device Supports Quartus II

Excalibur, & Mercury Devices FLEX 0K/A/E, ACEX K, FLEX 6000 Devices MAX II, MAX 7000S/AE/B,

Window 可编程逻辑Window & new file buttons 器件开发工具Main Toolbar & Modes Execution Controls Dynamic

All; Restart Quartus II Quartus II Design Flow Design Flow Project Manager 2 Design Entry 3

7 可编程逻辑器件开发工具可编程逻辑器件开发工具可编程逻辑器件开发工具Design Flow 可可编程逻辑器件开发流程编程逻辑器件开发工具Device Supports Quartus II Operating Environment All Stratix, Cyclone & Hardcopy Devices APEX II, APEX 20K/E/C, Excalibur, & Mercury Devices FLEX 0K/A/E, ACEX K, FLEX 6000 Devices MAX II, MAX 7000S/AE/B, MAX 3000A Devices Title Project Navigator Menu Tool Bar Work Window Status Window Message Window 可编程逻辑Window & new file buttons 器件开发工具Main Toolbar & Modes Execution Controls Dynamic menus Floorplan Compiler Report Quartus II Design Flow To Reset Views: Tools Toolbars>Reset All; Restart Quartus II Quartus II Design Flow Design Flow Project Manager 2 Design Entry 3 Compilation(Synthsis,Place/Route) 4 Design Analysis 5 Timing Analysis 6 Simulation 7 Programming/Configuration 7

8 FPGA/SOPC 设计实验箱实验平台简验平台简介实验箱后视图实验平台简介 5v/3.3v 实验平台简介外设 0 种验平台简介 [0] 扩展接口支持其他功能扩展实验平台简介插在底板上实介实验箱顶视图实实验箱底板一体化设计 0 种外设主板更换 [] 显示单元支持 6 个数码管的扫描显示或 28x64 的 LCD 屏显示 [2]4x4 按键提供扫描键盘输入 [3]4 个单触发按键输入提供单脉冲信号输入 [4]8 位拨盘开关提供输入控制信号 [5] 提供 2 种可调时钟 (Hz~KHz,KHz~MHz) 和一个固定 0MHz 时钟 [6]PS2 接口可以外接鼠标或键盘, [7] 串口可以与计算机通信 [8]VGA 输出接口可以连接到计算机监视器显示 8 色的彩色图形, [9] 内置的扬声器提供发声功能实验箱主板容量大 0 万门最小系统可独立使用可替换 8

9 基本的VHDL 程序结构VHDL 简单实例 and2 基本的VHDL 程序结构结在线调试总实验平台简主板组成 FPGA Altera Cycone C6QC240C8,5980 LEs 0 万门设计容量 SRAM MB FLASH 2MB 介l RTC Reset Power D e s i g 4 a c e / R o u t e ) VHDL 程序结构 USE 定义区 Library 定义所使用的元件库 Package 定义所使用的元件库中的包 2 Entity 定义区 : 定义电路实体的 I/O 接口规格 3 Architecture 定义区 : 描述电路内部具体功能 Component 定义区信号定义行为描述 / 数据流描述 / 结构描述 4 Configuration 定义区 : 决定使用哪一个 architecture ( 非必须 ) Library IEEE; Use IEEE.std_logic_64.all; Entity and2 is port( End and2; a: in std_logic; b: in std_logic; c: out std_logic); Architecture rtl of and2 is Begin c<=a and b; End rtl; 设计输入功能仿真逻辑综合布局布线时序仿真可编程逻辑器件的开发流程 Design Entry Function Simulation Synthesis Place/Route Verification/Timing Simulation Programming/Debug 9

前言

FPGA/CPLD FPGA/CPLD FPGA/CPLD FPGA/CPLD FPGA/CPLD 1.1 FPGA/CPLD CPLD Complex Programable Logic Device FPGA Field Programable Gate Array 1.3 CPLD/FPGA PLD PLD ASIC PLD PLD PLD FPGA PLD 7032LC 3 PLD 70 1