Intel Stratix 10嵌入式存储器用户指南

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2 内容 内容 1. Intel Stratix 10 嵌入式存储器概述 Intel Stratix 10 嵌入式存储器特性 Intel Stratix 10 嵌入式存储器性能 Intel Stratix 10 嵌入式存储器体系结构和特性 Intel Stratix 10 嵌入式存储器模块中的字节使能 (Byte Enable) 字节使能控制 数据字节输出 字节使能行为 地址时钟使能支持 异步清零和同步清零 存储模块错误纠正编码支持 奇偶校验位 ECC 奇偶校验位翻转 (ECC Parity Flip) ECC Read-During-Write 行为 纠错码真值表 Force-to-Zero 一致性读取存储器 (Coherent Read Memory) 转发逻辑 (Forwarding Logic) Intel Stratix 10 支持的嵌入式存储器 IP 内核 Intel Stratix 10 嵌入式存储器时钟模式 单一时钟模式 (Single Clock Mode) 读 / 写时钟模式 (Read/Write Clock Mode) 输入 / 输出时钟模式 (Input/Output Clock Mode) 时钟模式下的异步 / 同步清零 同步读 / 写中的输出读数据 时钟模式的独立时钟使能 Intel Stratix 10 嵌入式存储器配置 混合宽度端口配置 冻结逻辑 (Freeze logic) 真双端口双时钟仿真器 (True Dual Ports Dual Clock Emulator) 读和写地址寄存器的初始值 Intel Stratix 10 嵌入式存储器设计考量 考虑存储器模块选择 并行读取行为的考量 自定义 Read-During-Write 行为 Same-Port Read-During-Write 模式 Mixed-Port Read-During-Write 模式 考虑上电状态和存储器初始化 降低功耗 Intel Stratix 10 嵌入式存储器 IP 内核参考 片上存储器 RAM 和 ROM Intel FPGA IP core 手动更改参数设置

3 内容 RAM 和 ROM 参数设置 RAM: 1-PORT Intel FPGA IP 参数 RAM: 2-PORT Intel FPGA IP 参数 RAM: 4-PORT Intel FPGA IP 参数 ROM: 1-PORT Intel FPGA IP 参数 ROM: 2-PORT Intel FPGA IP 参数 RAM 和 ROM 接口信号 esram Intel FPGA IP esram 系统特性 esram Intel FPGA IP 参数 esram Intel FPGA IP 接口信号 esram Intel FPGA IP 仿真演练 esram 时序图 FIFO Intel FPGA IP FIFO Intel FPGA IP 参数 复位方案 (reset scheme) FIFO2 Intel FPGA IP 配置方法 Fmax 目标测量方法 性能考量 FIFO2 Intel FPGA IP 特性 FIFO2 Intel FPGA IP 参数 FIFO2 Intel FPGA IP 接口信号 复位和时钟方案 归档 的修订历史

4 1. Intel Stratix 10 嵌入式存储器概述 Intel Stratix 10 嵌入式存储器模块具有高度灵活性, 并提供最佳数量的各种尺寸的存储器阵列, 从而满足您的设计要求 相关链接 HyperFlex Core Architecture, Intel Stratix 10 Device Overview 提供关于 Hyper-Registers 和 HyperFlex 内核体系结构的详细信息 Hyper-Registers 是额外的寄存器, 存在于内核架构中每个互联布线段 (interconnect routing segment) 中, 包括连接到 memory logic array block (MLAB) and M20K block 输入和输出的布线段 1.1. Intel Stratix 10 嵌入式存储器特性 Intel Stratix 10 器件包括三种类型的存储器模块 : 嵌入式 SRAM (esram) 模块,M20K 模块和存储器逻辑阵列模块 (MLAB) Megabit (Mb) esram 模块 快速路径, 低延迟, 高带宽和很高的随机传输率 (RTR) 片上存储器模块 每个模块包含 8 个通道, 每个通道有 42 个组 (bank) 每个 bank 可配置成 2K 深和 72-bit 数据宽 仅支持具有每个通道的同时读写访问的简单双端口 RAM 20-kilobit (Kb) M20K 模块 专用存储器资源的模块 适用于较大的存储器阵列, 并提供大量的独立端口 640-bit MLABs 从复用逻辑阵列模块 (LABs) 配置的增强型存储器模块 适用于宽而浅的存储器阵列 对移位寄存器的实现进行了优化, 以用于数字信号处理 (DSP) 应用, 宽而浅的 FIFO 缓冲器和过滤延迟线 每个 MLAB 由十个自适应逻辑模块 (ALMs) 组成 在 Intel Stratix 10 器件中,MLAB 中的每个 ALM 可配置成十个 32 2 模块 在 Intel Stratix 10 器件中, 每个 MLAB 中有一个 简单双端口 SRAM 模块 Intel Stratix 10 嵌入式存储器模块支持以下操作模式 : Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

5 1. Intel Stratix 10 嵌入式存储器概述 单端口 (Single-port) 简单双端口 (Simple dual-port) 真双端口 (True dual-port) 简单四端口 (Simple quad-port) ROM 表 1. Intel Stratix 10 嵌入式存储器特性 此表汇总了 Intel Stratix 10 嵌入式存储器模块所支持的特性 特性 esram M20K MLAB 最大操作频率 750 MHz 1 GHz ( 简单双端口 RAM 模式 ) 600 MHz ( 真双端口和简单四端口 RAM 模式 ) 1 GHz RAM 总 bit 数 ( 包括奇偶校验位 ) Mb 20,480 bits 640 bits 字节使能 支持支持 地址时钟使能 支持 ( 仅在简单双端口 RAM 模式 下 ) 支持 简单双端口混合位宽支持 支持 FIFO 缓存混合位宽 支持 存储器初始化文件 (.mif) 支持支持 双时钟模式 支持 ( 仅在简单双端口 RAM 模式 下 ) 支持 完全同步存储器 支持支持 异步存储器 仅用于直通 (flow-through) 读存 储器操作 上电状态 输出端口清零 寄存的输出端口清零 未寄存的输出端口读存储器内容 异步 / 同步清零 输出寄存器和输出锁存器输出寄存器和输出锁存器 读 / 写操作触发时钟上升沿时钟上升沿时钟上升沿 Same-port read-during-write 输出端口设为 New Data 或者 Don't Care 输出端口设为 Don't Care Mixed-port read-during-write 写转发功能 (Write-forwarding feature) ON = New Data OFF = Old Data 简单双端口 RAM: 输出端口设置为 Old Data 或者 Don't Care 真双端口 RAM: 输出端口设置为 Don't Care 简单四端口 : 输出端口设置为 new_a_old_b 输出端口设为 New Data,Old Data 或者 Don't Care 纠错码 (ECC) 支持 使用 Intel Quartus Prime 软件的 Soft IP 内置支持 x64-wide 简单双端口模式 使用 Intel Quartus Prime 软件的软核 IP 硬核 IP 内置支持 x32-wide 简单双端口模式 奇偶校验位 使用 Intel Quartus Prime 软件的软核 IP 继续... 5

6 1. Intel Stratix 10 嵌入式存储器概述 特性 esram M20K MLAB Force-to-Zero 支持 一致性读取存储器 (Coherent Read Memory) 支持 冻结逻辑 (Freeze logic) 支持 真双端口 (TDP) 双时钟仿真器 支持 1.2. Intel Stratix 10 嵌入式存储器性能 表 2. Intel Stratix 10 器件中的嵌入式存储器性能和分布 此表列出了 Intel Stratix 10 GX Intel Stratix 10 MX Intel Stratix 10 SX 和 Intel Stratix 10 TX 系列的嵌入式存储器容量 产品 产品系列 esram M20K MLAB 总 RAM Bit(Kb) Block RAM Bit (Mbits) Block RAM Bit (Mbits) Block RAM Bit (Mbits) Intel Stratix 10 GX GX 400 1, , GX 650 2, , GX 850 3, , GX , , GX , , GX , , GX , , GX , , GX , , GX , , Intel Stratix 10 MX Intel Stratix 10 SX MX , , MX , , SX 400 1, , SX 650 2, , SX 850 3, , SX , , SX , , SX , , SX , , SX , , SX , , SX , , Intel Stratix 10 TX TX 400 1, , TX 650 2, , 继续... 6

7 1. Intel Stratix 10 嵌入式存储器概述 产品 产品系列 esram M20K MLAB 总 RAM Bit(Kb) Block RAM Bit (Mbits) Block RAM Bit (Mbits) Block RAM Bit (Mbits) TX 800 3, , TX , , TX , , TX , , TX , , TX , ,

8 2. Intel Stratix 10 嵌入式存储器体系结构和特性 Intel Stratix 10 嵌入式存储器特性包括操作模式, 时钟模式和配置 2.1. Intel Stratix 10 嵌入式存储器模块中的字节使能 (Byte Enable) 字节使能控制 Intel Stratix 10 嵌入式存储器模块支持字节使能控制 字节使能通过屏蔽部分输入数据, 实现仅写入数据中的指定字节 未被写入的字节保留之前写入的值 写使能 (wren) 信号与字节使能 (byteena) 信号一起控制嵌入式存储器模块上的写操作 默认情况下,byteena 信号是高电平 ( 使能 ), 仅使用 wren 信号控制写操作 字节使能寄存器没有 clear 端口 字节使能运行在单状态 (one-hot fashion) byteena 信号的 LSB 对应于数据总线的 LSB 字节使能信号为高电平有效 (active high) 表 数据位宽 (MLAB) 的字节使能控制 byteena[1:0] 写入的数据位 11 ( 默认 ) [9:5] [4:0] 10 [9:5] 01 [4:0] 00 表 数据位宽 (M20K) 的字节使能控制 byteena[1:0] 写入的数据位 11( 默认 ) [19:10] [9:0] 10 [19:10] 01 [9:0] 00 表 数据位宽 (M20K) 的字节使能控制 byteena[3:0] 写入的数据位 1111( 默认 ) [39:30] [29:20] [19:10] [9:0] 1000 [39:30] 继续... Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

9 2. Intel Stratix 10 嵌入式存储器体系结构和特性 byteena[3:0] 写入的数据位 0100 [29:20] 0010 [19:10] 0001 [9:0] 数据字节输出 字节使能行为 在 M20K 模块或者 MLAB 中, 当在写周期中将字节使能比特置低为 0 时, 相应的数据字节输出值为 Don't Care 或者该位置的当前值 通过使用 Intel Quartus Prime 软件可以在 same-port read-during-write 模式下控制 M20K 模块或者 MLAB 中屏蔽字节的输出值 图 1. 字节使能功能波形 此图显示了 wren 和 byteena 信号是如何控制嵌入式存储器模块的操作 inclock wren address an a0 a1 a2 a3 a4 a0 data XXXXXXXX ABCDEF12 XXXXXXXX byteena XXXX XXXX contents at a0 FFFFFFFF ABFFFFFF contents at a1 contents at a2 FFFFFFFF FFFFFFFF FFCDFFFF FFFFEFFF contents at a3 contents at a4 FFFFFFFF FFFFFFFF FFFFFF12 ABCDEF12 don t care: q (asynch) doutn ABXXXXXX XXCDXXXX XXXXEFXX XXXXXX12 ABCDEF12 ABFFFFFF current data: q (asynch) doutn ABFFFFFF FFCDFFFF FFFFEFFF FFFFFF12 ABCDEF12 ABFFFFFF 2.2. 地址时钟使能支持 Intel Stratix 10 嵌入式存储器模块支持地址时钟使能 当使能地址时钟使能 (addressstall = 1), 它会保持之前的地址值 注意 : 只有简单双端口模式支持此功能 当在双端口模式下配置存储器模块时, 每个端口都有各自独立的地址时钟使能 9

10 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 2. 地址时钟使能 此图显示了地址时钟使能结构图 address[0] 1 0 address[0] register address[0] address[n] 1 0 address[n] register address[n] addressstall clock 图 3. 读周期中的地址时钟使能 此图显示了读周期中的地址时钟使能行为 inclock rdaddress rden a0 a1 a2 a3 a4 a5 a6 addressstall latched address (inside memory) q (synch) an a0 a1 a4 a5 doutn-1 doutn dout0 dout1 dout4 q (asynch) doutn dout0 dout1 dout4 dout5 10

11 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 4. 写周期中的地址时钟使能此图显示了写周期中的地址时钟使能行为 inclock wraddress a0 a1 a2 a3 a4 a5 a6 data wren addressstall latched address (inside memory) contents at a0 contents at a1 contents at a2 contents at a3 contents at a4 contents at a5 an a0 a1 a4 a5 XX XX XX XX XX XX 异步清零和同步清零 嵌入式存储器模块支持对输出锁存器和输出寄存器的异步清零和同步清零 如果 RAM 不使用输出寄存器, 那么将使用锁存异步清零 (aclr) 对 RAM 输出进行清零 此信号 (aclr) 是随时生成的 内部逻辑扩展清零脉冲直到输出时钟的下一个上升沿 当 aclr 信号置位时, 输出被清零, 并保持清零状态, 直到下一个读周期 对于同步清零 (sclr) 信号, 当 (sclr) 信号置位时,RAM 输出将在输出时钟的下一个上升沿清零 输出将保持清零, 直到下一个读周期 注意 : aclr 和 sclr 信号必须分别用于每个 RAM 配置 11

12 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 5. 寄存模式下的异步清零和同步清零的行为 Registered clk R1 R2 R3 R4 R5 R6 asynclr regdout RD1 RD2 0 RD4 RD5 synclr cleared by asynclr when asynclr signal asserts stay cleared until next read cycle regdout RD1 RD2 0 RD4 RD5 cleared by synclr at the next rising edge of clk when synclr signal asserts stay cleared until next read cycle 图 6. 未寄存模式下的异步清零和同步清零的行为 R1 R2 clk asynclr Unregistered R3 R4 R5 R6 unregdout RD1 RD2 RD3 0 RD5 RD6 synclr cleared by asynclr when asynclr signal asserts stay cleared until next read cycle unregdout RD1 RD2 RD3 0 RD5 RD6 cleared by synclr at the next rising edge of clk when synclr signal asserts stay cleared until next read cycle 2.4. 存储模块错误纠正编码支持 ECC 可以检测并纠正存储器输出上的数据错误 12

13 2. Intel Stratix 10 嵌入式存储器体系结构和特性 只有 M20K 模块和 esram 模块支持 ECC 功能 如果使用 ECC 功能, 那么以下功能将无法使用 : Byte enable Coherent read M20K 模块 对于 M20K 模块,ECC 在 32-bit 字中执行单纠错 (single-error correction), 双邻纠错 (doubleadjacent-error correction) 和三重相邻纠错 (triple-adjacent-error correction) 然而,ECC 不能保证非相邻两比特或更多错误的检测或纠正 当 M20K 模块处于 32 宽简单双端口模式中时, 它具有对 ECC 的内置支持 当使用 ECC 功能时,M20K 运行的要比非 ECC 简单双端口模式慢 然而, 通过一个周期的延迟为代价, 与非流水线 ECC 模式相比, 在输出解码器实现更高性能之前, 您可以使能可选的 ECC 流水线寄存器 两个 ECC 状态标志信号 e( 错误 ) 和 ue( 不可纠正的错误 ) 指示 M20K ECC 状态 状态标志是存储器模块的普通输出的一部分 使用 ECC 时不能访问奇偶校验位中的两位, 因为 ECC 状态标志会替换他们 esram 模块 奇偶校验位 对于 esram 模块,ECC 以 64-bit 字执行单纠错 (single-error correction) 和双错误检测 (double-error detection) esram 模块处于 64 宽简单双端口模式中时, 它具有对 ECC 的内置支持 两个 ECC 状态标志信号 c{7:0}_error_correct_0( 纠正的错误 ) 和 c{7:0}_error_detect_0( 检测的错误 ) 指示 esram ECC 状态 下面描述了 M20K 模块的奇偶校验位支持 : 8 个奇偶校验位是通过 ECC encoder 基于 32-bit 输入数据宽生成的, 总共产生高达 40 比特的数据宽 通过使用 ECC 奇偶校验翻转 (ECC parity flip) 功能可对奇偶校验位进行注入和翻转 ECC 奇偶校验位翻转 (ECC Parity Flip) ECC parity flip 功能用于动态地翻转在 M20K 模块的编码器中生成的奇偶校验位值, 通过仿真观察 ECC 行为 当 ECC Encoder Bypass (eccencbypass) 端口为高时, 内置 ECC 编码器值是通过奇偶校验端口与 8 个奇偶校验位进行异或 (XOR-ed) 后得到的, 生成一组新的解码器值 当 ECC Encoder Bypass 端口为低时, 解码器会根据写操作期间的数据输入来生成奇偶校验位 下表显示了一个为奇偶校验端口构建 8-bit 数据宽度的示例 13

14 2. Intel Stratix 10 嵌入式存储器体系结构和特性 表 6. 设置 8-Bit 奇偶校验端口的示例 奇偶校验位序列 ECC 特性 ECC Decoder 能够识别并纠正 数据位吗? Single-error correction Yes Double-adjacent-error correction Yes Triple-adjacent-error correction Yes Triple-adjacent-error correction Yes Non-adjacent double/triple correction/detection 无法保证 ECC Read-During-Write 行为 纠错码真值表 对于 M20K 模块, 您可以选择 Old Data 或者 Don't Care 输出模式 默认情况下, 混合端口 read-during-write 模式被设置成 Don't Care 当混合端口 read-during-write 被设置为 Don't Care 时,RAM 数据输出和 eccstatus 都将是 'X' 然而, 如果混合端口 read-during-write 模式被设置为 Old Data, 那么 RAM 数据输出将是旧数据,ECC 状态将是一个确定性值 表 7. M20K 的 ECC 状态标志真值表 Eccstatus[1]e Eccstatus[0]ue 状态 0 0 无错误 0 1 非法 / 无效 1 0 出现了一个可纠正错误, 此错误已经在输出 上纠正了 ; 然而, 还没有更新存储器阵列 1 1 出现一个不可纠正错误, 不可纠正数据出现 在输出上 图 7. M20K 存储器的 ECC 结构图 Status Flag Generation Input Register ECC Encoder 8 8 XOR Memory Array 40 Optional Pipeline 40 Register ECC Decoder (ecc_pipeline_stage_enabled == TRUE )? 1:0 32 Output Register ECC Parity Flip 8 14

15 2. Intel Stratix 10 嵌入式存储器体系结构和特性 表 8. esram 的 ECC 状态标志真值表 C{7:0}_error_detect_0 C{7:0}_error_correct_0 状态 0 0 无错误 0 1 非法 1 0 检测到一个错误, 但此错误是不可纠正的 不可纠正数据出现在输出上 1 1 检测到一个错误, 但此错误是可纠正的 此 错误已经在输出上纠正 纠正的数据出现在 输出上, 但没有更新存储器阵列 2.5. Force-to-Zero 当所选择的 RAM 存储器模块大于单个存储器模块时,Force-to-Zero 功能有助于改善时序 此功能仅适用于 M20K 模块 例如, 如果所选的 RAM 存储器模块的存储器深度为 4096, 那么 M20K 模块 ( 仅支持 2048 最大存储器深度 ) 将需要两个 RAM 模块多路复用在一起 当使用此功能时, 您可以在执行地址宽度合并时将 OR gate 替换成 M20K 模块输出上的多路复用电路 由于 MSB 地址控制 Force-to-Zero 模式下的读使能信号, 因此当读使能信号置低时其他存储器模块的输出被强制为零 这将导致输出数据仅从所选的存储器模块的输出读出 您可以在 RAM/ROM IP 内核的参数编辑器中开启 Enable Force-to-Zero feature 注意 : 当开启 Enable Force-to-Zero feature 时, 如果读使能信号被置低, 那么此信号不会保留之前的值 2.6. 一致性读取存储器 (Coherent Read Memory) 一致性存储器功能使您能够读出将在单个时钟周期内写入相同存储器内容的输出数据 换句话说, 在 read-during-write 操作期间, 您将体验到新数据 ( 直通 ) 行为 此功能仅适用于 M20K 模块, 并且仅在单时钟配置中支持 如果使用一致性读取存储器 (coherent read memory) 功能, 则不能使用以下配置 : 简单双端口以外的操作模式 具有不同端口宽度的简单双端口 字节使能 ECC 宽简单双端口 双时钟配置 15

16 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 8. 一致性读取存储器电路的简化结构图 M20K Block 1 0 C! = N 1 0 C && FWD2 1 0 Q output Memory C N writedata OutReg 1 0 wraddress wraddress_reg FWD2 wren wren_reg rdaddress rdaddress_reg rdren rden_reg 注释 : 1. N = (rden_reg && wren && (rdaddress_reg == wraddress))? 1 : C = (rden_reg && wren_reg && (rdaddress_reg == wraddress_reg))? 1 : FWD2 = (forwarding_stage2)? 1 : 0. 16

17 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 9. 未寄存输出的一致性读取存储器行为 此图显示了输出数据未寄存时的一致性读取存储器的波形 clk clk_enable rden wren aclr data rdaddress wraddress q (2) F287D 22D76 75EA6 B3D1B 7A81B 1EDE0 F6EDE 16AD6 1A4B4 4AAD4 (3) A (1) F287D 22D76 75EA6 22D EDE0 1A4B4 Notes: 1. Data (data) forwarded to output data (q) at the same clock cycle. 2. rden is low, q holds the forwarded value. 3. One clock cycle is needed to recover the q after clear (aclr) for the unregistered condition. 图 10. 寄存输出的一致性读取存储器行为 此图显示了输出数据寄存时的一致性读取存储器的波形 clk clk_enable rden wren aclr data rdaddress wraddress q F287D 22D76 75EA6 B3D1B 7A81B 1EDE0 F6EDE 16AD6 1A4B4 4AAD4 (3) (1) (2) A F287D 22D76 B3D1B XXXXX 1EDE0 Notes: 1. Data (data) forwarded to output data (q) for the next clock cycle. 2. data forwarded to q at the same clock cycle as current wraddress is the same as previous rdaddress. 3. When clear (aclr) is asserted, the M20K block clears q. 4. At this interval, q will latch from the M20K block, which is a Don t Care value, due to the read-during-write operation. (4) 转发逻辑 (Forwarding Logic) 在流水线中, 可以使用转发逻辑来执行数据转发以减少指令周期 17

18 2. Intel Stratix 10 嵌入式存储器体系结构和特性 通过使用一致性读取功能和转发逻辑, 您可以连贯地读出数据, 在数据内容之上执行操作 ( 算术或逻辑或两者 ), 并在单个时钟周期内将数据写回同一存储器位置 18

19 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 11. 包含简化的一致性读取存储器电路的转发逻辑实例 M20K Block 1 0 C! = N 1 0 C && FWD2 1 0 Q output (4) Memory C N writedata OutReg 1 0 wraddress (4) wraddress_reg FWD2 wren (4) wren_reg rdaddress rdaddress_reg rdren rden_reg Operand (4) 注释 : 1. N = (rden_reg && wren && (rdaddress_reg == wraddress))? 1 : C = (rden_reg && wren_reg && (rdaddress_reg == wraddress_reg))? 1 : FWD2 = (forwarding_stage2)? 1 : 添加的外部用户逻辑以实现数据转发 19

20 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 12. M20K 模块的输出未寄存时的流水线波形 此图显示了读使能信号 (rden) 为高电平时的流水线波形 rdaddress wraddress readdata A0 A1 A2 A2 A2 A3 A4 A4 A5 A6 An-2 An-1 A0 A1 A2 A2 A2 A3 A4 A4 K L M M+D2 M+D2+D3 N P P wren rden writedata K+D0 L+D1 M+D2 M+D2+D3 M+D2+D3 +D4 N+D5 P+D6 P+D7 Don t ca No Writ operation SRAM Content K+D0 L+D1 M+D2 M+D2+D3 M+D2+D3 +D4 No ChangeNo Change 注释 : 此图中显示的所有加号都是在数据上执行的实例运算 20

21 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 13. M20K 模块的输出寄存时的流水线波形 此图显示了写使能信号 (wren) 为高电平时的流水线波形 rdaddress wraddress readdata A0 A1 A2 A2 A2 A3 A4 A4 A5 A6 An-2 An-1 A0 A1 A2 A2 A2 A3 A4 A4 K L M M+D2 M+D2+D3 wren rden writedata SRAM Content K+D0 L+D1 M+D2 M+D2+D3 M+D2+D3 +D4 M+D2+D3 M+D2+D3 M+D2+D3 +D5 +D6 +D7 K+D0 L+D1 M+D2 M+D2+D3 M+D2+D3 +D4 No ChangeNo Change Don t care. No Read operation. 注释 : 此图中显示的所有加好都是在数据上执行的实例运算 21

22 2. Intel Stratix 10 嵌入式存储器体系结构和特性 通过使能一致性读取功能和实现转发逻辑,M20K 模块的输出可以是寄存的也可以是未寄存的 如要在 M20K 模块的硬件边界内匹配一致性电路的延迟, 您需要手动将额外的流水线寄存器添加到 wren 和 wraddress 路径上, 如下表所示 : 表 9. 流水线寄存器要求 输出寄存器 wren 和 wraddress 上的额外流水线寄存器 未寄存 (Unregistered) 0 已寄存 (Registered) Intel Stratix 10 支持的嵌入式存储器 IP 内核 表 10. Intel Stratix 10 存储器 IP 内核 此表列出并描述了 Intel Stratix 10 嵌入式存储器模块中所支持的 IP 内核 IP 内核 支持的存储器模式 M20K 支持 MLAB 支持 说明 RAM: 1-PORT Intel FPGA IP Single-port RAM Yes Yes 一次只能执行一个读或一个写操作 使用读使能端口控制写操作期间的 RAM 输出端口行为 : 保留最近有效读使能期间保持的之前值 创建一个读使能端口并通过置低此端口执行写操作 显示正在写入的新数据, 该地址上的旧数据, 或者 Don't Care 值 ( 当 read-during-write 出现在同一地址上 ) 不要创建 readenable 信号, 或者在写操作期间启用读使能 RAM: 2-PORT Intel FPGA IP RAM: 2-PORT Intel FPGA IP RAM: 4-PORT Intel FPGA IP Simple dual-port RAM True dual-port RAM Simple quad-port RAM Yes Yes 您可以对不同位置同时执行读写操作, 端口 A 进行写操作, 端口 A 进 行读操作 Yes 您可以执行两个端口操作的任意组合 : 在单一时钟模式下的两个读操 作 两个写操作, 或者一个读操作和一个写操作 Yes 您可以对不同位置同时执行两个读写操作, 其中在 address_a 和 address_b 信号 / 端口上指定写地址, 在 address2_a 和 address2_b 信号 / 端口上指定读地址 ROM: 1-PORT Intel FPGA IP ROM: 2 PORT Intel FPGA IP Single-port ROM Yes Yes 只有一个地址端口可用于读操作 存储器模块可用作 ROM 使用.mif 或.hex 初始化存储器模块的 ROM 数据 ROM 的地址行在 M20K 模块中寄存 ; 然而, 它们在 MLAB 中可以是未寄存的 输出可以是寄存的或者是未寄存的 输出寄存器能够被异步或者同步清零 ROM 的读操作与单端口 RAM 配置的读操作相同 Dual-port ROM Yes No dual-port ROM 具有与 single-port ROM 非常相似的功能端口 区 别在于 dual-port ROM 有一个用于读操作的额外地址端口 存储器模块可用作 ROM 使用.mif 或.hex 初始化存储器模块的 ROM 数据 ROM 的地址行在 M20K 模块中寄存 输出可以是寄存的或者是未寄存的 输出寄存器能够被异步或者同步清零 ROM 的读操作与 true dual-port RAM 配置中的读操作相同 Shift-register Yes Yes 存储器模块用作移位寄存器模块以节省逻辑单元和布线资源 继续... 22

23 2. Intel Stratix 10 嵌入式存储器体系结构和特性 IP 内核 支持的存储器模式 M20K 支持 MLAB 支持 说明 此模式在要求本地数据存储 ( 例如 : 有限脉冲响应 (FIR) 滤波器 伪随机数生成器 多通道滤波和自相关和互相关函数 ) 的 DSP 应用中很有用 传统上, 使用标准触发器 (flip-flop) 实现本地数据存储, 使用触发器实现大型移位寄存器会消耗大量逻辑资源 移位寄存器的大小 (w m n) 是由输入数据位宽 (w) 抽头 (tap) 长度 (m) 和抽头数量 (n) 决定 通过级联存储器模块, 能够实现更大的移位寄存器 FIFO Intel FPGA IP FIFO2 Intel FPGA IP Yes Yes 存储器模块用作 FIFO 缓存 使用 SCFIFO 和 DCFIFO 功能实现您设 计中的单时钟和双时钟异步 FIFO 缓存 对于使用小而浅的 FIFO 缓存的设计而言,MLAB 是 FIFO 模式的最理想选择 然而,MLAB 不支持混合宽度 FIFO 模式 警告 : 为避免损坏存储器数据, 请不要在读写操作期间违反任何嵌入式存储器模块输入寄存器上的建立及保持时间 此限制实施于 single-port RAM simple dual-port RAM true dual-port RAM simple quad-port RAM 或 ROM 模式下使用存储器模块时 相关链接 RAM-Based Shift Register (ALTSHIFT_TAPS) IP Core User Guide 2.8. Intel Stratix 10 嵌入式存储器时钟模式 每种 Intel Stratix 10 嵌入式存储器操作模式都有支持的时钟模式 表 11. 每种存储器模式支持的存储器模块时钟模式 时钟模式 存储器模式 Single-Port Simple Dual-Port True Dual-Port Simple Quad-Port Single-Port ROM Dual-Port ROM Single clock mode Read/write clock mode Input/output clock mode Yes Yes Yes Yes Yes Yes Yes (1) Yes Yes Yes (2) Yes Yes 注意 : 在 MLAB 模块的写地址, 字节使能和数据输入寄存器上支持时钟使能信号 单一时钟模式 (Single Clock Mode) 在单一时钟模式中, 单一时钟与时钟使能一起用于控制嵌入式存储器模块的所有寄存器 读 / 写时钟模式 (Read/Write Clock Mode) 在读 / 写时钟模式中, 每个读写端口分别使用单独的时钟 (1) read/write clock 模式通过仿真的真双端口完成 关于仿真的真双端口的详细信息, 请参考 True Dual Ports Dual Emulator 部分 (2) 输入和输出模式共享同一时钟 23

24 2. Intel Stratix 10 嵌入式存储器体系结构和特性 读时钟控制数据输出 读地址和读使能寄存器 写时钟控制数据输入 写地址 写使能和字节使能寄存器 输入 / 输出时钟模式 (Input/Output Clock Mode) 在输入 / 输出时钟模式中, 输入和输出端口分别使用单独的时钟 输入时钟控制所有与存储器模块数据输入相关的寄存器, 包括数据 地址 字节使能 读使能和写使能 输出时钟控制数据输出寄存器 时钟模式下的异步 / 同步清零 在所有的时钟模式下, 异步和同步清零仅用于输出锁存器和输出寄存器 对于独立 (read/write and input/output) 时钟模式, 在两个端口上都有异步和同步清零功能 同步读 / 写中的输出读数据 如果使用读 / 写时钟模式对同一地址进行同步读 / 写, 那么输出数据是未知的 如果要求输出读数据是一个可预测值, 那么要使用单时钟模式或者输入 / 输出时钟模式, 并且在 RAM/ROM IP cores 的参数编辑器中选择相应的 read-during-write 行为 时钟模式的独立时钟使能 以下时钟模式支持独立时钟使能 : 读 / 写时钟模式 受支持用于读写时钟 输入 / 输出时钟模式 受支持用于这两个端口的寄存器 如要降低功耗, 您可以使用时钟使能来控制指定寄存器的关闭 2.9. Intel Stratix 10 嵌入式存储器配置 表 12. 所支持的嵌入式存储器模块配置 此表列出了 Intel Stratix 10 嵌入式存储器模块支持的最大配置 嵌入式存储器模块深度 (bits) 可编程宽度 MLAB 32 16, 18, or 20 M20K 或 或 或 10 esram (3) x72 (3) 注意 : 仅用于 simple dual-port 注意 : 用于 simple dual-port 和 true dual-port 注意 : 用于 simple dual-port,true dualport 和 simple quad-port 注意 : 24

25 2. Intel Stratix 10 嵌入式存储器体系结构和特性 相关链接 esram Intel FPGA IP ( 第 55 页 ) 混合宽度端口配置仅在简单双端口 RAM 存储器操作模式中支持混合宽度端口配置 注意 : 表 13. MLAB 不支持混合宽度端口模式 Intel Stratix 10 所支持的混合宽度比率 操作模式 混合宽度比率 无字节使能 有字节使能 Simple dual-port 1,2,4,8,16 和 32 注意 : 8,16 和 32 是仿真的 对于仿真的比率, 使用更大宽度端口的.mif 尺寸 1,2 和 4 True dual-port 1 1 Simple quad-port 冻结逻辑 (Freeze logic) 冻结逻辑功能用于指定是否实现用于部分重配置区域中的时钟使能电路 此功能仅适用于 RAM 模式 : Single-port RAM Dual-port RAM Quad-port RAM Implement clock-enable circuitry for use in a partial reconfiguration 选项用于使能 RAM IP 内核的参数编辑器中的冻结逻辑功能 真双端口双时钟仿真器 (True Dual Ports Dual Clock Emulator) 真双端口 (TDP) 双时钟仿真器功能用于仿真 TDP 双时钟模式 此功能向后兼容支持 TDP 双时钟模式的 Intel Arria 10 器件 仅在以下条件下支持此功能 : 两个读 / 写端口操作模式 定制 A 和 B 端口时钟模式的时钟 注意 : 您必须开启 Emulate TDP dual clock mode 以使能双端口 RAM IP 内核的参数编辑器中的 TDP 双时钟仿真器功能 (3) esram 通道深度和宽度可通过编程来降低, 以实现节能 请参考 esram Intel FPGA IP Core 部分了解详 细信息 25

26 2. Intel Stratix 10 嵌入式存储器体系结构和特性 TDP 双时钟仿真器由两个 DCFIFO 和一个 RAM 模块组成 DCFIFO 处理控制信号的时钟域交叉 (CDC) 问题,DCFIFO 也是临时缓存, 在数据被 RAM 模块处理前或者处理后用于存储数据 由于不同时钟频率导致的非确定性延迟, 采用 valid 信号以识别输出数据是否有效 当 valid 信号置位时, 表示您应该遵守正确的输出数据 如果 valid 信号被置低, 则丢弃输出数据 表 14. Intel Arria 10 TDP 双时钟模式与 Intel Stratix 10 仿真 TDP 双时钟模式之间的差异 信号 Intel Arria 10 TDP 双时钟模式 Intel Stratix 10 仿真 TDP 双时钟模式 clocken 支持 支持 rden 支持 支持 wren 支持 支持 aclr 支持 sclr byteena 支持 与端口 A 的时钟连接必须是慢速时钟 ( 时钟 A), 与端口 B 的时钟连接必须是快速时钟 ( 时钟 B), 时钟 A 除以时钟 B 的时钟频率比大于或等于七 当您使用 TDP 双时钟仿真器功能时, 端口 A 和端口 B 将会有不同的延迟 端口 A 的延迟随着两个时钟频率之间的差异的增加而减小, 最小延迟为五个时钟周期 端口 B 延迟固定为两个时钟周期, 输出寄存器对此配置始终是使能的 下图显示了 TDP 双时钟仿真器功能的时序图 图 14. 端口 A 的输出情况 (3) clock_a clock_b valid wren_a wren_b rden_a rden_b data_a c5 aa e5 77 data_b 00 address_a address_b 40 enable_a enable_b q_a 00 7e 7d 7c q_b 00 Notes: 1. Read enable (rden_a) signal at Port A asserts. 2. Minimum latency of 5 clock_a clock cycles. 3. Valid signal assertion indicates that you should adhere to the correct output data. (1) (2) 26

27 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 15. 端口 B 的输出情况 (1) clock_a clock_b valid wren_a wren_b rden_a rden_b data_a 1e data_b 7f address_a 00 address_b 7f enable_a enable_b q_a 7f q_b Notes: 1. Latency of 2 clock_b clock cycle. 2. Valid data output (q_b) at Port B. (2) 27

28 2. Intel Stratix 10 嵌入式存储器体系结构和特性 图 16. 端口 A 的 Read-During-Write 情况 clock_a clock_b valid wren_a wren_b rden_a rden_b (1) (4) data_a 3f 12 8f f2 ce e8 c5 data_b 07 address_a address_b 40 3d 3e 3f enable_a enable_b q_a a 3b 3c 3d 3e 3f 12 8f q_b 00 Notes: 1. Write enable (wren_a) signal at Port A asserts. 2. Read enable signal (rden_a) signal at Port A is already high. 3. Latency of 5 clock_a clock cycles. 4. Port A same port RDW occurs and the flow through value appears as data output (q_a) at Port A after 5 clock_a clock cycles. (2) (3) 图 17. 端口 B 的 Read-During-Write 情况 clock_a (1) clock_b valid wren_a wren_b (2) rden_a rden_b data_a data_b address_a 77 7f 6b d5 02 ae 1d cf a address_b 7f enable_a enable_b q_a 7f q_b 7e 7f 6b d5 02 ae 1d cf Notes: 1. Latency of 2 clock_b clock cycles. 2. Port B same port RDW occurs and the flow through value appears as data output (q_b) at Port B after 2 clock_b clock cycles. 28

29 2. Intel Stratix 10 嵌入式存储器体系结构和特性 读和写地址寄存器的初始值 在 Intel Stratix 10 器件中,M20K 模块的硬件中没有用于在进入用户模式后对地址寄存器进行清零的冻结寄存器 (freeze register,frzreg) 这会在发送任何有效地址之前在硬件中产生非确定性地址值 因此, 地址寄存器已在仿真模型中初始化为 X 下图是一个波形, 显示了包括寄存输出的简单双端口 RAM 的地址寄存器的值被初始化为 X 的行为 图 18. 包括寄存输出的简单双端口 RAM 时序图 clock data fe 8d ad fb 8f b3 50 6f de b3 23 4a fd fb 5f fb 5f b a5 00 0b ac 71 a0 90 c9 4c f0 6c 61 a4 7a f a 21 b7 f3 a3 bc fa 2e a9 87 bb f5 db enable rd_addressstall wr_addressstall rdaddress wraddress rden wren aclr eccstatus X 0 X 0 X 0 X 0 X 0 X 0 (2) q 0 X 0 X 0 X 0 X 0 X 0 X (1) (1) (1) (1) (1) (1) Notes: 1. Output data q and eccstatus are dont_care since the stalled read address value is non-deterministic and remains dont_care even after the output register is asynchronously cleared. 2. Output data q and eccstatus are now deterministic value since the read address is now a deterministic value. Output unregistered design will observe this behavior one clock cycle earlier

30 3. Intel Stratix 10 嵌入式存储器设计考量 为确保 Intel Stratix 10 设计成功, 需要注意以下方面 注意 : 除非另有说明, 这些考量适用于 Intel Stratix 10 器件的所有系列 3.1. 考虑存储器模块选择 Intel Quartus Prime 软件根据用户存储器设计的速度与大小, 来自动划分实现时存储器模块的数量与配置方式 例如, 为提高设计性能, Intel Quartus Prime 软件可能将由 1 块 RAM 实现的存储器设计, 扩展为由多块 RAM 来实现 使用 On-Chip Memory IP cores 的参数编辑器来手动对存储器分配特定的模块大小 对于 MLAB, Intel Quartus Prime 软件会通过使用普通逻辑资源来模拟实现 Single-port SRAM 模拟过程会使用最少的额外逻辑资源来实现 由于 MLAB 的复用体系结构, 模块只有数据输入寄存器, 输出寄存器和写地址寄存器 MLAB 从 ALM 获得读地址寄存器 注意 : 对于 Intel Stratix 10 器件,Resource Property Editor 和 Timing Analyzer 报告 M20K 模块的位置为 EC_X<number>_Y<number>_N<number>, 尽管所允许的分配位置是 M20K_X<number>_Y<number>_N<number> Embedded Cell (EC) 是 M20K 模块的子位置 3.2. 并行读取行为的考量 Intel Stratix 10 嵌入式存储器模块通过在同一地址上使用双重并发写入操作提供了损坏性和非损坏性的硬件行为 如果在真双端口模式和单一四端口模式下使用此存储器模块, 则可使用此特性 默认情况下, 在同一地址的双重并发写入时, 存储器模块将会损坏 要显示存储器模块中的一个无损坏的硬件行为, 需要在仿真器设置脚本文件中包含用户定义的选项 ENA_NON_CORRUPT = 1 当出现双重并发写入时, 物理仿真使用时分复用方法在相同的数据宽度下将 Port A 和 Port B 复用在一起 在此序列中,Port B 的值将首先被写入, 然后在同一地址写入 Port A 的值 这导致 Port A 的值被写入到存储器中 3.3. 自定义 Read-During-Write 行为 自定义存储器模块的 read-during-write 行为以满足您的设计要求 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

31 3. Intel Stratix 10 嵌入式存储器设计考量 图 19. Read-During-Write 数据流程 此图显示了两种类型的 read-during-write 操作 相同端口和混合端口之间的差异 Port A data in FPGA Device Port B data in Port A data out Port B data out Mixed-port data flow Same-port data flow Same-Port Read-During-Write 模式 same-port read-during-write 模式适用于单端口 RAM, 简单四端口 RAM 或者真双端口 RAM 的同一端口 表 15. Same-Port Read-During-Write 模式下嵌入式存储器模块的输出模式 此表列出了选择 same-port read-during-write 模式的嵌入式存储器模块时的可用输出模式 输出模式存储器类型说明 New Data M20K 在新数据写入的时钟周期上升沿, 输出数据亦为这一新数据 Don't Care M20K, MLAB RAM 对 read-during-write 操作生成 Don't Care 值 注意 : 对于 QUAD_PORT 操作模式,Don't Care 模式是相同端口 read-during-write 操作的唯一输出模式 图 20. Same-Port Read-During-Write: New Data Mode 此图显示了 New Data 模式中 same-port read- during- write 行为的采样功能波形 clk_a address rden wren 0A 0B byteena data_a q_a (asynch) A123 B456 C789 DDDD EEEE FFFF 11 A123 B456 C789 DDDD EEEE FFFF 31

32 3. Intel Stratix 10 嵌入式存储器设计考量 图 21. Same-Port Read-During-Write: Don't Care Mode 此图显示了 Don't Care 模式中 same-port read-during-write 行为的采样功能波形 clk_a address 0A 0B rden wren byteena data_a q_a (asynch) A123 B456 C789 DDDD EEEE FFFF 11 XXXX (unknown data) Mixed-Port Read-During-Write 模式 mixed-port read-during-write 模式应用于简单双端口 RAM 模式 两个端口使用同一时钟对同一存储器地址执行读写操作, 一个端口读数据, 一个端口写数据 表 16. Mixed-Port Read-During-Write 模式中的 RAM 输出模式 输出模式存储器类型说明 New Data MLAB 对不同端口的 read-during-write 操作会导致 MLAB 寄存输出在数据被写入到 MLAB 存储器后的下一个时钟上升沿显示为 New Data 仅当输出被寄存时才可使用此模式 Old Data M20K, MLAB 对不同端口的 read-during-write 操作会导致 RAM 输出端在相应地址上显示 Old Data 值 对于 MLAB, 仅当输出被寄存时才可使用此模式 Don't Care M20K, MLAB RAM 输出 Don't Care 或者 Unknown 值 对于 M20K, Intel Quartus Prime 软件不分析读写操作之间的时序 对于 MLAB, 默认情况下 Intel Quartus Prime 软件不分析读写操作之间的时序 要使能此行为 : 关闭 embedded memory IP core parameter editor 中的 Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time 选项 或者 在 Advanced Fitter Setting 中开启 MLAB Add Timing Constraints For Mixed-Port Feed-Through Mode Setting Don't Care 选项 注意 : 在 M20K 的真双端口操作中, 您将在仿真中的 mix-port read-duringwrite 模式期间得到新的数据值 当输出模式设置为 Don't Care 时, 仿真值应将其视为垃圾值 New_a_old_b M20K 此模式仅适用于 M20K 的 simple-quad 端口, 其中对不同端口的 read-duringwrite 操作会导致 RAM 输出在端口 A 反映新数据, 在端口 B 反映旧数据 32

33 3. Intel Stratix 10 嵌入式存储器设计考量 表 17. 混合端口 Read-During-Write 输出行为 此表列出并描述了 mixed-port read-during-write 模式的输出行为 这些行为仅适用于 MLAB 模块 RAM: 2-PORT Intel FPGA IP 设置 参数 使能的参数选项 altera_syncram 参数 (read_during_writ e_mode_mixed_ ports) 输出行为 Read-During- Write 时的输出数据 MLAB Atom ( 在 Chip Planner 中可见 ) Mixed Port Read-During- Write for Single Input Clock RAM How should the q_a and q_b outputs behave when reading a memory location that is being written from the other ports? Old memory contents appear old_data Old data (4) New Data New data new_data New data New Data I do not care (The outputs will be undefined) I do not care (The outputs will be undefined) Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time. constrained_dont _care New data Constrained Don't Care dont_care New data Don't Care 图 22. Mixed-Port Read-During-Write: New Data 模式 此图显示了 New Data 模式的 mixed-port read- during-write 行为的采样功能波形 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (synch) XXXX AAAA BBBB CCCC DDDD EEEE FFFF (4) Old data 是通过外部软核逻辑实现的, 因为 MLAB 模块自身仅支持 new data 33

34 3. Intel Stratix 10 嵌入式存储器设计考量 图 23. Mixed-Port Read-During-Write: Old Data 模式 此图显示了 Old Data 模式的 mixed-port read- during-write 行为的采样功能波形 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF 11 rden_b address_b A0 A1 q_b (asynch) A0 (old data) AAAA BBBB A1 (old data) DDDD EEEE 图 24. Mixed-Port Read-During-Write: Don't Care 模式 此图显示了 Don't Care 模式的 mixed-port read-during-write 行为的采样功能波形 此行为仅适用于 M20K 模块 clk_a&b wren_a address_a A0 A1 data_a byteena_a AAAA BBBB CCCC DDDD EEEE FFFF rden_b address_b A0 A1 q_b (asynch) XXXX (unknown data) 34

35 3. Intel Stratix 10 嵌入式存储器设计考量 图 25. Mixed-Port Read-During-Write: New_a_old_b 模式 此图显示了 New_a_old_b 模式的 mixed-port read-during-write 行为的采样功能波形 clk_a&b OP1 OP2 OP3 OP4 OP5 OP6 OP7 OP8 OP9 address_a A0 A0 A0 A0 A0 A0 A0 A0 A0 address2_a address_b address2_b A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 A0 wren_a wren_b rden_a rden_b data_a_in data_b_in Mem_a&b DA0 DA1 DA2 DA3 DA4 DA5 DA6 DA7 DA8 DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7 DB8 DA0 No change DA2 DA3 DB4 DA5 DA6 DB7 DB8 Unregistered A_dout Unknown DA0 No change Unknown DB4 Unknown No change DB7 No change Registered A_dout Unknown DA0 No change Unknown DB4 Unknown No change DB7 No change Unregistered B_dout Unknown DA0 No change DA2 Unknown No change DA5 No change Unknown Registered B_dout Unknown DA0 No change DA2 Unknown No change DA5 No change Unknown Notes: 1. When the same-port read-during-write and mixed-port read-during-write behaviors exist simultaneously (OP1), the single quad-port will honor the same-port read-during-write behavior. 2. When the same-port read-during-write behavior happens, the output should be unknown 考虑上电状态和存储器初始化 如果您的设计逻辑评估初始上电值, 那么需要考虑不同类型存储器模块的上电状态 35

36 3. Intel Stratix 10 嵌入式存储器设计考量 表 18. 嵌入式存储器模块的初始上电值 存储器类型输出寄存器上电值 MLAB 已用零 ( 清零 ) 旁路 读存储器内容 M20K 已用零 ( 清零 ) 旁路零 ( 清零 ) 3.5. 降低功耗 默认情况下, Intel Quartus Prime 软件将 Intel Stratix 10 器件中的嵌入式存储器模块初始化成零, 除非在.mif 中的存储器数据中指定 MLAB 和 M20K 嵌入式存储器模块支持使用.mif 进行初始化 您可以在 Intel Quartus Prime 软件中创建.mif 文件, 在设计中创建存储器的实例时, 通过 on-chip memory IP core 来指定对它们的使用 尽管存储器被预初始化 ( 例如, 使用一个.mif 文件 ), 但它仍然会通过输出端清零进行上电 降低您设计中每个存储器模块的交流 (AC) 功耗 使用 Intel Stratix 10 存储器模块使能来控制每个嵌入式存储器模块的时钟 使用读使能信号来确保读操作仅在必要时出现 如果您的设计不要求 read-during-write, 那么在写操作期间或者无存储器操作期间, 可以通过置低读使能信号以降低功耗 使用 Intel Quartus Prime 软件自动将未使用的嵌入式存储器模块置于低功耗状态来降低静态功耗 36

37 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 通过使用 Intel Quartus Prime 软件中的 On-Chip Memory IP cores 可以访问 Intel Stratix 10 嵌入式存储器的特性 On-Chip Memory IP core 包括 : RAM: 1-Port Intel FPGA IP 例化单端口 RAM RAM: 2-Port Intel FPGA IP 例化双端口和双向端口 RAM RAM: 4-Port Intel FPGA IP 例化四端口 RAM ROM: 1-Port Intel FPGA IP 例化单端口 ROM ROM: 2-Port Intel FPGA IP 例化双端口和双向端口 ROM esram (Embedded Synchronous Random Access Memory) Intel FPGA IPe 例化 native esram 模块 First-In-First-Out (FIFO) Intel FPGA IP 例化 FIFO Intel FPGA IP core FIFO2 Intel FPGA IP 例化 FIFO2 Intel FPGA IP core 在 Intel Quartus Prime 软件的参数编辑器中描述了每个 IP core 参数信息 相关链接 Introduction to Intel IP Cores 提供有关所有 Intel FPGA IP 内核的一般信息, 包括参数化 生成 更新和仿真 IP 内核 Creating Version-Independent IP and Qsys Simulation Scripts 创建不需要对软件进行手动更新和不需要 IP 版本升级的仿真脚本 Project Management Best Practices 提供关于您的工程和 IP 文件的高效管理和可移植性指南 4.1. 片上存储器 RAM 和 ROM Intel FPGA IP core 表 19. 片上存储器 Intel FPGA IP core 特性 RAM: 1-PORT Intel FPGA IP 从单一地址的非同时读写操作 读使能端口, 指定写操作期间 RAM 输出端口的行为, 覆盖或者保留现有值 使用模块 RAM 的 DUAL_PORT 配置仿真单端口 ROM RAM: 2-PORT Intel FPGA IP 简单双端口 RAM 对不同位置的同时一个读和一个写操作 支持纠错码 (ECC) 使用模块 RAM 的 DUAL_PORT 配置仿真单端口 RAM 继续... Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2015 Registered

38 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 片上存储器 Intel FPGA IP core 特性 真双端口 RAM 同时两个读操作 同时两个写操作 在两个不同时钟频率上的同时一个读和一个写操作 使用模块 RAM 的 BIDIR_DUAL_PORT 配置仿真双端口 ROM RAM: 4-PORT Intel FPGA IP 对不同位置的同时两个读和两个写操作 ROM: 1-PORT Intel FPGA IP 用于只读操作的一个端口 ROM: 2-PORT Intel FPGA IP 用于只读操作的两个端口 手动更改参数设置 使用 IP Parameter Editor 生成 IP core 时, 您可以使用此流程来更改指定存储器模式的参数设置 然而, 如要更改存储器模式, 则需要使用 IP Parameter Editor 配置并重新生成 IP core 按照下面步骤手动更改参数设置 : 1. 找到 Verilog 设计文件 :<project directory>/<project name_software version>/ synth/<project name_rtl>.v 2. 更改设计文件中的参数设置 确保使用 参数和信号 部分中指定的合法参数值, 否则将导致编译错误 3. 使用 Intel Quartus Prime 软件编译设计 例如, 下面代码使能 ECC 功能并指定初始化文件 altera_syncram_component.enable_ecc = "TRUE", altera_syncram_component.ecc_pipeline_stage_enabled = "FALSE", altera_syncram_component.init_file = "mif1.mif", 如要禁止 ECC 功能和指定一个不同的.mif 文件, 则需要进行如下更改 altera_syncram_component.enable_ecc = "FALSE", altera_syncram_component.ecc_pipeline_stage_enabled = "FALSE", altera_syncram_component.init_file = "mif2.mif", RAM 和 ROM 参数设置 表 20. altera_syncram 的参数 手动编辑设计文件时请使用参数列表 名称合法值说明 operation_mode SINGLE_PORT DUAL_PORT BIDIR_DUAL_PORT QUAD_PORT ROM 存储器模块的操作模式 width_a 端口 A 的数据宽度 widthad_a 端口 A 的地址宽度 widthad2_a 端口 A 的地址 2 宽度 继续... 38

39 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 名称合法值说明 numwords_a 存储器模块中用于端口 A 的数据字的数量 outdata_reg_a outdata_aclr_a outdata_sclr_a UNREGISTERED CLOCK1 CLOCK0 NONE CLEAR1 CLEAR0 NONE SCLEAR 检查端口 A 的数据输出寄存器 端口 A 的数据输出寄存器的异步清零 当 outdata_reg_a 参数设置成 UNREGISTERED 时, 此参数指定输出锁存器 (output latch) 的清零参数 端口 A 的数据输出寄存器的同步清零 当 outdata_reg_a 参数设置成 NONE 时, 此参数指定输出锁存器 (output latch) 的清零参数 width_byteena_a 端口 A 的字节使能总线的宽度 宽度必须等于 width_a 除以字节大小 在没有使用字节使时, 才能 使用默认值 1 width_b 端口 B 的数据宽度 widthad_b 端口 B 的地址宽度 widthad2_b 端口 B 的地址 2 宽度 numwords_b 存储器模块中用于端口 B 的数据字的数量 outdata_reg_b indata_reg_b address_reg_b byteena_reg_b outdata_aclr_b outdata_sclr_b UNREGISTERED CLOCK1 CLOCK0 CLOCK1 CLOCK0 CLOCK1 CLOCK0 CLOCK1 CLOCK0 NONE CLEAR1 CLEAR0 NONE SCLEAR 检查端口 B 的数据输出寄存器 检查端口 B 的数据输入寄存器 检查端口 B 的地址寄存器 检查端口 B 的字节使能寄存器 端口 B 的数据输出寄存器的异步清零 当 outdata_reg_b 参数设置成 UNREGISTERED 时, 此参数指定输出锁存器 (output latch) 的清零参数 端口 B 的数据输出寄存器的同步清零 当 outdata_reg_b 参数设置成 NONE 时, 此参数指定输出锁存器 (output latch) 的清零参数 width_byteena_b 端口 B 的字节使能总线的宽度 宽度必须等于 width_b 除以字节大小 在没有使用字节使时, 才能 使用默认值 1 ram_block_type M20K MLAB AUTO 存储器模块类型 byte_size 字节使能模式的字节大小 read_during_write_mode_mixed_ ports DONT_CARE CONSTRAINT_DONT_CARE read-during-write 模式的行为 继续... 39

40 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 名称合法值说明 init_file init_file_layout NEW_DATA OLD_DATA NEW_A_OLD_B *.mif *.hex PORT_A PORT_B 默认值是 DONT_CARE 只有当读地址和输出数据被写时钟在 LUTRAM 模式下寄存时才支持 NEW_DATA 的值 CONSTRAINED_DONT_CARE 的值仅在 LUTRAM 模式下受支持 只有在 operation_mode 参数设置成 QUAD_PORT 时才支持 NEW_A_OLD_B 的值 始化文件 初始化文件的布局 maximum_depth 存储器模块切片 (memory block slices) 的深度 clock_enable_input_a clock_enable_output_a clock_enable_input_b clock_enable_output_b read_during_write_mode_port_a read_during_write_mode_port_b enable_ecc ecc_pipeline_stage_enabled enable_coherent_read enable_force_to_zero NORMAL BYPASS NORMAL BYPASS NORMAL BYPASS NORMAL BYPASS NEW_DATA_NO_NBE_READ NEW_DATA_WITH_NBE_RE AD OLD_DATA DONT_CARE NEW_DATA_NO_NBE_READ NEW_DATA_WITH_NBE_RE AD OLD_DATA DONT_CARE TRUE FALSE TRUE FALSE TRUE FALSE TRUE FALSE 端口 A 的输入寄存器的时钟使能 端口 A 的输出寄存器的时钟使能 端口 B 的输入寄存器的时钟使能 端口 B 的输出寄存器的时钟使能 端口 A 的 read-during-write 行为 端口 B 的 read-during-write 行为 使能或禁用 ECC 功能 指定是否在输出解码器之前使能 ECC Pipeline Registers 以达到与 non-ecc 模式相同的性能, 但要以一个周期的延迟为代价 如果此参数设置为 TRUE, 那么参数 enable_ecc 必须设置成 TRUE 如果此参数设置为 TRUE, 那么参数 outdata_reg_b 不能设置成 UNREGISTERED 默认值为 FALSE 使能或禁用一致性读取功能 默认值为 FALSE 使能或禁用 Force-to-Zero 功能 默认值为 FALSE width_eccencparity 8 eccencparity 信号的宽度 40

41 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 RAM: 1-PORT Intel FPGA IP 参数 此表列出了 RAM: 1-PORT Intel FPGA IP core 的参数 表 21. RAM: 1-PORT Intel FPGA IP 参数说明 参数合法值说明 Parameter Settings: Widths/Blk Type/Clks How wide should the q output bus be? 指定 q 输出总线的宽度 How many words of memory? 指定比特字的数量 What should the memory block type be? Auto, MLAB, M20K, LCs 指定存储器模块类型 可选择的存储器模块类型取决于您的目标器件 Set the maximum block depth to MLAB: Auto, 32 M20K: Auto, 512, 1024, 2048 LCs: Auto 指定最大模块深度 ( 以字为单位 ) How should the memory be implemented? What clocking method would you like to use? Use default logic cell style Use Stratix M512 emulation logic cell style Single clock Dual clock: use separate input and output clocks 指定逻辑单元实现方法 如果您倾向于更小更快的存储器性能, 那么选择 Use default logic cell style 如果您想要存储器兼容于 Stratix M512 仿真类型, 那么选择 Use Stratix M512 emulation logic cell style 选择要使用的钟控方法 (clocking method) Single clock 个单一时钟和一个时钟使能控制存储器模块的所有寄存器 Dual clock: use separate input and output clocks 一个输入和输出时钟控制与存储器模块 ( 包括数据 地址 字节使能 读使能和写使能 ) 的数据输入和输出相关的全部寄存器 Parameter Settings: Regs/Clken/Byte Enable/Aclrs Which ports should be registered? 选项如下 : data and wren input ports address input port q output port Create one clock enable signal for each clock signal. 注意 : 所有寄存端口都由使能信号控制 On/Off On/Off 指定是否寄存输入和输出端口 指定是否开启对每个时钟信号创建一个时钟使能信号的选项 更多选项 Use clock enable for port A input registers On/Off 指定是否将时钟使能用于端口 A 输入寄存器 Use clock enable for port A output registers On/Off 指定是否将时钟使能用于端口 A 输出寄存器 Create an addressstall_a input port. On/Off 指定是否创建 addressstall_a 输入端口 您可以创建此端口以用作地址寄存器的额外的低电平有效使能输入 Create byte enable for port A On/Off 指定是否对端口 A 创建一个字节使能 如果想通过屏 蔽输入数据而只写入数据的特定字节, 半字节或比 特, 那么开启此选项 继续... 41

42 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 参数合法值说明 要使能端口 A 和端口 B 的字节使能,RAM: 1-PORT 和 RAM: 2-PORT Intel FPGA IP cores 的数据宽度比率需要为 1 或 2 What is the width of a byte for byte enables? Create an aclr asynchronous clear for the registered ports. data port wren port address port q port byteena_a port Create an sclr synchronous clear for the registered port. q port MLAB: 5 or 10 Other memory block types: 8 or 9 M20K: 8, 9, or 10 On/Off On/Off 指定字节使能端口的字节宽度 数据输入端口的宽度必须能够被字节大小整除 如果想要寄存的 data, wren, address, q 和 byteena_a 端口受异步清零信号的影响, 那么开启此选项 禁止的端口不受异步清零信号的影响 如果想要 q 端口受同步清零信号的影响, 那么开启此选项 Create a rden read enable signal On/Off 如果想要创建一个读使能信号, 那么开启此选项 Parameter Settings: Read During Write Option What should the q output be when reading from a memory location being written to? Don t Care, New Data 指定出现 read-during-write 时的输出行为 Don t Care RAM 输出 read-during-write 操作的 don't care 或 unknown 值 New Data 新数据在被写入时的同一时钟的上升沿上可用 Get x s for write masked bytes instead of old data when byte enable is used On/Off 开启此选项以在屏蔽字节上的取得 X 对于 M20K 存储器模块, 如果您将 New Data 指定为 RDW 出现时的输出行为, 那么此选项不可用 Parameter Settings: Mem Init Do you want to specify the initial content of the memory? No, leave it blank Yes, use this file for the memory content data 指定存储器的初始化内容 如要将存储器初始化为零, 则选择 No, leave it blank. 如要使用存储器初始化文件 (.mif) 或者十六进制 (Intel-format) 文件 (.hex), 则选择 Yes, use this file for the memory content data. Initialize memory content data to XX..X on power-up in simulation On/Off Implement clock-enable circuitry for use in a partial reconfiguration region Allow In-System Memory Content Editor to capture and update content independently of the system clock On/Off On/Off 指定是否实现用于部分重配置区域中的时钟使能电路 指定是否允许 In-System Memory Content Editor 独立于系统时钟来采集和更新内容 The Instance ID of this RAM is NONE 指定 RAM ID Parameter Settings: Performance Optimization Enable Force To Zero On/Off 指定在置低读使能信号时是否将输出设成零 当所选的存储器深度大于一个存储器模块时, 使能此功能将有助于提高胶合逻辑性能 42

43 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 RAM: 2-PORT Intel FPGA IP 参数 此表列出了 RAM: 2-PORT Intel FPGA IP core 的参数 表 22. RAM: 2-PORT Intel FPGA IP 参数设置 Parameter Settings: General 参数合法值说明 How will you be using the dual port RAM? How do you want to specify the memory size? Operation mode: With one read port and one write port With two read /write ports Type: As a number of words As a number of bits 指定如何使用双端口 RAM 决定以字为单位还是以比特为单位来指定存储器容量 Parameter Settings: Widths/ Blk Type How many words of memory? 指定字的数量 Use different data widths on different ports On/Off 指定是否在不同的端口上使用不同的数据宽度 When you select With one read port and one write port or With two read/write ports, the following options are available: How wide should the q_a output bus be? How wide should the data_a input bus be? How wide should the q_b output bus be? 指定输入和输出端口的宽度 Ram block type Auto, MLAB, M20K, LCs 指定存储器模块类型 可选择的存储器模块 类型取决于您的目标器件 Set the maximum block depth to MLAB: Auto, 32 M20K: Auto, 512, 1024, 2048 LCs: Auto 指定最大模块深度 ( 以字为单位 ) MLAB: Auto, 32 M20K: Auto, 512, 1024, 2048 LCs: Auto How should the memory be implemented? Parameter Settings: Clks/Rd, Byte En Use default logic cell style Use Stratix M512 emulation logic cell style 指定逻辑单元实现方法 如果您倾向于更小更快的存储器性能, 那么选择默认的逻辑的单元类型 如果您想要存储器兼容于 Stratix M512 仿真类型, 那么选择 Stratix M512 仿真逻辑单元类型 注意 : 此选项仅在选择了 LCs 存储器类型时可用 What clocking method would you like to use? Single clock Dual clock: use separate input and output clocks Dual clock: use separate read and write clocks No clock (fully asynchronous) Customize clocks for A and B ports 指定要使用的钟控方法 (clocking method) 继续... 43

44 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 参数合法值说明 Single clock 一个单一时钟和一个时钟使能控制存储器模块的所有寄存器 Dual Clock: use separate input and output clocks 一个输入和输出时钟控制与存储器模块 ( 包括数据 地址 字节使能 读使能和写使能 ) 的数据输入和输出相关的全部寄存器 Dual clock: use separate read and write clock 一个写时钟控制 data-input writeaddress 和 write-enable 寄存器, 而读时钟控制 data-output read-address 和 read-enable 寄存器 Dual clock: use separate clocks for A and B ports clock A 控制端口 A 一侧上的全部寄存器 ;clock B 控制端口 B 一侧上的全部寄存器 每个端口也分别对端口 A 以及端口 B 支持独立时钟使能 No clock (fully asynchronous) Customize clocks for A and B ports When you select With two read/ write ports and Customize clocks for A and B ports clocking method, the following option is available: Emulate TDP dual clock mode When you select With one read port and one write port, the following option is available: Create a rden read enable signal When you select With two read/ write ports, the following option is available: Create a rden_a and rden_b read enable signals 指定是否仿真 TDP 双时钟模式 到 Port A 的时钟连接必须是慢时钟, 而连接到 Port B 的时钟必须是快时钟 指定是否对端口 B 创建一个读使能信号 指定是否对端口 A 和 B 创建一个读使能信号 Create byte enable for port A 指定是否对端口 A 和 B 创建一个字节使能 如果想通过屏蔽输入数据而只写入数据的特 Create byte enable for port B 定字节, 半字节或比特, 那么开启此选项 要使能端口 A 和端口 B 的字节使能,RAM: 1-PORT 和 RAM: 2-PORT Intel FPGA IP cores 的数据宽度比率需要为 1 或 2 对端口 B 创建字节使能的选项仅在选择了 With two read/write ports 选项时可用 What is the width of a byte for byte enables? MLAB: 5 or 10 Other memory block types: 8 or 9 M20K: 8, 9, or 10 指定字节使能的字节宽度 只有选择了 Create byte enable for port A 和 / 或 Create byte enable for port B 选项时, 此选项才可用 Enable Error Correction Check (ECC) On/Off 指定是否使能 ECC 功能, 此功能纠正单比特错误 (single bit errors), 双邻比特错误 (double adjacent bit rrors), 并检测存储器输出上的三邻比特错误 (triple adjacent bit errors) 继续... 44

45 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 参数合法值说明 Enable ECC Pipeline Registers On/Off 指定是否在输出解码器之前使能 ECC Pipeline Registers 以达到与 non-ecc 模式相同的性能, 但要以一个周期的延迟为代价 Enable ECC Encoder Bypass On/Off 指定是否使能 ECC 编码器旁路功能, 该功能 使您能够通过 eccencparity 端口选择性地将 奇偶校验位插入到存储器中 Enable Coherent Read On/Off 指定是否使能一致性读取 (coherent read) 功能, 此功能使您能够读出当前存储器内容, 并对此内容执行操作, 并在相同周期内写回到同一位置 Parameter Settings: Regs/Clkens/Aclrs Which ports should be registered? When you select With one read port and one write port, the following options are available: All write input ports raddress port q_b port When you select With two read/ write ports, the following options are available: All write input ports raddress port q_a port q_b port Clock Enables When you select With one read port and one write port, the following option is available: Use different clock enables for registers Use clock enable for write input registers Use clock enable for read input registers Use clock enable for output registers When you select With two read / write ports, the following options are available: Use different clock enables for registers Use clock enable for port A input registers Use clock enable for port A output registers Use clock enable for port B input registers Use clock enable for port B output registers On/Off On/Off 指定是否寄存读或写输入和输出端口 指定是否对读和写寄存器创建时钟使能 Addressstalls On/Off 指定是否对地址寄存器创建时钟使能 您可 以创建这些端口以用作地址寄存器的额外的 低电平有效使能输入 继续... 45

46 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 参数合法值说明 When you select With one read port and one write port, the following option is available: Create a addressstall_a input port. Aclr Options When you select With one read port and one write port, the following option is available: q_b port When you select With two read / write ports, the following options are available: q_a port q_b port Sclr Options When you select With one read port and one write port, the following option is available: q_b port When you select With two read / write ports, the following options are available: q_a port q_b port On/Off On/Off 指定是否为已寄存的端口创建异步清零端口 指定 aclr 端口是否清除 'q_a' 和 'q_b' 端口 指定是否对寄存端口创建一个同步清零端口 指定 q_a 和 q_b 端口是否由 sclr 端口清零 Parameter Settings: Output 1 ( 此选项卡仅在选择了一个读端口和一个写端口时可用 ) How should the q_a and q_b outputs behave when reading a memory location that is being written from the other port? Do not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time. New Data Old memory contents appear I do not care (The outputs will be undefined) On/Off 指定 read-during-write 出现时的输出行为 New Data 新数据在被写入时的同一时钟的上升沿上可用 Old memory contents appear RAM 输出反映了进行写操作前此地址上的旧数据 I do not care 此选项的作用会根据您选择的存储器模块类型的不同而不同 : 当存储器模块类型设置为 :Auto, M20K 或任何其他模块 RAM 时, RAM 对 read-during-write 操作输出 don't care 或者 unknown 值 ( 没有分析时序路径 ) 当存储器模块类型设置成 MLAB (for LUTRAM) 时,RAM 对 readduring-write 操作输出 don't care 或者 unknown 值, 但要分析时序路径以防止亚稳态 当想要 RAM 对 read-during-write 操作输出 don t care 或者 unknown 值而不进行时序路径分析时开启此选项 此选项仅用于 LUTRAM, 当存储器模块类型设置成 MLAB 时使能 Parameter Settings: Output 2 ( 此选项卡仅在选择了两个读 / 写端口时可用 ) 继续... 46

47 4. Intel Stratix 10 嵌入式存储器 IP 内核参考 参数合法值说明 What should the q_a output be when reading from a memory location being written to? What should the q_b output be when reading from a memory location being written to? Get x s for write masked bytes instead of old data when byte enable is used Parameter Settings: Mem Init New data Old Data 指定 read-during-write 出现时的输出行为 New Data 新数据在被写入时的同一时钟的上升沿上可用 Old Data RAM 输出反映了进行写操作前此地址上的旧数据 On/Off 开启此选项以在屏蔽字节上获得 X Do you want to specify the initial content of the memory? No, leave it blank Yes, use this file for the memory content data 指定存储器的初始化内容 如要将存储器初始化为零, 则选择 No, leave it blank 如要使用存储器初始化文件 (.mif) 或者十六进制 (Intel-format) 文件 (.hex), 则选择 select Yes, use this file for the memory content data Initialize memory content data to XX..X on power-up in simulation On/Off The initial content file should conform to which port's dimensions? Implement clock-enable circuitry for use in a partial reconfiguration region Parameter Settings: Performance Optimization PORT_A, PORT_B On/Off 如果您选择对存储器内容数据使用初始化内容文件, 那么选择此文件应该符合的端口 指定是否实现用于部分重配置区域中的时钟使能电路 Enable Force to Zero On/Off 指定在置低读使能信号时是否将输出设成 零 当所选的存储器深度大于一个存储器模块时, 使能此功能将有助于提高胶合逻辑性能 RAM: 4-PORT Intel FPGA IP 参数 此表列出了 RAM: 4-PORT Intel FPGA IP core 的参数 表 23. RAM: 4-PORT Intel FPGA IP 参数设置 Parameter Settings: Widths/ Blk Type 参数合法值说明 How many words of memory? 指定比特字的数量 How wide should the q_a and q_b output bus be? 指定输入和输出端口的宽度 RAM block type Auto, M20K 指定存储器模块类型 可选择的 存储器模块类型取决于您的目标 器件 Set the maximum block depth to M20K: Auto, 512, 1024, 2048 指定最大模块深度 ( 以字为单位 ) Parameter Settings: Clks/Rd, Byte En What clocking method would you like to use? Single clock 指定要使用的钟控方法 (clocking method) 继续... 47