Microsoft PowerPoint - chap09

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胤蝶居
5 years ago
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1 第 9 章多工器解碼器與可程式規劃邏輯元件

2 簡介小型積體電路 (SSI): 功能包括 NAND NOR AND 和 OR 閘反相器及正反器 SSI 積體電路內典型的包裝通常具有 1 到 4 個閘,6, 個反相器, 或 1 或 2 個正反器中型積體電路 (MSI): 如加法器, 多工器, 解碼器, 暫存器, 及計數器包裝大概含有相當於 12 到 100 個閘大型積體電路 (LSI): 單一個包裝裡約含有 100 到幾千個閘超大型積體電路 (VLSI): 含有數千個以上的閘 Chap 9 2

3 多工器多工器 (multiplexer; 或資料選擇器 ): 具有一群的資料輸入和一群的控制輸入控制輸入是用來選擇一條資料輸入連接到輸出端 A=0 時 Z=I 0,A=1 時 Z=I 1 2 到 1 多工器的邏輯等式為 : Z = A I 0 + AI1 Chap 9 3

4 8 到 1 多工器 : 8 到 1 多工器的邏輯等式為 : Z = + A B C I 0 AB C I A B CI 1 AB CI A BC I ABC I A BCI ABCI Chap

5 8 到 1 多工器的邏輯圖為 : Chap 9 5

6 2 n 到 1 多工器的邏輯等式為 : Z = n 2 1 k= 0 m k I k 其中 m k 是 n 個控制變數的一個全及項, 且 I k 是相對的資料輸入 Chap 9 6

7 四連 2 到 1 多工器 : 若控制信號 A=0,, 則 x 0 x 1 x 2 和 x 3 的值會出現在輸出端 z 0 z 1 z 2 和 z 3 ; 若 A=1,, 則 y 0 y 1 y 2 和 y 3 的值會出現在輸出端 Chap 9 7

8 具有匯流排輸入和輸出之四連多工器 : 若控制信號 A=0 時, 則匯流排 X 的信號會出現在匯流排 Z; ; 若 A=1,, 則匯流排則 Y 的信號會出現在信號會出現在匯流排 Z 在匯流排上一個旁邊帶有數字之對角的斜線是定義此匯流排的位元數目 Chap 9 8

9 三態緩衝器緩衝器 : 用來增加閘輸出的推動能力 F = C Chap 9 9

10 如果將 2 個或 2 個以上的閘或其它邏輯元件的輸出直接連接在一起, 則會使得該邏輯電路無法正常的動作使用三態邏輯, 將允許 2 個或 2 個以上的閘或其它邏輯元件的輸出可以連接在一起三態緩衝器 : Chap 9 10

11 當致能輸入 (enable input)b 為 1 時, 輸出 C 等於 A; ; 當 B 為 0 時, 則 C 就像是開路換句話說, 當 B 為 0 時, 輸出 C 被有效地與緩衝器隔絕, 所以不會有電流流通這就是所謂的輸出的 Hi-Z( 高阻抗 ) 狀態, 因為對電流來說, 該電路提供了一個很高的電阻或阻抗值, 三態 (three-state) 緩衝器也稱為三態 (tri-state) 緩衝器 Chap 9 11

12 四種型式之三態緩衝器的真值表 : Chap 9 12

13 在圖 9-8(a) 及 (b), 致能輸入 B 並未反相, 所以緩衝器的輸出在 B=1 時被致能 (enable); ; 而 B=0 時為禁能 (disable) 也就是說, 當 B=1 時緩衝器會正常動作 ; 而當 B=0 時其輸出為開路狀態, 我們使用符號 Z 來表示這個高阻抗狀態在圖 9-8(b), 緩衝器的輸出被反相, 所以當緩衝器被致能時輸出為 C=A 在圖 9-8(c) 及 (d) 之緩衝器與在 (a) 和 (b) 的動作相同, 差別只在於致能輸入為反相, 所以當 B=0 時緩衝器會被致能 Chap 9 13

14 當 B=0 時, 上方的緩衝器被致能, 所以 D=A; ; 當 B=1 時, 下方的緩衝器被致能, 所以 D=C 因此 D=B A+BC A+BC, 這在邏輯上相當於是以 2 到 1 的多工器來做選擇, 當 B=0 時選取輸入 A; ; 當 B=1 時則選取輸入 C Chap 9 14

15 假如其中一個緩衝器被禁能 ( 輸出 =Z), 則合併的輸出會與另外一個緩衝器的輸出相同, 假如兩個緩衝器都被禁能, 則輸出為 Z, 假如兩個緩衝器都被致能, 則會發生混淆 Chap 9 15

16 當一個匯流排是利用三態緩衝器來推動時, 則稱之為三態匯流排在匯流排上的信號有 0,1,Z 和假定的 X 的值 Chap 9 16

17 具有雙向輸入 / 輸出接腳之積體電路 : 當緩衝器被致能時, 接腳被輸出信號推動, 當緩衝器被禁能時, 外部的來源可以推動輸入接腳 Chap 9 17

18 解碼器與編碼器 3 到 8 線解碼器 : 對於輸入變數值的每一種組合方式都恰好使得一條輸出線的值是 1 Chap 9 18

19 4 到 10 線解碼器 ( 具反相輸出 ): 對於輸入值的每一種組合方式都恰好使得一條輸出線是 0 Chap 9 19

20 Chap 9 20

21 n 一個 n 輸入變數之 n到 2 線解碼器可以產 n 生 2 個全及項 ( 或全或項 ) 其輸出可以由下面的等式來定義 : 或 y i = m i i = 0 到 2 n 1( 非反相輸出 ) y i = m i = M i i = 0 到 2 n 1( 反相輸出 ) n 其中 mi 是個輸入變數的全及項且是全或項 M i Chap 9 21

22 一個 n 輸入解碼器可以產生 n 變數之所有全及項, 因此 n 變數的函數可以藉由選擇一個解碼器的全及項輸出然後 OR 在一起來實現若解碼器的輸出是反相, 則可以用 NAND 閘來實現函數 Ex: 利用解碼器實現 f ( = m + m + m 1 a, b, c, d) = m1 + m2 + m4且 f2( a, b, c, d) Chap 9 22

23 Sol: f = m m m ) 且 f = ( m m m ) ( Chap 9 23

24 編碼器編碼器 : 解碼器的反函數 8 到 3 優先權編碼器 : Chap 9 24

25 若輸入 y i 是 1 且其他輸入是 0,, 則輸出 abc 代表一個等於 i 的二進數, 例如, 若 y 3 =1, 則 abc=011 如果同時有超過一個的輸入是 1,, 則輸出可以利用優先權圖表來定義, 在圖 9-16 的真值表使用下列的圖表 : 假如超過一個輸入是 1,, 則最高數字的輸入決定輸出例如, 若輸入 y 1 y 4 和 y 5 是 1,, 則輸出 abc=101, 在真值表中的 X 表示不理會 ; 例如, 若 y 5 是 1,, 我們不理會 y 0 到 y 4 的輸入是什麼, 如果任何的輸入是 1 則輸出 d 是 1,, 否則,d, 是 0 這個信號主要是用來區分所有輸入都是 0 還是只有 y 0 是 1 的情況 Chap 9 25

26 唯讀記憶體唯讀記憶體 : 由彼此連接的半導體元件陣列所組成, 用來儲存二進位資料陣列 Chap 9 26

27 儲存在 ROM 內的每一個輸出樣式稱為一個字組 (word) 因為這個 ROM 有 3 條輸入線, 所以有 2 3 =8 不同組合的輸入值每一種輸入組合當作一個可以選擇儲存在記憶體內 8 個字組其中之一的位址 (address) 因為有 4 條輸出線, 每個字組長度是 4 位元, 所以這個 ROM 的大小為 8 字組 x4 位元 Chap 9 27

28 具有 n 條輸入線和 m 條輸出線的 ROM: Chap 9 28

29 一個 2 n m的 ROM 可以實現 n 變數之 m個函數一個 ROM 基本上包含一個解碼器和一個記憶體陣列 Chap 9 29

30 Ex: 利用 ROM 實現下列函數 : Chap 9 30

31 Sol: Chap 9 31

32 Ex: 實現一個將 4- 位元二進數轉換為十六進數數元且輸出是 7- 位元 ASCII 碼的碼轉換器 Chap 9 32

33 Sol: 因為 A,ROM 只需要 5 個輸 5 = A4且 A6 = A 4 出, 因為有 4 條位址線, 所以 ROM 的大小為 16 字組 5 位元 Chap 9 33

34 三種基本型式的 ROM: 罩幕可程式規劃 ROM (mask (mask-programmable ROMs) 可程式規劃 ROM ( 通常稱為 PROM S ) 電氣可擦除可程式規劃 ROM (electrically erase programmable ROMs)(EEPROM S ): 利用一個特殊的電荷 - 儲存機構來致能或禁能在記憶體陣列中的交換元件, 一個 PROM 燒錄器可以提供適當的電壓脈衝將電荷儲存在記憶體陣列的位置, 以這種方式儲存的資料通常保持永久直到它被擦除 Chap 9 34

35 快閃 (Flash) 記憶體類似 EEPRONMs, 差別的是它們使用不同的電荷 - 儲存機構, 它們通常固定在可規劃以及擦除能力, 所以資料可以被寫到放在一個電路裡面的快閃記憶體中而不需要用一個分開的燒錄器 Chap 9 35

36 可程式規劃邏輯元件可程式規劃邏輯元件 ( 或 PLD): 是一個可被程式化用來提供很多不同邏輯功能的數位積體電路可程式規劃邏輯陣列 (PLA): 一個具有 n 個輸入和 m 個輸出的 PLA( 圖 9-24) 可以實現 n 變數之 m 個函數 Chap 9 36

37 可程式規劃邏輯陣列結構 : Chap 9 37

38 Ex: 利用 PLA 實現下列函數 : Chap 9 38

39 Sol: Chap 9 39

40 Sol( 續 1): Chap 9 40

41 Sol( 續 2): Chap 9 41

42 PLA 的內容可以由 PLA 表來指定, 表 9-1 指定的是圖 9-25 的 PLA 表中的輸入欄指定積項, 符號 0,1 和 - 分別代表一個變數是補數形式非補數形式或未出現在相對應的積項中表中的輸出欄指出那個積項出現在那一個輸出函數中 1 或 0 代表與其相對應的積項出現或未出現在相對應的函數中因此, 由表 9-1 的第 1 列可以看出 A B 項出現在輸出函數 F 0 和 F 2 中且由第 2 列可知 AC 項出現在 F 0 和 F 1 中 Chap 9 42

43 EX: 利用 PLA 實現 Sol: 建立 PLA 表 : Chap 9 43

44 Sol( 續 1): 若 abcd=0001, 則沒有選擇任一列 ; 且所有 f 為 0 假如 abcd=1001, 則只有第 3 列被選出, 且 f 1 f 2 f 3 =101 若 abcd=0111, 則第 1 列第 5 列和第 6 列被選出因此 f 1 =1+0+0=1, f 2 =1+1+0=1,, 且 f 3 =0+0+1=1 Chap 9 44

45 Sol( 續 2): Chap 9 45

46 可程式陣列邏輯 PAL( 可程式陣列邏輯 ):AND 陣列可以作程式規劃而 OR 陣列則是固定的緩衝器 (buffer): PAL 中與 AND 閘輸入端的連接用 X 來表示, Chap 9 46

47 例如 : Chap 9 47

48 Ex: 利用 PAL 設計一個全加法器 Sol: 全加法器的邏輯方程式為則 Chap 9 48

49 複雜的可程式規劃邏輯元件 CPLDs( 複雜的可程式規劃邏輯元件 ): Chap 9 49

50 這個 CPLD 有 4 個功能區塊, 且每個區塊有 16 個相關聯的巨集晶胞 (MC1,MC2 MC2 ) 每一個功能區塊是一個可程式規劃的 AND-OR 陣列也就是說形成 PLA 的結構, 每一個巨集晶胞包含一個正反器以及多工器, 它們由功能區塊連線信號到輸入 - 輸出 (I/O) 區塊或是連線到交互連接陣列 (IA), IA 由巨集晶胞或 I/O 方塊的輸出選擇信號並且將它們連接回到功能區塊的輸入, 因此, 在一個功能區塊所產生的信號可以被用來作為任何其他功能區塊的輸入,I/O, 方塊在 IC 上的雙向 I/O 接腳以及 CPLD 內部之間提供一個介面 Chap 9 50

51 在 PLA 中怎樣產生一個信號經由一個巨集晶胞連線到一個 I/O 接腳 Chap 9 51

52 場效可程式規劃閘陣列 FPGA( 場效可程式規劃閘陣列 ):FPGA 是一個包含具有可程式規劃交互連接之相同的邏輯晶胞陣列的 IC, 使用者可以藉由實現每個邏輯晶胞以及晶胞之間的連接來程式規劃函數 FPGA 的內部包含邏輯晶胞陣列, 也稱為配置邏輯區塊 (configurable logic block;clbs), CLBs 陣列被一環的輸入 - 輸出的介面區塊所環繞, 這些 I/O 區塊連接 CLB 的信號到 IC 的接腳, 在 CLBs 之間的空間用來作為介於 CLB 輸出以及輸入間繞線的連接 Chap 9 52

53 一個典型的 FPGA 佈局 : Chap 9 53

54 一個 CLB 的簡化版 : 這個 CLB 包含兩個函數產生器, 兩個正反器, 及多個多工器以提供在 CLB 內部的繞線信號 Chap 9 54

55 一個 4 輸入的對照表 (lookuptable;luts) 本質上是一個具有 16 個 1 位元字組的再規劃 ROM,, 此 ROM 儲存要被產生之函數的真值表 Chap 9 55

56 交換函數的分解為了利用 4 變數函數產生器來實現一個超過 4 個變數的交換函數, 則函數必須被分解成只具有 4 個變數的子函數 --- 利用 Shannon s 展開定理 Shannon s 展開定理 : Chap 9 56

57 EX: Chap 9 57

58 利用真值表或卡諾圖來完成展開式 : f c d b 0 = + c + cd f = c + bd 1 Chap 9 58

59 展開一個有關變數 x的 n變數函數之 i Shannon s 展開定理的一般化型式為 : f 0 是在原始函數中令為 0 所得到的 (n-1) 變數的函數, 且 f 1 是在原始函數中令 x i 為 1 所得到的 (n-1) 變數的函數 x i Chap 9 59

60 應用展開式定理到 5 變數函數則可得則任何 5 變數函數可以利用兩個 4 變數函數產生器以及一個 2 到 1 多工器 ( 圖 9-36(a)) 來實現 Chap 9 60

61 利用 4 變數函數產生器來實現一個 6 變數函數 : 則應用展開定理兩次 : 因為 G 00 G 01 G 10 和 G 11 都是 4 變數函數, 所以我們可以利用 4 個 4 變數函數產生器以及 3 個 2 到 1 多工器來實現任何 6 變數函數 Chap 9 61

62 Chap 9 62

63 Homework 9.12(a) Chap 9 63

0 0 = 1 0 = 0 1 = = 1 1 = 0 0 = 1

0 0 = 1 0 = 0 1 = = 1 1 = 0 0 = 1 0 0 = 1 0 = 0 1 = 0 1 1 = 1 1 = 0 0 = 1 : = {0, 1} : 3 (,, ) = + (,, ) = + + (, ) = + (,,, ) = ( + )( + ) + ( + )( + ) + = + = = + + = + = ( + ) + = + ( + ) () = () ( + ) = + + = ( + )( + ) + = = + 0