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勃桂
7 years ago
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1 第七章記憶體和可程式邏輯記憶體和可程式邏輯隨機存取記憶體記憶體的解碼錯誤的檢測及更正唯讀記憶體可規劃邏輯陣列可規劃陣列邏輯循序可規劃裝置 1

2 記憶體何謂記憶體儲存格的集合, 用來儲存大量二元資訊的一種裝置記憶體的種類隨機存取記憶體 (random access memory ; RAM) 唯讀記憶體 (read-only memory; ROM) 記憶體寫入 (write) 操作儲存一個新的資訊至記憶體內的過程記憶體讀取 (read) 操作將儲存在記憶體內的資訊轉移出記憶體的過程隨機存取記憶體何謂隨機存取記憶體由任意位置做轉移資訊進出的時間都是相同的記憶體儲存單位位元組 (byte) 位元組 (byte):8 位元字組長度 :8 位元的整數倍字組 : 可為數字指令字符記憶體單元容量儲存的位元組總數 2

3 記憶體單元的方塊圖記憶體單元方塊圖 n 資料輸入線 K 位址線讀寫記憶體單元 2 k 字組每個字組 n 位元 n 資料輸出線 k 位址線 : 選取記憶體中的某個字組讀寫 : 指定資料轉移方向 n 資料輸入線 : 提供資訊儲存於記憶體內 n 資料輸出線 : 由記憶體提供資訊出來記憶體容量範圍 2 10 ~2 32 個字組字組單位 K( 千 )=2 10 M( 百萬 ) =2 20 G( 十億 ) = K=2 16 2M=2 21 4G=2 32 記憶體 1K x 16 有 10 個位元的位址, 以 16 位元為一單位來操作記憶體的位址位元數目視記憶體字組總數而定,2k m, 與每一字組內的位元數目無關 3

4 寫入與讀取操作寫入 : 字組儲存於記憶體將所需字組的二進位位址轉移至位址線將要儲存的資料位元轉移至資料輸入線啟動寫入輸入讀取 : 儲存在記憶體內的字組轉移出來將所需字組的二進位位址轉移至位址線啟動讀取輸入記憶晶片的控制輸入記憶體致能不動作記憶體晶片不被啟動, 因此不執行任何動作記憶體致能動作讀取 / 寫入可決定所執行的操作記憶體致能讀取 / 寫入記憶體操作 0 x 不動作 1 0 寫入至選取字組 1 1 從選取字組讀取 4

5 用 HDL 描述記憶體記憶體的宣告用一個二維陣列且用 reg 這個保留字, 陣列中第一個數代表字組中的位元數陣列中第二個數代表記憶體內的總字組數如 reg [15:0] memmord [0:1023]; 讀取操作指令 DataOut Mem[Address] 寫入操作指令 Mem[Address] DataIn HDL 範例 7-1 例題 //Read and write operations of memory. //Memory size is 64 words of 4 bits each. module memory (Enable, ReadWrite, Address, DataIn, DataOut) ; input Enable, ReadWrite ; input [3:0] DataIn ; input [5:0] Address ; output [3:0], DataOut ; reg [3:0] DataOut ; reg [3:0] Mem [0:63] ; //64 x 4 memory if endmodule (Enable) (Enable or ReadWrite) if (ReadWrite) DataOut = Mem [Address] ; else Mem [Address] = DataIn ; //read //Write else DataOut = 4 bz ; // High impedance state 5

6 時序圖存取時間 (access time) 選取一個字組然後讀取它所花的時間週期時間 (cycle time) 完成寫入操作所發的時間存取時間週期時間等於數個時脈週期例題 : 圖 7-4 記憶體週期時序圖 6

7 記憶體的種類記憶體存取模式隨機存取記憶體 - 揮發性記憶體不管存取位置為何, 存取時間相同靜態 RAM(SRAM) - 包含內部閂鎖以儲存二進位資訊, 靜態 RAM 則較易使用且其讀寫週期較短動態 RAM(D RAM) - 電荷加在電容器上的形式來儲存二進位資訊, 功率消耗較少, 且在單一記憶體晶片內提供較大的儲存容量循序存取記憶體 - 非揮發性記憶體存取時間視字組相對於讀取磁頭的位置, 存取時間不同記憶體的解碼隨機存取記憶體的內部構造及說明其解碼器的操作解碼器選取由輸入位址所指定的記憶體字組一個安排二維陣列技巧的解碼器可展示出更有效率的解碼構造的例子, 它被使用在大容量的記憶體例子 - 通常被應用在 DRAM 積體電路中的位址多工 7

8 儲存格儲存一位元資訊的二進位儲存格二進位儲存格必須非常的小, 內部閂鎖可儲存一個位元 4X4 RAM 方塊圖 8

9 4X4 RAM 內部構造 2 4 解碼器選取此四個字組的其中, 一個用記憶體啟動輸入來啟動讀取操作期間所選取字組的四個位元即經由 OR 閘通至輸出端在寫入操作期間出現在輸入線上的可用資料被轉移到所選取字組的四個二進位儲存格二維解碼一個陣列內安排記憶體儲存格盡可能的讓它接近正方形在此架構下, 一個具有 k 條輸入的解碼器就可以被兩個只有 k/2 條輸入的解碼器所取代, 其中一個解碼器是用來做二維矩陣架構中列的選取, 而另一個則是做行的選取 1k- 字組記憶體使用二維選取方法的例子 9

10 二維選取方法的例子二維選取方法的例子使用單獨一個的解碼器單獨的解碼器, 我們可能需要 1024 個 AND 閘, 且每個 AND 閘需有 10 條輸入線用兩個 5 32 的解碼器只需要 64 個 AND 閘, 且每個 AND 閘只有 5 條輸入在記憶體陣列的每一個字組是由 X 線的其中一條與 Y 線的其中一條同時來選取的每個交叉點代表一個字組而每個字組內可有任意個位元 10

11 SRAM DRAM 記憶體比較 SRAM 記憶體 DRAM 記憶體 DRAM 的單位密度是 SRAM 的四倍, 這允許將四倍的記憶體容量放置在一個已知大小晶片上而儲存在 DRAM 的每個位元其價格為 SRAM 的 1/3~1/4 左右我們了解到另一個較省錢的原因是因為 DRAM 的功率消耗較 SRAM 來得低這些優點, 使得在製造大記憶體時都喜歡用 DRAM 技術來完成因為它們的大容量, 解碼 DRAM 位址的解碼就使用二維陣列的方式, 通常較大的記憶體就有多個陣列為了減少 IC 包裝的接腳數, 設計者就利用位址多工方法, 藉由一組位址輸入接腳來容納位址元件位址多工方塊圖 64K- 字組的記憶體 11

12 64K- 字組位址多工位址多工有一個 8- 位元的位址輸入及兩個位址致能此位址致能包括啟動代表列與行暫存器的位址兩階段的使用 RAS 與 CAS 設定可以將 16- 位元的位址應用到 DRAM 這兩部分的位址各自在它們的暫存器中, 而解碼器須將它們解碼以便選取相對應於列與行位址的一個儲存格, 然後在此儲存格中執行讀取或寫入的操作錯誤的檢測及更正錯誤檢測方法是用同位位元 ( 見 3-8 節 ), 同位位元與記憶體內的資料字組一起產生與儲存錯誤更正碼可以產生多重同位位元檢查元, 這些與資料字組一起儲存在記憶體內, 每個檢查位元都是資料字組內的一組位元的同位元, 當字組從記憶體位置讀取回來時, 相關的同位位元也同時從記憶體讀取, 同時與已讀取資料所產生的一組新檢查位元做比較, 若這些檢查位元是正確的, 那表示沒有錯誤發生, 若這些檢查位元與所儲存的同位位元不相符, 它們可產生一個唯一的圖型, 稱之為多義元 (syndrome), 可用來辨識位元的錯誤 12

13 漢明碼隨機存取記憶體中最常用的一種錯誤更正碼漢明碼中, 是將 k 個同位位元加至 n 個位元的資料字組, 形成一個 n+k 個位元的新字組若是 2 的冪次方編號, 則保留給同位位元, 其餘的位元則是資料位元此碼可被用在任何長度的字組漢明碼有 k 個檢查字元及 k n 的資料位元, 總共有 n+k 個 2 1 n + k 字元它們之間的關係如下 : 2 以 k 表示, 解出 n 2 k k 1 n + k 1 k n 此關係式可計算出, 與 k 個檢查位元配合所使用之資料位元數的公式漢明碼例子資料字組的 8 個位元為位元位置 : P 1 P 2 1 P P P 1 = 位元 (3,5,7,9,11) 的 XOR = = 0 P 2 = 位元 (3,6,7,10,11) 的 XOR = = 0 P 4 = 位元 (5,6,7,12) 的 XOR = = 1 P 8 = 位元 (9,10,11,12) 的 XOR = = 1 8 位元資料字組與 4 個同位位元一起儲存在記憶體內而成為一個 12 位元的合成字組 13

14 檢查位元之計算當這 12 個位元從記憶體讀取出來時, 它們再一次檢查可能的錯誤, 此同位位元依包括同位位元的相同位元組合來檢查,4 個檢查位元的計算如下 : C 1 = 位元 (1,3,5,7,9,11) 的 XO C 2 = 位元 (2,3,6,7,10,11) 的 XOR C 4 = 位元 (4,5,6,7,12) 的 XOR C 8 = 位元 (8,9,10,11,12) 的 XOR 結果 C = C 8 C 4 C 2 C 1 = , 這表示無錯誤發生 K 個檢查位元所使用之資料位元數檢查位元數 k 遮料位元範圍 m

15 單 - 錯誤更正雙 - 錯誤檢測漢明碼僅能檢測及更正單一錯誤, 多重錯誤則無法檢測藉由加入另外的同位位元至編碼的字組, 漢明碼可以用來更正單一錯誤及檢測出雙錯誤先前 12 位元已編碼的字組變為 P 13, 其中的 P 13 是從其他 12 個位元做互斥或所得到的字組從記憶體讀取出來時, 檢查位元要被計算, 同時同位位元也包含在此 13 個位元偶同位例子若 P=0, 此同位位元是正確的 ( 偶同位 ) 但若 P=1 時, 則此 13 個位元上的同位不正確 ( 奇同位 ) 那麼可能發生下列四種狀況 : 若 C = 0 且 P=0, 無錯誤發生若 C 0 且 P=1, 發生單一錯誤, 且可被更正若 C 0 且 P=0, 發生雙錯誤, 可被檢測但無法更正若 C = 0 且 P=1, 有一錯誤發生在 P 13 位元這種方式可以檢測出多於兩個的錯誤, 但並不保證可以檢測出 15

16 唯讀記憶體的方塊圖 ROM 本身是一個可以永久儲存二進位資訊的記憶體裝置 ROM 的方塊圖如圖 7-9 所示, 它包含 k 個輸入與 n 個輸出唯讀記憶體輸入提供了記憶體的位址, 而輸出則是提供儲存字組的資料位元, 它是由 address 來選擇, 至於 ROM 中的所包含的字組數目則是由 k 條位址輸入線, 所定義出 2 k 不同的位元數目, 也來代表 2 k 個不同的字組, 注意,ROM 並沒有資料輸入, 因為它並沒有寫的動作, 積體電路 ROM 晶片, 有一個或是更多的致能輸入且有時還有三態的輸出來簡化大的 ROM 陣列結構. 16

17 32X8 ROM 的內部邏輯五個輸入則是藉由一個 5 32 的解碼器將它們解碼成 32 個不同的輸出每一個解碼器的輸出代表一個記憶體的位址, 而這 32 個解碼器的輸出和 8 個 OR 閘的每一個相連接 ROM 的真值表儲存在 ROM 內部的二進位可藉由真值表說明, 此表可以看出在每一個位址裡的字組內容 32 8 ROM 的內容可以用類似於表 7-3 的真值表來說明輸入輸出 I4 I3 I2 I1 I0 A7 A6 A5 A4 A3 A2 A1 A

18 依據表 7-3 所規劃的 ROM 規劃此 ROM 的硬體程序, 就是依據所給的真值表結果將其間的連接用熔絲熔斷組合邏輯電路的製作基本上 ROM 是一個包含解碼器及 OR 閘這兩者在一起的單一裝置 ROM 的輸出可以被規劃成代表在組合邏輯電路中輸出變數的布林函數, 它是藉由選擇這些包含在函數裡的最小項之連接來完成 ROM 內部的操作可以用兩種方式來解釋, 第一種解釋就是包含一個儲存字組的固定模型 ; 第二個解釋可以把它看成是, 一個組合邏輯電路製作的單元從這個觀點來看, 每一個輸出端點可以分別被考慮成一個最小項之和的布林函數之輸出當一個組合邏輯電路用一個 ROM 來設計, 它就不需要去設計邏輯電路, 或是表示出此單元的內部邏輯連接 18

19 例題 7-1 用一個 ROM 來設計一個組合邏輯電路此電路接受一個 3 個位元的數, 並且產生一個二進位輸出, 此輸出值等於輸入值的平方第一個步驟就是將此組合邏輯電路的真值表推導出來此電路需要三個輸入及六個輸出以完成所有可能的二進位數 ROM 的最小尺寸必須有三個輸入, 四個輸出, 此三個輸出可以指定出 8 個字組, 所以 ROM 的大小必須為 8 4 例題 7-1 的真值表輸入輸出十進位 A 2 A 1 A 0 B 5 B 4 B 3 B 2 B 1 B

20 例題 7-1 ROM 的完成 ROM 的種類 ROM 中所需的路徑可以用四種不同的方式來規劃第一種稱之為罩冪規劃 (mask programming) 可由半導體製造公司在該單元製造的最後過程中完成製造 ROM 的程序則需要顧客填好適合他想要的 ROM 的真值表此種程序是很昂貴的因為賣方會向顧客收取製作此特別 ROM 罩冪的費用, 基於這種理由, 若有大量製造相同 ROM 的組態時, 罩冪規劃才會較經濟些第二種稱之為可規劃僅讀記憶體 (programmable readonly memory 或 PROM) 的 ROM 則較為經濟這允許使用者在實驗室規劃該 PROM, 以得到所期望輸入位址與儲存字組之間的關係規劃器 (programmer) 它是可以用來製造這種程序的設計 ROM 或 PROM 規劃的硬體程序是不可逆的 20

21 ROM 的種類第三種 ROM 的型式為可清除的 (erasable) 的 PROM 或是 EPROM,EPROM 即使先前已被規劃過了, 但仍可重建其初始值將 EPROM 放置在一特殊的紫外線下一段時間, 短波輻射對作為規劃接點用的內部浮接邏輯閘放電, 在清除後, 此 ROM 回到其初始狀態而可以被規劃出一些新的值第四種 ROM 的型式稱之為可電性清除 (electricallyerasable) 的 PEOM(EEPROM 或 E²PROM), 它的方法如前面 EPROM, 除了先前規劃的接點可以用電氣訊號代替紫外線來將它清除, 這個好處就是清除此裝置時, 不必將它從治具上移走 PLD 的組合三種主要的組合 PLD 的裝置它們之間的不同為其 AND-OR 陣列中的規劃接點之配置可規劃的僅讀記憶體 (PROM) 有一固定的 AND 陣列構造如一解碼器以及可規劃的 OR 陣列此可規劃的 OR 閘是用最小項之和的方式執行布林函數可規劃陣列邏輯 (PAL) 有一個可規劃的 AND 陣列以及一個固定的 OR 陣列, 此 AND 閘規劃成提供布林函數積項之用, 而由每一 OR 閘來取邏輯和可規劃規邏輯陣列 (PLA) 其 AND 及 OR 陣列均可以被規劃, 在 AND 陣列中的積項可被任一 OR 閘所共用, 以提供所需積之和的執行具適用性 21

22 三種 PLD 的構造可規劃邏輯陣列可規劃邏輯陣列 (PLA) 在觀念上和 PROM 很相似, 除了不能提供變數的全部解碼及不能產生所有的最小項外,PLA 內的解碼器則被一個 AND 陣列所取代此 AND 閘被規劃成產生輸入變數所組成的任何乘積項, 然後這些乘積項被連接到 OR 閘以提供所需布林函數的積之和 22

23 PLA 具有 3 個輸入 4 個乘積項及 2 個輸出執行的布林函數為在圖中的每一個 AND 閘所產生的乘積項都被列在該邏輯閘的輸出, 而這些乘積項則是由那些輸入被連接到交叉點且用 X 做標記所決定的而一個 OR 閘的輸出, 則給予此邏輯做被選擇積項之和至於它的輸出則視連接到 XOR 閘的一個輸入來決定, 其結果可能是補數或是保留原來的值規劃表此 PLA 規劃表包括三個部份第一部份列了用數字表示的乘積項第二部份指定在輸入與 AND 閘間所需的路徑第三部份指定了 AND 及 OR 閘間的路徑成績項輸出輸入 (T) (C) A B C F1 F2 A B AC BC A BC

24 規劃表每一個乘積項而言, 它們的輸入用 1,0 或是一 ( 虛線 ) 來標記規劃表中輸入與 AND 閘間的路徑是由標題為輸入這一行所指定的在 AND 與 OR 閘間的路徑是由標題為輸出的行所指定的 PLA PLA 的大小是由輸入數目, 乘積項數目及輸出數目來指定的一個典型的 PLA 積體電路可有 16 個輸入,48 個乘積項, 及 8 個輸出如, 有一個具有 n 個輸入,k 個乘積項,n 個輸出的 PLA 其內部邏輯包含了 n 個緩衝一反相,k 個 AND 閘,m 個 OR 閘, 及 m 個 XOR 閘當利用 PLA 來設計一個數位系統時, 不需要像圖 7-14 那樣畫出此單元的內部接線, 所需要的就是一個 PLA 的規劃表 PLA 可做罩冪規劃或現場規劃, 24

25 例題 7-2 用 PLA 來執行下列兩個布林方程式 : F = ( A, B, C) = 1 F = ( A, B, C) = 2 (0,1,2,4) (0,5,6,7) 此二個函數可用圖 7-15 之卡諾圖加以簡化, 這二個函數的真值與補數都用積之和的型式加以簡化, 產生的最少乘積項的組合為 : F = ( AB+ AC+ BC 1 ) F = AB+ AC+ ABC 2 例題 7-2 之解答 25

26 可規劃陣列邏輯可規劃陣列邏輯是一個具有一固定 OR 陣列與一可規劃 AND 陣列的可規劃邏輯裝置由於僅有 AND 閘可規劃, 所以此種 PAL 較容易規劃, 但不像 PLA 那樣的適用典型的 PAL 積體電路可能有 8 個輸入,8 個輸出及 8 個區域而每個區域均有一組 8 個寬度的 AND-OR 閘, 至於輸出端子, 有時則用三態緩衝器或是反相器來區分當用 PAL 設計時, 布林函數必須簡化成可適合每一部份, 不像 PLA, 一個乘積項不可能由兩個或更多的 OR 閘來分享因此, 每一個函數均可自行簡化, 而不用考慮共用的乘積項而每一區域內的乘積項數目是固定的, 若該函數中乘積項數目過大時, 那麼就可能需要兩個區域來執行一個布林函數 PAL 具有 4 個輸入 4 個輸出及 3 個寬度的 AND-OR 結構 26

27 用 PAL 設計組合邏輯電路布林函數 w( A, B, C, D) = x(a, B,C, D) y( A, B, C, D) = z( A, B, C, D) = 化簡後之布林函數 = w = ABC + A B CD (2,12,13) (7,8,9,10,11,12,13,14,15) (0,2,3,4,5,6,7,8,10,11,15) (1,2,8,12,13) x = A + BCD y = A B + CD + B D z = ABC + A B CD + AC D + A B C D = w + AC D + A B C D PAL 規劃表除了 AND 閘需要規劃外, 其餘均與 PLA 的規劃表相似 PAL 規劃表成績項 AND 輸入 A B C D W w = ABC + A B CD x = A + BCD y = AB + CD + B D z = w + AC D + A B C D 27

28 規劃表所指定的 PAL 熔絲路徑圖循序可規劃裝置數位系統常用正反器及邏輯閘來設計電路 PLD 只包含了邏輯閘, 因此當設計數位系統時, 就有必要包括額外的正反器循序可規劃裝置則同時包含了邏輯閘與正反器因此, 此裝置可以被規劃成執行各種不同的循序電路功能我們將它分成三個類型來描述, 而不深入探討其詳細的構造 1. 循序 ( 或簡單 ) 可規劃邏輯裝置 (SPLD) 2. 複雜的可規劃邏輯裝置 (CPLD) 3. 現場可規劃邏輯陣列 (FPGA) 28

29 SPLD SPLD 在積體電路元件內除了有 AND-OR 陣列外, 還包括了正反器, 一個循序電路就如圖 7-18 所示一個 PAL 或 PLA 被修改就是利用包含從暫存器連接到一些正反器的變動至於電路的輸出則可以由 OR 閘或正反器的輸出得到最常被用到的 SPLD 型態是用 D 型正反器和 PAL 組合在一起 SPLD 的每個部份被稱做 marcocell, 一個 marcocell 就是一個電路, 它包含一個積之和的組合邏輯函數及一個可自由選擇的正反器 29

30 現場可規劃邏輯序列 (FPLS) 第一種可規劃裝置被發展出來, 主要是為了要製作循序電路典型的 FPLS 則是由一個 PLA 及幾個正反器的輸出所組成的而這些正反器適合被規劃成 JK 型或 D 型正反器的操作 FPLS 並不是很成功的 macrocell 一個典型的 SPLD IC, 它的包裝裡就有 8 個到 10 個 macrocell, 所有正反器都被連接到共同時脈輸入, 同時所有三態緩衝器都由 OE 輸入來控制 macrocell 可以有其他規劃特色, 典型的規劃是可以自由選擇的包括使用或不使用此正反器的能力, 選擇時脈邊緣的極性, 暫存器的清除與設定的選擇, 以及輸出是真或假的選擇等 30

31 CPLD 一個 CPLD 是收集一些個別的 PLD 把它們放在一個單獨的積體電路上一個普通的 CPLD 結構如圖 7-20 所示它透過一個可規劃的開關矩陣將多重的 PLD 交互連接輸出 / 輸入方塊提供到 IC 接腳的連接每支 I/O 接腳則是由三態緩衝器推導出來的, 它可以被規劃成輸入或是輸出, 而開關矩陣接受從 I/O 方塊來的輸入, 且直接將它傳送至個別的 macrocell 31

32 FPGA 現場可規劃邏輯陣列 (FPGA) 是一個 VLSI 電路 VLSI 設計中, 最基本的元件就是邏輯陣列典型的 FPGA 包含上百個或上千個邏輯方塊陣列, 且由可規劃的輸入及輸出方塊所圍繞, 且使用可規劃交互連接將它們連接在一起典型的 FPGA 邏輯方塊包含查看表格多工器邏輯閘及正反器此查看表格是儲存在 SRAM 內的真值表, 且提供此邏輯方塊一個組合邏輯電路函數使用 RAM 來代替 ROM 的好處就是可以將規劃好的真值表寫入記憶體而缺點就是記憶體容易變的且當電源重新開始時, 則查看表格的內容必須重新載入, 而程式可由主電腦或另一個 PROM 下載程式則一直被保留, 直到 FPGA 重新被規劃或是電源被關掉每次電源被打開, 這裝置就必須被重新規劃在程式中藉由使用不同的邏輯製作, 來重新規劃 FPGA, 此法可被用在不同的應用中用 PLD,CPLD 或是 FPGA 來設計電路則需要額外的電腦輔助設計工具 (CAD) 來製造合成程序可利用的工具如用產生圖形輸入包裝及硬體描述語言 (HDL), 例如 ABEL,VHDL 及 VERILOG 合成工具則產生架構及連接邏輯方塊以符合用 HDL 描述的高階設計 32

0 0 = 1 0 = 0 1 = = 1 1 = 0 0 = 1

0 0 = 1 0 = 0 1 = = 1 1 = 0 0 = 1 0 0 = 1 0 = 0 1 = 0 1 1 = 1 1 = 0 0 = 1 : = {0, 1} : 3 (,, ) = + (,, ) = + + (, ) = + (,,, ) = ( + )( + ) + ( + )( + ) + = + = = + + = + = ( + ) + = + ( + ) () = () ( + ) = + + = ( + )( + ) + = = + 0