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跃焦
6 years ago
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1 计算机组成实验指导书 Pipelined RISC with Forwarding & Stalls 计算机组成实验指导书 SOME-COA-LAB v4 1 of 16

2 1. OVERVIEW 1.1 实验名称简单的类 MIPS 多周期流水化处理器实现 1.2 实验目的理解并实现 CPU 的 Pipeline, 以及 Data Hazard, Branch Hazard 的处理 1.3 实验范围本次实验将覆盖以下范围 ISE 的使用使用 VerilogHDL 进行逻辑设计 VirtexII Pro 实验板的使用 ( 可选 ) 1.4 实验预计时间每次 2 小时,6~8 次 1.5 实验要求作业 / 报告邮箱 :coa.2012.assignment@gmail.com 2~3 人一组, 自由组合每周提交周报 ( 组长负责 ), 最终提交实验报告, 周报和实验报告模板, 见 WeeklyReport.doc 文件第一周提交总体设计和接口文档, 工程中尽量避免接口修改运行指定代码并给出运行结果 ; 推荐使用自编代码, 但代码实验报告和 PPT 中必须体现各类 Hazard 针对上面的代码画出 5 级流水时序图每组制作 PPT 一份进行课程设计验收 1.6 注意事项本实验的逻辑设计工具为 Xilinx ISE9.1, 但不仅限于此, 学生可以使用自己喜欢的逻辑设计工具, 如 Snyplify 等, 也可直接在 ModelSim 中完成注意实验报告的格式统一, 缩进 ( 禁用 Tab) 行间距字体等计算机组成实验指导书 SOME-COA-LAB v4 2 of 16

2. 新建工程 2.1 实验描述 2.1.1 新建工程 1. 启动 ISE 9.1i 2. 选择 File > New Project 出现 New Project Wizard 3. Project Name 填写 lab6, 选择工程 Project Location,Top-level Source Type 选择 HDL 点击 Next 4.

3 2. 新建工程 2.1 实验描述新建工程 1. 启动 ISE 9.1i 2. 选择 File > New Project 出现 New Project Wizard 3. Project Name 填写 lab6, 选择工程 Project Location,Top-level Source Type 选择 HDL 点击 Next 4. Device Properties 中各属性填写如下 : Product Category: ALL Family: Virtex2P Device: XC2VP30 Package: FF896 Speed: -7 Synthesis Tool: XST(VHDL/Verilog) Simulator: ISE Simulator Modelsim-SE (verilog) [ 注 : 这次将用 Modelsim 仿真 ] Preferred Language: Verilog 确认 Enable Enhanced Design Summary 已勾选 5. 点击 Next 6. 在 New Project Wizard Create New Source 中点击 Next 7. 在 New Project Wizard Add Existing Sources 中点击 Next 8. 在 New Project Wizard Project Summary 中点击 Finish, 结束建立工程作者计算机组成实验指导书 SOME-COA-LAB v4 3 of 16 修改日期

4 3. TOP 模块 3.1 实验描述分别实现 Memory, Decoder, ALU, Register Files, Data Hazard 如果有时间可以在此基础上实现分支预测和 L1 Cache 的主要功能基本模块的实现, 插入级间寄存器 Top 文件编写 Forwarding 的实现 Stall 的实现基本模块单周期结构 : 下面是单周期 MIPS 的主要结构 : 其中逻辑如下 : 一译码计算机组成实验指导书 SOME-COA-LAB v4 4 of 16

5 二 ALUCtrl 多周期基本结构 : 将单周期 CPU 进行分割, 插入 4 级寄存器, 将其分割为 IF,ID,EX,M,WB 五大部分 : 计算机组成实验指导书 SOME-COA-LAB v4 5 of 16

6 其中 Control 的输出需要被保存下来, 以供后续每级流水使用如下所示 : 计算机组成实验指导书 SOME-COA-LAB v4 6 of 16

7 3.1.2 Forwarding 首先, 分为两类 Data Hazard: 如 : Sub $2, $1, $3 And $12, $2, $5 EX/MEM.RegisterRd = ID/EX.RegisterRs = $2 ( 一 ) EX 级,1a 和 1b: 其中,ForwardA,ForwardB 参见下面的结构图 : 计算机组成实验指导书 SOME-COA-LAB v4 7 of 16

8 ( 二 ) MEM 级 2a,2b: 计算机组成实验指导书 SOME-COA-LAB v4 8 of 16

9 结构图如下 : Stalls 的实现 : Stall 的实现通过插入 nops, 可通过 mux 选择来源为本级输出或上级级间寄存器结构图 : 计算机组成实验指导书 SOME-COA-LAB v4 9 of 16

10 3.1.4 分支预测 ( 非必需实验 ) 需要加入 flush 流水线的功能 ( 一 ) 静态分支预测 Assume Branch Taken Assume Branch Not Taken ( 二 ) 动态分支预测 (1 位或 2 位预测器 ) 计算机组成实验指导书 SOME-COA-LAB v4 10 of 16

3.1.5 编写功能注意, 由于各种变量名称极为复杂, 推荐在着手编码之前为自己选择一套命名规范另外, 由于 MEM 级的 Branch 会影响 PCSrc 的值, 从而影响下次 PC, 因此需要为 Control 加入 RESET 功能, 将 Branch 置零写完代码后在综合选项中运行语法检查 3.1.6

11 3.1.5 编写功能注意, 由于各种变量名称极为复杂, 推荐在着手编码之前为自己选择一套命名规范另外, 由于 MEM 级的 Branch 会影响 PCSrc 的值, 从而影响下次 PC, 因此需要为 Control 加入 RESET 功能, 将 Branch 置零写完代码后在综合选项中运行语法检查代码指导命名规范所有寄存器线模块名称应符合统一的命名规范, 不做硬性规定, 但命名应当能够反映功能与类型, 并在整个工程中保持统一如 :ID_EX_WriteMem 等模块划分顶层模块 top 下, 分别设计 IF,ID,EX,MEM,WB 五个子模块, 模块中包括逻辑功能模块与栈间寄存器模块 ( 如果包含 ) 接口定义在工程设计初期, 应当协同确定各个模块的功能划分, 并且确定模块间的接口与时序接口定义必须在编写代码前完成, 并给出接口定义文档栈间寄存器栈间寄存器的编写应当注意触发条件以及对流水线 Stall 的考虑流水线应对 Stall 可以有两种方式, 一种是栈间寄存器保持原值, 另一种是清空前面的流水级 ( 考虑一下这两种方法各自有什么优缺点 ) 这里给出一个使用 Reset 前几级栈间寄存器的例子, 实际编写时根据需要编写自己的栈间寄存器计算机组成实验指导书 SOME-COA-LAB v4 11 of 16

12 使用 reg_b 类型可以方便创建栈间寄存器的实例 : 其中,rst 用于栈间寄存器的清零,RST_AT_HIGH 表示高位清零 ID 模块中寄存器堆零号寄存器永远为 0x0 注意, 由于寄存器堆的输入并非同时到达, 因此需要使用时钟下降沿进行寄存器写操作以保证写操作在 WB 阶段一个周期内完成同时, 在系统启动时, 应当将寄存器初始化为零这里提供一个样例, 请根据功能自行填充代码, 以实现读写功能 : module register_set( clk,//input rst,//input //Other Inputs or Outpus ); input clk; input rst; // Other in/outputs 作者计算机组成实验指导书 SOME-COA-LAB v4 12 of 16 修改日期

13 reg[`wordwidth-1:0] gpreg[31:0]; //32 registers in MIPS CPU clk) begin if(rst == 1) begin gpreg[0]<=0; gpreg[1]<=0;... end else if(regwrite==1) begin... end end end module 仿真测试 1. 编写汇编代码, 手工计算或者使用我们提供的翻译器转化为二进制代码文件如下面的代码 : lw $1, 40($0) ; 1 lw $2, 44($0) ; 5 lw $3, 48($0) ; 8 add $4, $1, $2 ; $4=6 sub $5, $3, $1 ; $5=7 and $6, $2, $1 ; $6=1 lw $10, 40($0) ; 1 lw $10, 40($0) ; 1 lw $10, 40($0) ; 1 or $7, $3, $1 ; $7=9 slt $8, $3, $1 ; $8=0 beq $0, $0, end ; to end add $9, $7, $8 ; $9=9, not executed end: lw $10, 40($0) ; 1 lw $10, 40($0) ; 1 lw $10, 40($0) ; 1 lw $10, 40($0) ; 1 lw $10, 40($0) ; 1 2. 将上述代码转为二进制 Codes, 保存为文件, 文件名自定, 这里假定是 result.txt, 将数据保存为 data.txt 然后在 Top 中加入下面面代码 : initial $readmemb( result.txt, instmem.membuf, 8 h0); $readmemh( data.txt, datamem.membuf, 8 ha); end 3. 在 Sources 窗口中, 将 Sources for 下拉框选择为 Behavioral Simulation 4. 在 Top(Top.v) 模块上点击右键, 选择 New Source 5. 文件类型为 Test Bench WaveForm, 文件名自定 6. Associate Source 中选择 Top,Next.. 作者计算机组成实验指导书 SOME-COA-LAB v4 13 of 16 修改日期

选中 Sources 中的设备, 在 Processes 中运行 Compile HDL

14 7. Finish 8. 弹出的 Initial Timing and Clock Wizard Initialize Timing 中, 使用 clock_in 作为时钟输入, 仿真周期自定 9. 设置输入波形下面给出一个样例 : 10. 选中 Sources 中的设备, 在 Processes 中运行 Compile HDL Simulation Lib: 如若找不到 excutable simulator, 右键选中图中 Compile HDL Simulation Lib, 点击属性计算机组成实验指导书 SOME-COA-LAB v4 14 of 16

15 11. 将 testbench 添加至工程, 如下图 : 12. 双击 Sources 中出现的 test_tb_x.v 文件, 可以查看具体的代码, 添加图中标注的代码修改输入这里修改的目的是, 将 reset 信号的作用时间包含初始化和 PC 指令两部分, 并且 PC 置零在初始化之后如不需, 也可不修改计算机组成实验指导书 SOME-COA-LAB v4 15 of 16

;$4= or $5, $3, $4 ;$5= slt $5, $5, $1 ;$5= sw $3, 52($5) ; and $5, $3, $4 ;$5= lw $6, 48($0) ;$6= beq $5,

16 13. 运行仿真, 可以看到仿真结果 ( 操作小技巧 : 小键盘 -, +, 快速缩放波形视野 ) 检查波形, 如果有错, 检查代码逻辑, 重新仿真 3.2 实验验证代码计算每个寄存器的值并验证, 画出流水时序图 : lw $1, 40($0) ;$1= lw $2, 44($0) ;$2= add $3, $1, $2 ;$3= sub $4, $2, $1 ;$4= or $5, $3, $4 ;$5= slt $5, $5, $1 ;$5= sw $3, 52($5) ; and $5, $3, $4 ;$5= lw $6, 48($0) ;$6= beq $5, $6, end add $5, $5, $5 ;$5= end: sw $5, 44($4) 数据 Address=40, Data=1 Address=44, Data=5 Address=48, Data=4 计算机组成实验指导书 SOME-COA-LAB v4 16 of 16

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untitled niosii H:\DB2005\project\niosDK\Example\NiosSmall QuartusII4.2 File -> New Project Wizard Diectory,Name,Top-Level Entity Add Files EDA Tools Setting Finish, OK H:\DB2005\project\niosDK\Example\NiosSmall