PC 机中的存储器

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盗瓦巫
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1 计算机组成原理第四章存储器 -DRAM

2 PC 机中的存储器

3 本章内容 4.1 概述 4.2 主存储器 4.3 高速缓冲存储器 4.4 辅助存储器寄存器缓存主存磁盘磁带

4 4.1 概述 1. 存储器分类 2. 存储器的层次结构

5 存储器在计算机系统中占有重要地位 1. 当前计算机正在执行的程序和数据均存放在存储器中, CPU 直接从存储器取指令或存取数据 2. 输入 / 输出设备增多, 采用 DMA 或输入 / 输出通道技术, 在存储器和输入输出系统之间直接传送数据 3. 共享存储器的多处理机的出现, 存储器存放共享数据

6 分类按存储介质半导体存储器磁表面存储器磁芯存储器光盘存储器按存取方式 (read/write load/store access) 内存 (memory, main/primary/internal memory) 随机存储器 RAM(Random Access Memory) 只读存储器 ROM(Read-Only Memory) 外存 (storage,auxiliary/external/secondary memory) 串行访问存储器直接访问存储器按工作机制 SRAM/DRAM,asynchronous/synchronous DRAM,DDR SDRAM 按在系统中的地位主存 ( 内存 ) 辅存 ( 外存 ) 缓存 (Cache Buffer) 在线 (online) 离线 (offline)

7 存储器的分类按存储介质半导体存储器半导体器件组成, 超大规模集成电路芯片优点 : 体积小, 功耗低, 存取时间短缺点 : 电源消失, 所存信息也随即丢失, 属于一种易失性 (Volatile) 两类 : 双极型 (TTL) 半导体存储器, 速度高 ;MOS 半导体存储器, 集成度高且制造简单成本低廉功耗小, 广泛应用磁表面存储器在金属或塑料基体的表面涂上一层磁性材料作为记录介质按载磁体形状的不同, 分为磁盘磁带和磁鼓光盘存储器光盘存储器是应用激光在记录介质 ( 如磁光材料等 ) 上进行读写的存储器, 具有非易失性的特点光盘记录密度高耐用性好可靠性高和可互换性强等优良特点

8 存储器的分类按存储介质分磁芯存储器 (Core memory) 磁芯是使用硬磁材料做成的环状元件, 在磁心中穿有驱动线 ( 通电流 ) 和读出线, 这样便可以进行读写操作 ( 访问时间 :10ms) 磁芯属于磁性材料, 非易失性 (Non-Volatile) AGC 使用 : 体积庞大工艺复杂 (by hand) 且功耗大, 已弃用

9 Magnetic drum storage(1932 发明 ) 磁头与鼓筒表面保持微小而恒定的间隙 (0.02~ 以下 ) 并沿鼓筒轴线均匀排列 IBM 650 系列计算机中的主存储器,1953~1962 磁鼓长 12 英寸,12500 转 /S, 每支可以保存 1 万个字符 ( 不到 10K)

10 存储器的分类按存取方式分随机存储器 RAM(Random Access Memory) 存储器中任何存储单元的内容都能随机存取存取时间与存储单元的物理位置无关如主存储器由于存取原理的不同, 又分为静态 RAM 和动态 RAM SRAM 以触发器原理寄存信息 DRAM 以电容充放电原理寄存信息 SDRAM? DRAM was patented in 1968 by Robert Dennard at IBM

11 存储器的分类按存取方式分只读存储器 ROM(Read Access Memory) 只能对其存储的内容读出, 不能对其重新写入的存储器掩模型只读存储器 MROM(Masked ROM) 采用掩模工艺, 把原始信息记录在芯片中, 一旦制成就无法更改可编程只读存储器 PROM(Programmable ROM) 可擦除可编程只读存储器 EPROM(Erasable Programmable ROM) 电可擦除可编程的只读存储器 EEPROM(Electrically Erasable Programmable ROM) 快擦型存储器 Flash Memory 在线编程, 速度比 EEPROM 要快得多

12 存储器的分类按存取方式分串行访问存储器对存储单元进行读写操作时, 需按其物理位置的先后顺序寻找地址, 则这种存储器叫做串行访问存储器如磁带也叫顺序存取存储器直接存取存储器如磁盘磁盘

13 存储器的分类按在计算机中的作用分主存储器 : 和 CPU 直接交换信息速度快容量小每位的价格高 ; 辅助存储器 : 主存的后援存储器速度慢容量大每位价格低缓冲存储器 : 用于两个速度不同的部件之间, 起到缓冲作用

14 存储器分类存储器静态 RAM(SRAM) 随机存储器 (RAM) 动态 RAM(DRAM) 主存储器掩模式 ROM 可编程式 PROM 只读存储器 (ROM) 可擦写式 EPROM 缓冲存储器电擦写式 EEPROM 磁盘辅存储器磁带光盘快擦型存储器 Flash Memory

15 存储器应用表存储器 SRAM DRAM ROM PROM EPROM E 2 PROM Flash Memory 目前主要应用 Cache 计算机主存储器 ( 内存 ) 固定程序, 微程序控制器存储器用户自编程序, 用于工业控制机或电器中用户编写并修改程序或产品试制阶段编程序 IC 卡存储器固态盘 ( 优盘 ) IC 卡

16 存储器的层次结构存储器有三个主要特性 : 速度容量位价 ( 即价格 / 位 ) CPU 寄存器缓存主存磁盘磁带速度容量位价最高最小最高

17 三级存储体系结构三级存储系统 : 缓存主存辅存主存 - 缓存层次主存 - 辅存层次辅助硬件 CPU 高速缓存 Cache 主存辅助硬件和软件辅存

18 Cache- 主存与主存 - 辅存层次的区别

19 典型指标

20 4.2 主存储器 1. 概述 2. 半导体存储芯片 3. RAM 4. ROM 5. 存储器与 CPU 的连接 6. 存储器的校验海明码 7. 提高访存速度的措施

21 本节内容 1. 主存储器的基本组成和技术指标 2. 主存储器 ( 半导体存储器 ) 静态 RAM 随机存储器 (RAM) 动态 RAM 掩模式 ROM 可编程式 PROM 只读存储器 (ROM) 可擦写式 EPROM 电擦写式 EEPROM 3. 存储器与 CPU 的连接 4. 存储器的校验海明码 5. 提高访存速度的措施

22 主存的基本组成 : 存储芯片

23 主存和 CPU 的接口

24 主存的主要技术指标存储容量 : 指存储器所能存储的二进制代码总数有 2 种表示方法 : 几个单位 : 1) 存储二进制信息的总位数 :bits 存储容量 = 存储单元个数 X 存储字长 2) 存储字节的总数 : Bytes 存储容量 = 存储单元个数 X 存储字长 /8 字节 :Byte 位 :bit 1B=8b 1KB=2 10 B, 1MB=2 20 B, 1GB=2 30 B, 1TB=2 40 B

25 主要技术指标速度指标 : 存取时间和存储周期存储器的带宽存取时间 (MEM Access Time): 指从启动一次存储器操作到完成该操作所需的全部时间读出时间 : 从存储器接收到有效地址开始, 到产生有效输出所需的全部时间写入时间 : 从存储器接收到有效地址开始, 到数据写入被选中单元所需的全部时间存储周期 (Mem Cycle Time): 指连续启动两次独立的操作 ( 如两次读操作 ) 所需的最小间隔时间通常大于存取时间存储器的带宽 : 单位时间里存储器所存取的最大信息量单位 : 以位 / 秒字节 / 秒例 : 存取周期为 500ns, 每个存取周期可访问 16 位, 则它的带宽为位 =32 10 位 / 秒 32M位 / 秒秒

26 字存储顺序 (Byte Ordering) 字存储顺序中, 字节的次序有两种小尾端 (small endness): 低地址, 低字节大尾端 (big endness): 低地址, 高字节字地址大尾端字地址小尾端 /41

27 数据的存放位置在数据不对准边界的计算机中, 数据 ( 例如一个字 ) 可能在两个存储单元中此时需要访问两次存储器, 并对高低字节的位置进行调整后, 才能取得一字存储器地址 ( 十进制 ) 字 ( 地址 2) 半字 ( 地址 0) 0 字节 ( 地址 7) 字节 ( 地址 6) 字 ( 地址 4) 4 8 半字 ( 地址 10) 半字 ( 地址 8) llxx@ustc.edu.cn 27/41

28 边界对准问题 (Memory Alignment) 为了便于硬件实现, 通常要求多字节的数据在存储器的存放方式能满足边界对准的要求字对齐 : 左移两位, 按字访问存储器字 ( 地址 0) 0 字 ( 地址 4) llxx@ustc.edu.cn 在对准边界的 32 位字长的计算机中, 半字地址是 2 的整数倍, 字地址是 4 的整数倍, 双字地址是 8 的整数倍当所存数据不能满足此要求时, 可填充一个至多个空白字节字节 ( 地址 11) 字节 ( 地址 10) 字节 ( 地址 9) 字节 ( 地址 8) 地址 ( 十进制 ) 字节 ( 地址 15) 字节 ( 地址 14) 字节 ( 地址 13) 字节 ( 地址 12) 12 半字 ( 地址 18) 半字 ( 地址 16) 半字 ( 地址 22) 半字 ( 地址 20) 双字 ( 地址 24) 双字双字 ( 地址 32) 双字 /41

29 例 :Byte Ordering & Memory Alignment

30 主存中存储单元的地址分配按字节寻址按字寻址

31 存储芯片的译码驱动方式线选法特点 : 用一根字选择线 ( 字线 ) 直接选中一个存储单元的各位 ( 如一个字节 ) 这种方式结构简单, 但适于容量不大的存储芯片位线 : 数据线

32 存储芯片的译码驱动方式重合法特点 : 被选单元有 X Y 两个方向的地址决定, 因此叫重合法一位片 : 当构成 1KX1 字节的存储器时, 需用 8 片

33 静态 RAM (SRAM) 基本存储电路由 6 个 MOS 管构成 : T 1 ~T 4 组成双稳态触发器 T 1,T 2 为放大管, T 3,T 4 为负载管, T 5,T 6 为开关控制管 X 地址译码线 V cc 读出 : 选通 T 5,T 6 A 点与 I/O 连通 B 点与 I/O 连通 T 3 T 4 T 5 A T 1 T 2 B T 6 写入 : 选通 T 5,T 6 A 点与 I/O 连通 B 点与 I/O 连通 T 7 (I/O) D 0 接 Y 地址译码线 D 0 T 8 (I/O)

34 基本工作原理 A,B 点的电平代表该六管单元的二进制信息状态 ; 写信息 : 当地址选择线为高电平,T 5,T 6 导通, 则 I/O 线与 A 点相连,I/O 线与 B 点相连 ; 若写入 1, 则 A= 1,B= 0, 使 T 1 截止,T 2 导通写入 0,A= 0,B= 1 T 1 导通,T 2 截止此时写入信号与地址译码信号消失, 该六管单元状态仍然保持稳定 ; 当要读出信息 : 地址选择线为高电平, 使 T 5,T 6 导通, 则 A 点,B 点状态分别被送至 I/O,I/O 线, 且六管单元的状态不变 SRAM 电路工作稳定, 不需要刷新电路, 但 MOS 管数多, 集成度不高, 且功耗较大

35 I/O 读写控制? X 地址译码线 V cc T 3 T 4 T 5 A B T 6 T 1 T 2 D 0 D 0 T 7 (I/O) 接 Y 地址译码线 T 8 (I/O)

36 芯片结构由许多基本的六管单元电路组成 ; 容量为单元数与数据线位数的乘积 Intel 2114 外特性示意图 WE CS A 0 A 1 I/O 1 I/O 2 I/O 3 A 9 I/O 4 V cc GND

37 2114RAM 矩阵结构示意图 4 位片 (4 组 )

38 2114(SRAM) 时序读周期 : 地址有效 CS 有效数据输出 CS 复位地址撤销只有当地址有效经 t A 后, 且当片选有效经 t CO 后, 数据才能稳定输出地址有效读周期 t RC 地址失效读出时间 t A A CS 片选失效稳定所需时间 t CO t OHA D OUT 数据有效 t CX 维持时间 t OTD 数据稳定高阻

39 2114(SRAM) 时序写周期 : 地址有效 CS 有效数据有效 CS 复位 ( 数据输入 ) 地址撤销 TAW 滞后时间 ;TW 写入时间 ;TWR 写恢复时间 t WC ADD WE t AW t w t WR CS t DTW Dout t DW t DH Din 异步 : 需要精心设计信号时序

40 SSRAM: 同步 SRAM SDR SSRAM:Single Data Rate 应用简便 : 信号被锁存到寄存器中, 读写过程的延时等待, 被限制在时钟作用间隔内支持突发读写模式在时钟的上升沿传输数据读写操作共用数据总线 DDR SRAM 在时钟的上升沿和下降沿各传输一次数据 QDR SRAM 读写总线独立 : 可同时进行读写

41 动态 RAM(DRAM) DRAM 靠电容存储电荷的原理寄存信息电容上有足够多的电荷表示存 1, 电容上无电荷表示存 0 电容上的电荷一般只能维持 1~2ms 再生或刷新 : 必须在 2ms 内对其所有存储单元恢复一次原状态与 SRAM 相比, 集成度更高功耗更低常见的 DRAM 基本单元电路有三管式和单管式两种

42 三管 MOS 动态 RAM 读出时 : T4 预充电, 使读数据线为 Vdd(?) 读选择打开 T2 若 Cg 有电荷, 则 T1 导通, 数据线降为零电平 ; 若无电荷,T1 截止, 数据线保持高电平读出信息与原存信息相反写入时 : 由写选择线打开 T 3,C g 随写入信息充电 ( 写 1 ) 或放电 ( 写 0 )

43 1KX1 位三管 MOS 动态 RAM 结构

44 单管 MOS 动态 RAM 读 : 字线 (worldline) 为高使 T 导通, 若电容 C s 上有电荷, 经 T 管在数据线 (bitline) 上产生电流, 可视为读出 1 若 C s 无电荷, 则数据线上无电流, 可视为读出 0 读结束时,C s 的电荷已泄放完毕, 故是破坏性读出, 必须再生读出 - 刷新放大器写 : 字线为高电平使 T 导通, 若数据线上为高电平, 则经 T 管对 C s 充电, 使其存 1 ; 若数据线为低电平, 则 C s 经 T 放电, 使其无电荷而存 0 字线 (worldline)= 行选字线 T 位线 C s

45 单管动态 RAM 芯片 4116 芯片存储矩阵与 C 反相与 C 同相

46 单管动态 RAM 芯片 4116 芯片结构 16KX1 位存储芯片 ; 行列地址分开送 ;128X128 存储矩阵

47 DRAM 芯片 4464 It has 64K addressable locations which means it needs 16 address inputs, but it has only 8. The row address (A0 through A7) are placed on the address pins and strobed into a set of internal latches. The column addres (A8 through A15) is then strobed in using CAS.

48 动态 RAM 读时序

49 动态 RAM 写时序

50 Simplified Read-Modify-Write Cycle

51 How DRAM Works( 读 1 位 )

52 Turning Bits Into Bytes (2 x This Picture) 4116 是 16KX1 位如何构成一个字节

.. DRAMs are typically placed on SIMM boards.

53 SIMM: Single In-line Memory Modules Larger DRAMs are available which are organized as 1M X 1, 4M X 1, 16M X1, 64M X 1, 256M X 1... DRAMs are typically placed on SIMM boards. 30-pin SIMMs (8bits data) come in 1M X 8, 1M X 9 (parity), 4M X 8, 4M X pin SIMMs (32bits data)come in 1/2/3/8/16M X 32 or 1M X 36 (parity).

54 动态 RAM 的刷新刷新过程读出 - 写回 : 由刷新放大器 ( 读出放大器 ) 协助刷新时机读写操作时 : 选通一行, 即进行该行的刷新! 刷新周期 ( 再生周期 ) : 按行集中刷新两种刷新方式集中刷新分散刷新

55 动态 RAM 的刷新 : 集中式刷新在一个刷新周期内, 利用一段固定的时间, 依次对存储器的所有行逐行刷新刷新期间停止正常读写例 :1024 行, 工作周期 =200ns, 刷新周期 =2ms 总工作周期数 = 2ms/200ns = 个 1024 个用于刷新 ( 集中式 ) 8976 个用于存取

56 集中式刷新时间分配图

57 动态 RAM 的刷新 : 分布式刷新方式一 ( 分散刷新 ): 每个工作周期刷新一行例 : 1024 行, 工作周期 =200ns, 刷新周期 =2ms 存储器工作周期 = 访问周期 + 刷新时间 ( 一个访问周期 )= 400ns 刷新周期 = 1024 X 400 = 409.6us 速度下降

58 动态 RAM 的刷新分布式刷新 ( 续 ) 方式二 ( 异步刷新 ): 每隔一定间隔 (= 刷新周期 / 行数 ) 刷新一行例 : 1024 行, 工作周期 =200ns, 刷新周期 = 2ms 刷新间隔 = 刷新周期 / 行数 = 2ms/1024=1.95µs 需硬件支持

59 三管与单管 DRAM 的刷新电路三管 DRAM 的刷新放大器单管 DRAM 的再生 - 刷新放大器

60 动态 RAM 与静态 RAM 的比较 DRAM 的应用比 SRAM 要广泛 ( 主存 ) DRAM 集成度高功耗为 SRAM 的 1/6 价格为其 1/4 DRAM 由于使用动态元件 ( 电容 ), 速度比 SRAM 低, 单管 DRAM 需配置再生电路容量不大的高速存储器大多用 SRAM 实现 DRAM 所涉及的操作预充电 (Precharge) 行选通 (RAS) 行激活 Active CAS 读 / 写刷新 (recharge,refresh)

61 内容 1. 主存储器的基本组成和技术指标 2. 主存储器 ( 半导体存储器 ) 静态 RAM 随机存储器 (RAM) 动态 RAM 掩模式 ROM 可编程式 PROM 只读存储器 (ROM) 可擦写式 EPROM 电擦写式 EEPROM 3. 存储容量的扩展存储器与 CPU 的连接 4. 存储器的校验海明码 5. 提高访存速度的措施

62 Processor to Memory Device I/F

63 存储容量, 地址空间

64 存储容量的扩展存储容量的扩展 : 当一片 RAM 存储芯片不能满足存储容量需要时, 就需要将若干片 RAM 存储芯片组合起来, 构成满足存储容量要求的存储器三种扩展方法 : 1. 位扩展 : 增加存储字长 2. 字扩展 : 增加存储字的数量 3. 字位扩展存储芯片的连接, 主要完成三种线的连接 1. 地址线 A 0 ~A n 的连接 2. 数据线 I/O 0 ~I/O n 或 D 0 ~D n 的连接 3. 控制线的连接, 如片选 CS 读 / 写 WE

65 位扩展法仅在字长 ( 位数 ) 扩展, 字数不做扩展字数满足要求, 而位数不够时, 应采用位扩展例 : 使用 8K*1 位的 RAM 构成 8K*8 位的存储器分三步 : (1) 使用 8 片 8K*1 的 RAM 芯片, 每片有 13 根 (A 0 ~A 12 ) 地址线,1 根 (I/O) 数据线 (2) 每片 RAM 的 1 位数据线分别接置数据总线的相应位 (D 0 ~D 7 ) (3) 将 8 片地址线的相应位 (A 0 ~A 12 ) 并联后接至地址总线的相应位上

66 由 8K*1 位的 RAM 构成 8K*8 位的存储器连接图 I/O 5 I/O 6 I/O 7 I/O I/O 地址总线 A 0 ~A 12 A 8k*1 A0 A 12 1 I/O 2 I/O I/O D 0 数据总线 D 0 ~D 7 D 7

67 位扩展的原则实现位扩展的原则是 : 1 多个单片 RAM 的 I/O 端并行输出 2 多个 RAM 的 CS 端接到一起, 作为 RAM 的片选端 ( 同时被选中 ); 3 地址端对应接到一起, 作为 RAM 的地址输入端 4 多个单片 RAM 的 WE 端接到一起, 作为 RAM 的读 / 写控制端 ( 读 / 写控制端只能有一个 );

68 用 4 片位的 RAM 扩展成位的 RAM 的接线图

69 字扩展法只在字向扩充, 而位数不变字数增加, 地址线数就得相应增加如位 RAM 的地址线数为 8 条, 而位 RAM 的地址线数为 10 条例如 : 用 16K*8 的存储芯片组成 64K*8 位的存储器, 并给出片选线 CS 和读写控制线 WE 的连接方法连接方法 : 使用字扩展法 (1) 使用 4 片 16K*8 的存储芯片来组成 (2) 每片有地址端 14 根 (A 0 ~A 13 ), 数据端 8 根 D 0 ~D 7, 及片选 CS, 写允许 WE 等引脚 (3) 芯片数据端与数据总线 D 0 ~D 7 相连 (4) 地址总线的低位地址 A 0 ~A 13 与各芯片的 14 位地址端相连, 两位高位地址 A 14,A 15 经 2-4 译码器译码,4 个输出分别与 4 个片选端 CS 相连 (5) 系统总线的 WE 与各芯片的 WE 相连

70 用 16K*8 存储芯片组成 64K*8 位存储器连接图 A 15 A 14 2:4 译码器 A 0 A 13 CS 16K*8 WE CS 16K*8 WE CS 16K*8 WE CS 16K*8 WE WE D 0 ~D 7

71 各芯片地址分配见下表地址空间分配表地址 A 15 A 14 A 13 A 12 A 11 A 1 A 0 说明片号最低地址 0000H 最高地址 3FFFH 最低地址 40000H 最高地址 7FFFH 最低地址 8000H 最高地址 0BFFFH 最低地址 0C000H 最高地址 0FFFFH

72 字扩展的原则多个单片 RAM 的 I/O 端并接, 作为 RAM 的 I/O 端多片构成字扩展之后, 每次访问只能选中一片, 选中哪一片, 由字扩展后多出的地址线决定多出的地址线经输出低有效的译码器译码, 接至各片 RAM 的端 ; 低位地址端对应接到一起, 作为低位地址输入端端接到一起作为 RAM 的读 / 写控制端 ( 读写控 WE CS 制端只能有一个 );

73 字扩展法示意

74 线选方式实现片选控制示例

75 线选方式的地址空间分布 A 19 A 18 A 17 ~ A ~ ~ ~ ~ ~ ~ ~ 0 不能使用 (256K) 存储芯片 I 地址空间 (256K) 存储芯片 II 地址空间 (256K) 不能使用 (256K) ~ 1

76 字位同时扩展假定存储器的容量为 M*N 位, 若使用 L*K 芯片 (L<M,K<N), 共需要 (M/L) *(N/K) 个存储芯片, 要在字与位同时扩展例 : 用 2114SRAM 构成 4K*8 位的存储器模块, 2114SRAM 芯片是 1K*4 位芯片, 有 10 根 (A 0 ~A 7 ) 地址端,4 根 (I/O 1~4 ) 数据端

77 由 1K*4SRAM 构成的 4K*8 存储器模块连接图 A 11 A 10 2:4 译码器 D 4 ~D 7 I/O 1~4 CS I/O 1~4 CS I/O 1~4 CS I/O 1~4 CS A 0~A 9 WE A 0 ~A 9 WE A 0 ~A 9 WE A 0 ~A 9 WE A 0 ~A 9 D 0 ~D 3 I/O 1~4 CS I/O 1~4 CS I/O 1~4 CS I/O 1~4 CS A 0 ~A 9 WE A 0 ~A 9 WE A 0 ~A 9 WE A 0 ~A 9 WE A 0 ~A 9

78 连接方法分析 1. 使 8 片 2114SRAM 芯片 (4/1*8/4=8) 2. 见图 : 将上面 4 个芯片的数据端与数据总线的高 4 位 (D 4 ~D 7 ) 相连 ; 下面 4 个芯片的数据端与数据总线的低 4 位 (D 0 ~D 3 ) 相连 3. 上下 4 个芯片构成 4K*4RAM, 共构成 4K*8 位存储器模块 4. 每一列芯片为一组, 共分为 4 组, 每一组芯片的 CS 端并连 5. 地址总线的低地址线 A 0 ~A 9 连接至每片的地址端 ; 地址总线的高地址线, 如 A 10,A 11 经过 2-4 译码有 4 个输出端, 它们与 4 个组的 CS 相连, 即 A 0 ~A 9 作为片内单元选择,A 10,A 11 作为组间选择

79 74LS 译码器

80 例 1 设有若干片 256K 8 位的 SRAM 芯片, 问 : (1) 构成 2MB 的存储器需要多少块 SRAM 芯片? (2) 该存储器需要多少字节地址线? (3) 画出该存储器与 CPU 连接的结构图, 设 CPU 的接口信号有地址信号数据信号控制信号 MREQ 和 WE 解 :(1) 该存储器需要 2048K/256K = 8 片 SRAM 芯片 ; (2) 因为 2 21 =2048K, 需要 21 条地址线又 2 18 =256K, 每个存储芯片有 18 根地址线这样, 高 3 位用于芯片选择, 低 18 位作为每个存储器芯片的地址输入 (3) 该存储器与 CPU 连接的结构图如下

81 +5 MREQ G 2A G 2B G 译码 A A 20-0 A 17-0 WE CPU WE A CS WE A CS WE A CS WE A CS 256K 8 D 256K 8 D 256K 8 D 256K 8 D D 7 ~D 0 D 7 ~D 0 D 7 ~D 0 D 7 ~D 0 D 7 ~D 0

82 存储器与 CPU 的连接 1. 地址线的连接低位地址线与存储芯片连接 ; 高位地址线或用作存储芯片扩充时用, 或作其他用法, 如片选信号等 2. 数据线的连接必要时需要对存储芯片进行位扩展, 使其数据位与 CPU 的数据线相等 3. 读 / 写命令线的连接直接与存储芯片的读写控制端相连, 通常是高电平为读, 低电平为写

83 存储器与 CPU 的连接 4. 片选线的连接片选信号的连接是 CPU 与存储芯片正确工作的关键片选有效信号与 CPU 的访存控制信号 MREQ ( 低电平有效 ) 有关 MREQ 为低, 表示 CPU 访问存储器 ;MREQ 为高, 表示 CPU 访问 I/O, 此时不要求存储器工作片选信号与地址的高位有关, 未与存储芯片地址线连上的高位地址与访存控制信号共同作用产生存储器的片选信号 5. 合理选择存储芯类型 ROM 或 RAM 数量的选择

84 例 4.1 题 : 设 CPU 有 16 根地址线,8 根数据线, 并用 MREQ 作访存控制信号 ( 低电平有效 ), 用 WR 作读写控制信号 ( 高电平为读, 低电平为写 ) 现有下列存储芯片: 1KX4 位 RAM;4KX8 位 RAM;8KX8 位 RAM; 2KX8 位 ROM; 4KX8 位 ROM;8KX8 位 ROM; 以及 74LS138 译码器和各种门电路 ( 非门与非门或门 ) 请画出 CPU 与存储器的连接图, 要求 : 1 主存地址空间分配 :6000H~67FFH 为系统程序区 ;6800H ~ 6BFFH 为用户程序区 2 合理选用上述存储芯片, 说明各选几片? 3 详细画出存储芯片的片选逻辑图 1 & & 非门与非门或门

85 例 4.1 (1) 先将 16 进制地址写成二进制地址码, 并确其总容量 A 15 A 14 A 13 A 12 A 11 A 10 A 9 A 8 A 7 A 6 A 5 A 4 A 3 A 2 A 1 A 可用芯片 6000H 系统程序区 2kX8 位 67FFH 6800H 用户程序区 1kX8 位 6BFFH (2) 选器件 : 系统程序区用 1 片 2KX8 位 ROM; 用户程序区 2 片 1KX4 位 RAM (3)(5)ROM 分配地址线 2KX8 芯片的 : 低位 11 ROM;4KX8 PD/progr 位地址线 A 10 引脚接地 ~A 位 0 与 ROM;8KX8 2KX8 ROM 位数据线单向连接数地址线相连 ; 据总线 ;2 片低 RAM 10 位地址线的数据线分别连接数据总线高位 ROM A 9 ~A 0 与 2 片 1KX4 位 RAM 地址线相连 4 位和低 4 位相连 1KX4 位 RAM;4KX8 位 RAM;8KX8 位 RAM 其余的与 /MREQ 共同产生存储芯片的片选信号 (4) 片选信号 :A 15 和 /MREQ 接到 /G 2A 和 /G 2B,A 14 接到 G 1 地址线 A 13 ~A 11 与 3-8 译码器的 C,B,A 引脚相连,3-8 译码器的输出 /Y 4 接到 ROM 的片选 ;/Y 5 和 A 10 经或门接到 2 片 RAM 的片选

86 例 4.1 CPU 与存储芯片的连接图

87 例 4.2 题 :CPU 及其他芯片假设同上题, 画出 CPU 与存储器的连接图要求主存的地址空间满足下述条件 : 最小 8K 地址为系统程序区, 与其相邻的 16K 地址为用户程序区, 最大 4K 地址空间为系统程序工作区详细画出存储芯片的片选逻辑并指出存储芯片的种类及其片数注意 : 系统程序区用 ROM, 但是系统程序工作区用 RAM 可用芯片 2KX8 位 ROM;4KX8 位 ROM;8KX8 位 ROM 1KX4 位 RAM;4KX8 位 RAM;8KX8 位 RAM

88 例 4.2 CPU 与存储芯片的连接图

89 访存地址划分片内地址, 片外地址位扩展字扩展访存模式 : 字节, 字, 块 A 19 ~A 16 A 15 A 14 A 13 ~A 0 模块选择组选择片内选择 3-8 译码器 Y 0 A 11 ~A 13 A 0 ~A 13 Y 7 A 0 ~A 10 WE CS WE CS 2K 8 2K 8 (2K 1) 8 D 7 D 0 D 1 D 7 CS WE CS 2K 8 2K 8 (2K 1) 8 D 7 D 0 D 1 D 7 CS WE CS 2K 8 2K 8 (2K 1) 8 D 7 D 0 D 1 D 7 D 0 D 1 D 7

90 Big Picture SRAM,DRAM,ROM 地址译码 : 字位扩展总线驱动 ( 缓冲 ), 数据收发, 地址锁存 DRAM 控制器读写命令 RAS/CAS 如何产生? 时序同步方式 wait?ready? 刷新访问模式差错控制?

91 总线驱动锁存 (?)

92 DRAM Controllers DRAM 扩展的特殊性行地址与列地址复用 : 如何将全部地址分成行地址和列地址? DRAM 芯片的片选 : 行地址选通信号 RAS 作为片选信号刷新控制 : 提供刷新地址, 刷新的控制, 刷新的定时, 刷新与 CPU 访问内存时的冲突策略 ( 仲裁 ) 等问题

93 DRAM Controllers Intel 82C08 应用

94 访存过程控制 : 时序? 同步方式同步? 异步? 存储周期总线周期

95 小结主存储器的基本组成和技术指标主存储器 ( 半导体存储器 ) 基本存储单元及操作 SRAM DRAM: 无论三管 / 单管, 都需要 precharge 和 recharge 存储器与 CPU 的连接位扩展, 字扩展 DRAM 控制器 : 同步控制作业 :4.3,4.6,

96 96/94

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<4D F736F F D20B5DAC8FDCBC4D5C2D7F7D2B5B4F0B0B82E646F63> 第三章 Q3 1 1. 省略了 I/O 操作的复杂逻辑, 易实现, 耗费低 ; 2. 可以利用丰富的内存寻址模式实现灵活的 I/O 操作 Q3 2 假设存储单元 ds1 处寄存器地址为 0x2000, 代码如下 #define ds1 0x2000 while ( *ds1 == 0 ) ; Q3 3 假设设备 (dev1) 中有两个寄存器 ds1 和 dd1,dev1 的地址为 0x1000,ds1