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1 第章存储系统学习要点一存储器分类及技术指标 1. 存储器分类 1 按存储介质, 分为半导体存储器磁表面存储器作为存储介质的基本要求是, 必须具备能够显示两个有明显区别的物理状态的性能, 分别用来表示二进制的代码 0 和 1 2 按存取方式, 分为顺序存储器随机存储器 3 按存储器的读写功能, 分为只读存储器 (ROM) 随机存储器 (RAM) 4 按信息的可保存性, 分为非永久记忆的存储器永久性记忆的存储器 5 按在计算机系统中的作用, 分为主存储器辅助存储器高速缓冲存储器控制存储器等 2. 存储器的技术指标主要是存储容量存取时间和存储周期二几种重要的存储器 1. 半导体存储器 2. 高速存储器 3. 相联存储器 4. 高速缓冲存储器三虚拟存储器虚拟存储器只是一个容量非常大的存储器的逻辑模型, 虚拟存储指的是主存储器 - 外存储器层次间信息的交换四存储保护 1. 存储区域保护

2 例题分析 25 包括禁止越界保护页表保护段表保护和键保护 2. 访问方式保护读 (R) 写(W) 执行(E) 例题分析例 3.1 设有 32 片 256K 1 位的 SRAM 芯片, 问 : (1) 采用位扩展方法可构成多大容量的存储器? (2) 该存储器需要多少字节地址位? (3) 画出该存储器与 CPU 连接的结构图, 设 CPU 的接口信号有地址信号数据信号控制信号 MREQ 和 R /W 解 : (1) 32 片 256K 1 位的 SRAM 芯片可构成 256K 32 位的存储器 (2) 如果采用 32 位的字编址方式, 则需要 18 条地址线, 因为 2 18 =256K 因为存储容量为 256K 32 位 =1 024 KB, 所以 CPU 访问存储器的最高地址位为 A 19 (3) 该存储器与 CPU 连接的结构图如图 3.1 所示图 3.1 例 3.2 设有若干片 256K 8 位的 SRAM 芯片, 问 : (1) 采用字扩展法构成 KB 的存储器需要多少片 SRAM 芯片? (2) 该存储器需要多少字节地址位? (3) 画出该存储器与 CPU 连接的结构图, 设 CPU 的接口信号有地址信号数据信号控制信号 MREQ 和 R /W 解 : (1) 该存储器需要 2 048K /256K =8 片 SRAM 芯片 (2) 需要 21 条地址线, 因为 2 21 =2 048K, 其中高 3 位用于芯片选择, 低 18 位作为每个存储器芯片的地址输入 (3) 该存储器与 CPU 连接的结构图如图 3.2 所示例 3.3 某计算机的主存地址空间中, 从地址 0000H ~3FFFH 为 ROM 存储区域, 从地址

3 26 第 3 章存储系统图 H ~7FFFH 为 RAM 的存储区域 RAM 的控制信号为 CS 和 WE,CPU 的地址线为 A 15 ~A 0, 数据线为 8 位的 D 7 ~D 0 线, 控制信号有读写控制 R /W 和访存请求 MREQ, 要求 : (1) 画出地址译码方案 (2) 如果 ROM 和 RAM 存储器芯片都采用 8K 1 位的芯片, 试画出存储器与 CPU 的连接图 (3) 如果 ROM 存储器芯片采用 8K 8 位的芯片,RAM 存储器芯片采用 4K 8 位的芯片, 试画出存储器与 CPU 的连接图 (4) 如果 ROM 存储器芯片采用 16K 8 位的芯片,RAM 存储器芯片采用 8K 8 位的芯片, 试画出存储器与 CPU 的连接图解 : (1) 地址译码方案如图 3.3 所示图 3.3 译码器的输出信号的逻辑表达式如下 : romsel 0 =A 15 A 14 A 13 MREQ romsel 1 =A 15 A 14 A 13 MREQ ramsel 0 =A 15 A 14 A 13 MREQ ramsel 1 =A 15 A 14 A 13 MREQ

4 例题分析 27 ramsel 2 =A 15 A 14 A 13 MREQ ramsel 3 =A 15 A 14 A 13 MREQ ramsel 4 =A 15 A 14 A 13 MREQ (2) 8 KB 的存储区域可以用 8 片存储器芯片构成一组实现 8K 1 位的存储器芯片的地址线需要 13 条, 即 A 12 ~A 0 该存储器与 CPU 连接的结构图如图 3.4 所示图 3.4 (3) 存储器与 CPU 连接的结构图如图 3.5 所示图 3.5 (4) 存储器与 CPU 连接的结构图如图 3.6 所示例 3.4 某计算机主存储器为 8 MB, 分成页,Cache 为 64 KB, 和主存储器分成同样大小的页, 地址映射采用直接映射方式问 : (1) Cache 有多少页?

5 28 第 3 章存储系统图 3.6 (2) Cache 的页内地址为多少位? (3) Cache 的页面地址为多少位? 解 : (1) 每页有 8 MB /4 096 =2 KB, 故 Cache 有 64 KB /2 KB =32 页 (2) 由于每页大小为 2 KB, 故 Cache 的页内地址为 11 位 (3) 因为采用直接映射技术, 共有 32 页, 故 Cache 的页面地址为 5 位例页问 : 一个组相联高速缓冲存储器由 64 页 ( 每页 256 字 ) 组成, 分为 8 组, 主存储器有 (1) 主存地址有多少位? (2) 主存地址的标志段组字段和字字段各有多少位? 解 : (1) Cache 容量为 :64 块 256 字 =8 组 8 页 / 组 256 字 / 页主存容量为 :4 096 块 256 字 = 字, 故主存地址为 20 位 (2) 主存容量为 :2 20 字 =2 9 组群 2 3 块 / 组群 2 8 字 / 块主存地址划分如下 : 块内地址为 8 位组号为 3 位标志位为 9 位所以,Cache 的每个页面的标志位有 9 位例 3.6 某计算机有 64 KB 的主存储器和 4 KB 的 Cache,Cache 分组方式为 : 每组 4 页, 每页 64 字存储系统按组相联方式工作问 : (1) 主存地址的标志段组字段和字字段各有多少位? (2) 若 Cache 原来是空的,CPU 依次从 0 号地址单元顺序访问到 4344 号地址单元, 然后重复按此序列访问存储器 15 次, 页替换采用 LRU 算法若访问 Cache 的时间为 20 ns, 访问主存的时间为 200 ns, 试估计 CPU 访问存储器的平均时间

6 习题 29 解 : ( 假设按字节编址 )(1) Cache 容量为 :4 KB =16 组 4 页 / 组 64 B / 页主存容量为 :64 KB =64 组群 16 块 / 组群 64 B / 块, 主存地址为 16 位主存地址划分如下 : 块内地址为 6 位组号为 4 位标志位为 6 位所以,Cache 的每个页面的标志位有 6 位 (2) 因为每块为 64 字,4 345 /64 =67.89,67 64 =4 288 所以 0 ~4344 地址单元应对应前 68 块, 即处理器访问过程是对前 68 块连续访问 16 次总访问存储器次数为 =69 520,Cache 共有 8 组, 每组 4 页, 各页的替换情况可以画图说明 ( 图略 ) LRU 算法 : 对于每次循环, 每一块只有第一字未命中, 其余都命中所以, 命中率 p 为 ( ) / =98.43% 平均访存时间 : t a =pt c +(1 -p)t m =20 p +200 (1 -p) = =22.83 ns 习题一选择题 1. 提高计算机的工作速度, 关键是 ( ) A. 存储器的存取速度 B. 存储器的大小 C. 存储器中的元件组成 D. 存储器中盘片旋转的速度 2. 在单译码结构中, 地址输入线 n =4, 经地址译码器译码, 可译出 ( ) 个状态 A.4 B.12 C.16 D 下面不是描述 I /O 电路特性的是 ( ) A. 用以控制被选中的单元读出或写入 B. 具有放大信息的作用 C. 需要一定数量的集成片 D. 它处于数据总线和被选用的单元之间 4. 从下列有关存储器的描述中, 正确的说法是 ( ) A. 在虚拟存储器中, 外存储器和主存储器以相同的方式工作, 因此允许程序员用比主存空间大得多的外存空间编程 B. 在虚拟存储器中, 逻辑地址转换成物理地址由硬件实现, 仅在页面失效时才由操作系统将被访问页面从外存储器中调到内存储器, 必要时还要先把被淘汰的页面内容写入外存储器 C. 存储保护的目的是, 在多用户环境中, 既要防止一个用户程序出错而破坏系统软件或

7 30 第 3 章存储系统其他用户程序, 又要防止一个用户访问不是分配给他的主存区, 以达到数据安全和保密的要求 D. 虚拟存储器指的是外存储器 - 主存储器层次, 程序的逻辑地址称为虚地址, 程序的逻辑地址空间称为虚拟地址空间 5.DRAM 的刷新周期一般为 ( ) A.1 ms B.4 ms C.6 ms D.12 ms 6. 计算机系统中的存储器系统是指 ( ) A.RAM 存储器 B. 主存储器和外存储器 C. 主存储器 D.ROM 存储器 7.EPROM 是指 ( ) A. 读写存储器 B. 只读存储器 C. 可编程的只读存储器 D. 可擦可编程的只读存储器 8. 某计算机的字长为 16 位, 其存储容量 64 KB, 若按字编址, 它的寻址范围是 ( ) A.0 ~64 K B.0 ~32 K C.0 ~64 KB D.0 ~32 KB 9. 某 SRAM 芯片的存储容量为 512K 8 位, 该芯片的地址线和数据线的数目为 ( ) A.64 和 16 B.16 和 64 C.64 和 8 D.16 和某计算机的字长为 32 位, 其存储容量为 1 MB, 若按字编址, 它的寻址范围是 ( ) A.0 ~1 M B.0 ~256 K C.0 ~512 K D.0 ~128 K 11. 某计算机的字长为 32 位, 其存储容量为 4 MB, 若按半字节编址, 它的寻址范围是 ( ) A.0 ~4 M B.0 ~2 M C.0 ~8 M D.0 ~1 M 12. 某计算机的字长为 32 位, 其存储容量为 16 MB, 若按双字编址, 它的寻址范围是 ( ) A.0 ~16 M B.0 ~4 M C.0 ~2 M D.0 ~1 M 13. 某 SRAM 芯片的容量为 512 K 8 位, 除电源端和接地端外, 该芯片引出线的最小数为 ( ) A.23 B.25 C.50 D 某微型计算机系统的操作系统保存在软盘上, 其内存储器应该采用 ( ) A.RAM B.ROM C.RAM 和 ROM D.CCD 15. 相联存储器是按 ( ) 进行寻址的存储器 A. 地址指定方式 B. 堆栈存取方式 C. 内容指定方式 D. 地址指定与堆栈存取方式结合 16. 主存储器和 CPU 之间增加 Cache 的目的是 ( ) A. 解决 CPU 和主存储器之间的速度匹配问题 B. 扩大主存储器的容量 C. 扩大 CPU 中通用寄存器的数量 D. 既扩大主存容量又扩大 CPU 中通用寄存器的数量 17. 计算机的存储器采用分级存储体系的主要目的是 ( )

8 习题 31 A. 便于读写数据 B. 减小机箱的体积 C. 便于系统升级 D. 解决存储容量价格和存取速度之间的矛盾 18. 下列说法中正确的是 ( ) A. 虚拟存储器技术提高了计算机的速度 B. 若主存储器由两部分组成, 容量分别为 2 n 和 2 m, 则主存地址共需 n +m 位 C. 闪速存储器是一种高密度非易失性的读写半导体存储器 D. 存取时间是指连续两次读操作所需时间间隔的最小时间 19. 在虚拟存储器中, 当程序正在执行时, 由 ( ) 完成地址映射 A. 程序员 B. 编译器 C. 装入程序 D. 操作系统 20. 存储周期是指 ( ) A. 存储器的读出时间 B. 存储器的写入时间 C. 存储器进行连续读和写操作所允许的最短时间间隔 D. 存储器进行连续写操作所允许的最短时间间隔二填空题 1. 对存储器最基本的要求是 : 2. 按存储介质分类, 用半导体器件组成的存储器称为, 用磁性材料制成的存储器称为 3. 计算机系统中的存储器分为和在 CPU 执行程序时, 必须将指令存放在中 4.CPU 不能直接运行在外存储器中的程序和数据, 程序与数据调入主存储器之后才能运行对于主存储器,CPU 可按访问处理对于外存储器, 用户编程往往是按文件名调用,CPU 在调用中可以为调用单位 5. 闪速存储器能提供高性能低功耗高可靠性以及能力, 为现有的体系结构带来巨大变化, 因此作为用于便携式计算机中 6. 有些半导体存储器存储的内容是固定不变的, 即只能读出而不能写入, 因此这种半导体存储器称为既能读出又能写入的半导体存储器, 称为 7. 根据存储器在计算机系统中所起的作用, 可分为和 8. 现在所生产的存储器芯片的容量是有限的, 在字数或字长方面与实际存储器的要求都有很大差距, 所以需要在和两方面进行扩充, 才能满足实际存储器的容量要求 9. 快存目前由存储器组成, 和主存储器相比, 存取速度, 存储容量 10. 相联存储器是按访问的存储器, 在 Cache 中用来存放, 在虚拟存储器中用来存放在这两种应用中, 都需要查找 11. 一个由若干个模块组成的主存储器是线性编址的, 有两种方式 : 一种是, 另一种是

9 32 第 3 章存储系统 12. 存放在相联存储器中的项可以看做格式 13. 替换算法用硬件实现的常用算法主要有和 14. 存储器带宽是单位时间内存储器所存取的信息量, 通常以作为度量单位 15. 在访问方式保护中, 含义为只能执行不可读写的逻辑组合是三简答题 1. 在计算机中, 为什么要采用多级结构的存储器系统? 它们的应用建立在程序的什么特性之上? 2. 多级结构的存储器是由哪三级存储器组成? 每一级存储器使用什么类型的存储介质, 这些介质的主要特性是什么? 在多级结构的存储器系统中, 什么是信息的一致性原则和包含性原则? 3. 用哪些技术指标描述半导体存储器的性能? 又用哪些技术指标描述磁盘存储器的性能? 4.SRAM 依靠什么原理存储信息? DRAM 又依靠什么原理存储信息? 5. 设存储器容量为 16 位, 字长为 32 位, 模块数 m =4, 分别用顺序方式和交叉方式进行组织存储周期 T =100 ns, 数据总线宽度为 32 位, 总线传送周期 t =25 ns 试问顺序存储器和交叉存储器的带宽各是多少? 6.CPU 执行一段程序时,Cache 完成存取的次数为次, 主存储器完成存取的次数为 100 次, 已知 Cache 的存取周期为 50 ns, 主存周期为 250 ns, 求 Cache - 主存储器系统的效率和平均访问时间以及 Cache 的命中率 7. 图 3.7 是某 SRAM 的写入时序图, 其中 R /W 是读写命令控制线, 当 R /W 线为低电平时, 存储器按给定地址把数据线上的数据写入存储器试指出图中写入时序的错误, 并画出正确的写入时序图 8. 图 3.8 表示用快表 ( 页表 ) 进行虚实地址转换的条件, 快表放在相联存储器中, 其容量为 8 个存储单元, 问 : (1) 当 CPU 按虚似地址 1 去访问主存储器时, 主存储器的实际地址是多少? (2) 当 CPU 按虚拟地址 2 去访问主存储器时, 主存储器的实际地址是多少? (3) 当 CPU 按虚拟地址 3 去访问主存储器时, 主存储器的实际地址是多少? 图 3.7 图影响高速缓存命中率的因素有哪些? 简单解释一下是如何影响的 10. 说明段表的组成与逻辑段地址到内存物理地址的变换

10 参考答案说明页表的组成与程序逻辑地址到内存物理地址的变换过程快表是一定要有的吗? 说明快表内容的组成与读写原理参考答案一选择题 1.A 2.C 3.C 4.C 5.B 6.B 7.D 8.B 9.B 10.B 11.B 12.C 13.D 14.C 15.C 16.A 17.D 18.C 19.D 20.C 二填空题 1. 存储容量大存取速度高成本价格低 2. 导体存储器磁表面存储器 3. 内存储器外存储器内存储器 4. 字或字节数据块 5. 瞬间启动存储器固态盘 6. 只读存储器 ( ROM) 随机存储器 (RAM) 7. 主存储器辅助存储器高速缓冲存储器控制存储器 8. 字向位向 9. 双极型半导体快小 10. 内容行地址表段表页表和快表快速 11. 顺序方式交叉方式 12.KEY,DATA 13.LFU LRU 随机替换 14. 位 / 秒或字节 / 秒 15.(R +W) E 三简答题 1. 在现代计算机系统中, 通常采用由三种运行原理不同性能差异很大的存储介质分别构建高速缓冲存储器主存储器和虚拟存储器, 再将它们组成统一管理三级结构的高度一体化的存储器系统由高速缓冲存储器缓解主存储器读写速度慢不能满足 CPU 运行速度需要的矛盾 ; 用虚拟存储器更大的存储空间, 解决主存储器容量小存储不了更大程序与更多数据的难题这种三级结构的存储器系统的运行原理, 是建立在程序运行的局部性原理之上的即在一小段时间内, 运行的程序只使用少量的指令和少量的数据, 而这少量的指令和少量的数据往往又集中在存储器的一小片存储区域中, 指令顺序执行比转移执行的比例要大, 故可以按所使用的指令和数据的急迫和频繁程度, 将其存入容量速度价格不同的存储器中, 从而取得更高的性能价格比主要体现在时间空间指令执行顺序三个方面

11 34 第 3 章存储系统 2. 多级结构的存储器是由高速缓冲存储器主存储器和虚拟存储器组成的高速缓冲存储器使用静态存储器芯片实现, 主存储器通常使用动态存储器芯片实现, 两者是半导体电路器件, 以数字逻辑电路方式进行读写 ; 虚拟存储器则使用快速磁盘设备上的一片存储区, 是在磁性介质层中通过电磁转换过程完成信息读写的在采用三级存储器结构的存储器中, 存放的信息必须满足如下两个原则 : (1) 一致性原则即同一个信息会同时存放在几个级别的存储器中, 同一信息在几个级别的存储器中必须保持相同的值 (2) 包含性原则即处在内层 ( 更靠近 CPU) 存储器中的信息一定被包含在各外层的存储器中, 即内层存储器中的全部信息一定是各外层存储器中所存信息中一小部分的副本这是保证程序正常运行实现信息共享提高系统资源利用率所必需的 3. 半导体存储器的性能指标主要是存储容量存取时间存储周期和存储器带宽, 磁盘存储器的性能指标主要是记录介质读写原理校验方法编码方式 4.SRAM 存储信息是利用写命令 WE 有效或无效来控制三态门当低电平时, 输入三态门打开, 数据信号就写入存储器 ; 当高电平时, 输出三态门打开, 数据从存储器读出 DRAM 存储信息是控制选择线的电平高低来影响 T 5 T 6 控制管当选择线为高电平时,T 5 T 6 导通, 信息存入 ; 当选择线为低电平时,T 5 T 6 断开, 可以暂存信息刷新信息时, 先使 T 9 T 10 导通, 再对选择线加高电平 5. 解 : 顺序存储器和交叉存储器连续读出 m =4 个字的信息总量是 : q =32 位 4 =128 位顺序存储器和交叉存储器连续读出 4 个字所用的时间分别是 : t 1 t 2 =mt =4 100 ns =400 ns = s =T +(m -1) t =100 ns ns =175 ns = s 顺序存储器和交叉存储器的带宽分别是 : W 2 =q /t 2 =128 ( ) = [ b /s] W 1 =q /t 1 =128 ( ) = [b /s] 6. 解 : h =N c ( N c +N m ) =1 700 ( ) =0.94 r =t m t c =250 ns 50 ns =5 e =1 /( r +(1 -r)h) =1 /(5 +(1-5) 0.95) =83.3% t a =t c /e =50 ns =60 ns 7. 解 : 写入存储器时时序信号必须同步通常, 当 R /W 线加负脉冲时, 地址线和数据线的电平必须是稳定的当 R /W 线达到逻辑 0 电平时, 数据立即被存储因此, 当 R /W 线处于低电平时, 如果数据线改变了数值, 那么存储器将存储新的数据同样, 当 R /W 处于低电平时, 如果地址线发生变化, 那么同样的数据将存储到新的地址 ( 图 3.7 中的 2 或 3) 正确的写入时序如图 3.9 所示 8. 解 : 假设页号和在主存储器中的起始地址如表 3.1 所示图 3.9

12 参考答案 35 (1) 虚拟地址 1 的页号为 4, 用 4 作为检索项在快表中检索, 查得页号为 4 的页在主存储器中的起始地址为 19000H, 故将 19000H 与虚拟地址中的页内地址 0111H 相加, 求得主存储器的实际地址为 19111H (2) 虚拟地址 2 的页号为 16, 当用 16 作为检索项在快表中检索时, 没有检索到页号为 16 的页面, 此时操作系统暂停用户作业程序的执行, 转去执行查页表程序若该页面在主存储器中, 则将该页号及该页在主存储器中的起始地址写入主存储器 ; 若该页面不在主存储器中, 则操作系统要将该页面从外存储器调入主存储器, 然后将页号及其在主存储器中的起始地址写入快表再将起始地址与页内地址 0256H 相加即可 (3) 主存储器的实际地址 =50000H +0378H =50378H 表 3.1 页号在主存储器中的起始地址 H H H H H H H H 9. 影响 Cache 命中率的因素有以下几点 : (1) Cache 的容量 Cache 容量大一点, 对提高命中率是有好处的, 而容量达到一定大小之后, 再增加其容量, 对命中率的提高并不明显 (2) Cache line size( 每次与内存交换信息的单位量 ): 由 Cache 在命中的情况下, 可以在 0 等待状态快速向 CPU 提供指令和数据, 而一旦不命中,CPU 就必须到主存储器中去取信息, 因此会增加几个等待状态所以为减少访问主存储器的次数, 可通过每次到主存储器取信息时, 不是以一个字为单位, 而是以几个字在主存储器与 Cache 之间实现信息传送 Cache line size 太大, 会拖慢本次完成传送的进度, 还可能出现 Cache 中的很多信息并不被 CPU 使用, 造成费时费资源 (3) 多级的 Cache 结构在已有 Cache 系统之外, 再增加一个容量更大的 Cache 此时第一级 Cache 中保存的信息在第二级 Cache 中也会保存,CPU 访问第一级 Cache 出现缺失时, 就去访问第二级 Cache 若两个 Cache 命中率为 90%, 则两个 Cache 合起来的命中率为 99%, 所以不必再增加第三级 Cache (4) 不同映射方式全相联映射方式很难实用, 直接映射方式命中率略低, 多组相联映射方式性能价格比更好 10. 段表也是一个特定的段, 通常被保存在主存储器中段表由多个表项 ( 入口 ) 组成, 每个表项由 3 部分内容构成 : 段起始地址段的长度段的装入位段起始地址给出的是本段在主存

13 36 第 3 章存储系统储器中的起始地址, 该起始地址加上段内地址就得到本段的一个字在主存储器中的真正地址段的长度用于对主存储器使用的合法性检查, 当出现段内地址超过段的长度时, 就是主存储器使用中的一个地址越界错误段的装入位用于判断本段是否已装入主存储器地址转换过程从概念上讲可以用这种方法完成 : 把逻辑地址中的段号取来与段表基地址的内容相加, 用相加之和作为地址, 找到段表的一个表项, 检查该表项中的装入位, 其内容为 1, 表示该段已调入主存储器, 从表项中取段的起始地址与逻辑地址中的段内地址相加, 就得到一个数据在主存储器中的实际地址若表项的装入位的内容为 0, 表示该段尚未调入主存储器, 则操作系统负责首先把该段从磁盘装入主存储器, 并相应修改段表中的该表项内容, 之后才可以完成地址转换过程 11. 页表由若干表项组成, 每个虚页号对应页表中的一个表项, 表项的内容可以由这些部分组成 : 最重要的是一个虚页被分配到主存储器中的实际页号, 还可能包括由页装入 ( 有效 ) 位修改标记位替换控制位其他保护位等组成的控制位字段地址变换过程 : 用虚拟地址中的虚页号与页表基地址相加, 求出对应该虚页的页表表项在主存储器中的实际地址, 从该表项的实页号字段取出实页号再拼上虚拟地址中的页内地址, 就得到读主存数据用的实际地址为了解决当要读页内的某个存储单元时, 需读两次主存储器才能取得要读的数据的问题 ( 读两次主存储器过程为 : 首先要读一次主存储器, 通过查页表求出实际地址, 然后再读一次主存储器 ), 设立一个完全用快速硬件实现的容量很小的快速页表, 又称为转换旁路缓冲器, 用于存放在页表中使用最频繁的为数不多的那些表项的内容快表主要有虚页号和实页号两项内容经快表实现的地址转换过程为 : 用虚拟地址中的虚页号与快表中虚页号字段的内容相比较, 与哪个表项中的虚页号相同, 则可以取出该表项中的实页号, 并与页内地址拼接出主存实际地址这一过程可以很快完成, 类似于高速缓冲存储器的运行原理当在快表中找不到该虚页号时, 就要到主存储器中经慢表找出该虚页号对应的实页号, 在得到一个主存实际地址的同时, 并用该虚页号和实页号替换快表的一个表项的内容, 以反映这次操作的形势

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<4D F736F F D20B5DAC8FDCBC4D5C2D7F7D2B5B4F0B0B82E646F63> 第三章 Q3 1 1. 省略了 I/O 操作的复杂逻辑, 易实现, 耗费低 ; 2. 可以利用丰富的内存寻址模式实现灵活的 I/O 操作 Q3 2 假设存储单元 ds1 处寄存器地址为 0x2000, 代码如下 #define ds1 0x2000 while ( *ds1 == 0 ) ; Q3 3 假设设备 (dev1) 中有两个寄存器 ds1 和 dd1,dev1 的地址为 0x1000,ds1