嵌入式系统设计与应用 Pengju 第二章 ARM 处理器组成结构 (1) Pipeline & Memory hierarchy 西安交通大学电信学院任鹏举

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殷罗
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1 嵌入式系统设计与应用第二章 ARM 处理器组成结构 (1) Pipeline & Memory hierarchy 西安交通大学电信学院任鹏举

2 1 ARM 处理器内核结构 83~85 年 : 第一款 ARM 处理器采用 3 微米工艺 ; 9~95 年 :ARM6/ARM7, 采用三级流水线结构 ; 95~2 年 :ARM9, 采用五级流水线, 程序 / 数据存储器分开 ; 2~12 年 :ARM Cortex 系列处理器,ARMv7-A 结构, ARM Cortex-A7,A8( 单核 ),ARM Cortex- A9,A15( 多核 ) 12 年底 :ARM Cotex-A5 系列,64 位 ARMv8 结构, 进军 PC 和服务器市场本课程讲解内容主要基于 ARM7.

3 ARM 内部组成两个主要模块 : 数据通路 (data path) 与解码器和控制器 (decoder/controller) 寄存器堆 (r~r15) 两个读端口 A-bus/Bbus 一个写端口 ALU-bus 额外的 r15 读写端口桶形移位寄存器 : 对第二操作数移位或循环移位若干数据位 (Barrel shifter) ALU 执行算术逻辑运算

4 ARM 内部组成 ( 续 ) 专门的 PC 累加器地址寄存器 : 从 ALU 或 PC 数据寄存器 : 保存对存储器写或读的数据指令译码器对指令的机器码译码, 产生数据通路所需的控制信号数据处理指令需要 1 个时钟周期, 数据由 A-bus&Bbus 读, 结果经 ALU-bus 写回寄存器堆

5 ARM 的 ALU A operand latch B operand latch invert A XOR gates XOR gates invert B function logic functions adder C in C V logic/arithmetic result mux N CPSR zero detect Z result

6 ARM7 的流水线 ARM7 使用三级流水线 (ARM9 使用五级流水线结构 ) 取指 : 从存储器中获取指令代码到指令流水线译码 : 指令译码, 通过控制信号操作数据通路准备执行执行 : 指令获得数据通路使用权 : 读寄存器, 移位操作, ALU 运算和写回每一级的结果存储在寄存器中时钟周期远小于无流水线设计

7 ARM 的流水线 ( 续 ) 任意时刻, 有三条不同的指令占据着流水线的不同级完成一条指令需要三个时钟周期, 称之为三周期延迟流水线装满后, 处理器一个时钟周期可以完成一条指令因此, 流水线的吞吐率是每周期一条指令流水线提高了吞吐率, 但无法降低延迟

8 数据传送指令 ADR 伪指令 ( 回顾 ) table1 table2 思考 : 为何 PC 的偏移量是 x88? 程序计数器相对寻址 (PC-relative addressing) Example: start MOV r, #1 ADR r4, start => SUB r4, pc, #xc PC=PC+8? Why

9 PC=PC+8? Why? start MOV r, #1 ADR r4, start ADD r, r1, #5 SUB r2, r3, r6 含伪代码 start MOV r, #1 SUB r4, pc, #xc ADD r, r1, #5 SUB r2, r3, r6 不含伪代码当 PC-relative 计算执行的时候,PC 已经指向其后的第二条指令 (PC+8) Rather than pointing to the instruction being executed, the PC points to the instruction being fetched.

10 ARM 的流水线数据阻滞 ldmia r, {r2,r3} sub r2,r3,r6 cmp r2, #3 如果流水线的某一级无法在一个时钟周期内完成, 将会导致流水线阻滞例如多寄存加载指令 (LDMIA), 将导致数据阻滞 (Data hazard) 译码逻辑负责产生下一个时钟需要的控制信号, 对于多阶段执行的语句, 必须要记住已经译码的指令

11 ARM 的流水线控制阻滞分支指令将导致流水线产生控制阻滞, 也被称为分支损失 (Branch Hazard) 是否执行分支指令 BNE 要在第三个时钟周期才能确定, 因此, 浪费两个时钟周期

12 ARM 的流水线比较

13 更深的流水线是否更好?

14 延迟分支 (delayed branch) 为改善流水线效率, 可使用延迟分支技术延迟分支要求分支指令后面的 n 条指令总是执行, 无论分支指令执行与否这样, 在分支指令执行期间 CPU 能够让流水线满负载运行但是, 分支指令后面可能是空操作 (NOP) 因为处于延迟分支窗口 (branch delay slot) 中的指令对于两条执行路径都要有效如没有没有足够的有效指令填充, 则需使用 NOP

15 Four Branch Hazard Alternatives #1: Stall until branch direction is clear #2: Predict Branch Not Taken Execute successor instructions in sequence Squash instructions in pipeline if branch actually taken Advantage of late pipeline state update PC+4 already calculated, so use it to get next instruction #3: Predict Branch Taken #4: Delayed Branch Define branch to take place AFTER a following instruction

16 Delayed Branch Where to get instructions to fill branch delay slot? Before branch instruction (#4) From the target address: only valuable when branch taken (#3) From fall through: only valuable when branch not taken (#2) Compiler effectiveness for single branch delay slot: Fills about 6% of branch delay slots About 8% of instructions executed in branch delay slots useful in computation About 5% (6% x 8%) of slots usefully filled Delayed Branch downside: 7-8 stage pipelines, multiple instructions issued per clock (superscalar) (#1)

17 Scheduling Branch Delay Slots A is the best choice, fills delay slot & reduces instruction count (IC) (#1) In B, the sub instruction may need to be copied, increasing IC A. From before branch B. From branch target C. From fall through add $1,$2,$3 if $2= then delay slot sub $4,$5,$6 add $1,$2,$3 if $1= then delay slot In B and C, must be okay to execute sub when branch fails add $1,$2,$3 if $1= then delay slot sub $4,$5,$6 becomes becomes becomes add $1,$2,$3 if $2= then if $1= then add $1,$2,$3 add $1,$2,$3 if $1= then sub $4,$5,$6 sub $4,$5,$6

18 范例 :ARM 中 for 循环的执行时间决定 FIR 滤波器应用的执行时间 : for (I = ; i < N; i++) f = f + c[i] * x[i];

19 FIR 滤波器汇编程序 ; loop initiation code MOV r, # ; use r for i, set to MOV r8, # ; use a separate index for arrays ADR r2, N ; get address for N LDR r1, [r2] ; get value of N for loop termination test MOV r2, # ; use r2 for f, set to ADR r3, c ; load r3 with address of base of c array ADR r5, x ; load r5 with address of base of x array ; loop body loop LDR r4, [r3, r8] ; get value of c[i] LDR r6, [r5, r8] ; get value of x[i] MUL r4, r4, r6 ; compute c[i]*x[i] ADD r2, r2, r4 ; add into running sum ; update loop counter and array index ADD r8, r8, #4 ; add one to array index ADD r, r, #1 ; add 1 to i ; test for exit CMP r, r1 BLT loop ; if i < N, continue loop loopend...

20 FIR 滤波器的性能判断一定跳转??? 继续循环是最坏情况退出循环是最好情况

21 思考思考前面课程提到的问题 : 条件执行指令只有在条件序列小于等于 3 的时候才会达到高效, 当大于时, 要使用条件转移指令 --- 为什么??? ADDNE 和 SUBNE 是条件执行指令, 只有 CMP 指令是非零结果的时候才执行

22 2 高速缓存 Computer performance depends on: Processor performance Memory system performance Memory Interface CLK CLK Processor MemWrite Address WriteData WE Memory ReadData

23 2 高速缓存 (Processor-Mem Gap) In prior chapters, assumed access memory in 1 clock cycle but hasn t been true since the 198 s

24 2 高速缓存静态随机存储器 (SRAM): 依靠一对反相器存储数值, 速度很快, 但面积占用比 DRAM 高动态随机存储器 (DRAM): 依靠电容电荷实现数据存储 ( 必须刷新 ), 很小但比 SRAM 速度慢 (5~1 倍 ) 存储器性能 vs 逻辑性能 : 存储器比逻辑电路的性能提升慢得多 ( 存储墙问题 ) 因此, 速度非常快的存储器是很昂贵的同时, 应用对存储器的需求量越来越大用户需要大容量且快速的存储资源 SRAM 访问延迟 :2~25ns, 耗费 :$1~$25 per MB DRAM 访问延迟 :6~12ns, 耗费 :$.5~$.1 per MB Disk 访问延迟 :1~2million ns, 耗费 :$.5~$.1 per MB

25 存储墙问题随着集成电路工艺尺寸的缩小, 处理器的速度按照摩尔定律每隔 18 个月就翻一番存储器的速度每年仅增长 7% 处理器与存储器之间的性能鸿沟每 21 个月就翻一番

26 存储系统 (Memory Hierarchy) 如何组织存储器资源, 但又不显著提高耗费? 答案是 : 构建存储系统 Technology Price / GB Access Time (ns) Bandwidth (GB/s) Cache SRAM $1, Speed Main Memory DRAM $ SSD $1 1,.5 Virtual Memory HDD $.1 1,,.1 Capacity 高速缓存保存主存中最近用到的内容的拷贝

27 存储系统 (Memory Hierarchy)

28 缓存 Caches A cache holds commonly used memory data. The number of data words that it can hold is called the capacity, C. Because the capacity of the cache is smaller than that of main memory, the computer system designer must choose what subset of the main memory is kept in the cache. 高速缓存保存常用的内存数据它所能容纳的数据字的数量称为容量. 由于缓存的容量小于主存的容量, 因此计算机系统设计者必须选择在缓存中保留主存的哪个子集 When the processor attempts to access data, it first checks the cache for the data. If the cache hits, the data is available immediately. If the cache misses, the processor fetches the data from main memory and places it in the cache for future use. 当处理器试图访问数据时, 它首先检查缓存中的数据如果缓存命中, 数据立即可用如果高速缓存未命中, 处理器将从主内存中提取数据并将其放入高速缓存中以供将来使用

29 局部性原理局部性原理是存储系统层级构成的基础, 将有可能再次访问的数据放在存储结构顶层时域局部性 : 当前被访问的数据有可能很快再次被访问 ; 将最近访问的数据保存在存储系统层级高层空域局部性 : 当前被访问数据地址相邻的数据有可能很快被访问, 将临近访问的数据保存存储系统层级高层程序为何会具有局部性? 高速缓存减少了内存的平均访问时间, 但也提高了内存访问时间的可变性, 值得注意!

30 统一的高速缓存数据与指令之间共享同一个高速缓存

31 哈佛高速缓存

32 Cache 的基本术语数据块 (data block): 数据传送的最小单元也被称为 cache line; 高速缓存命中 (cache hit): 被请求的数据在高速缓存中 ; 高速缓存未命中 (cache miss): 被请求的数据不在高速缓存中工作集 (working set):cpu 在一段时间内访问的活动单元集合

33 未命中的类型划分强制性未命中 (compulsory miss), 也称为冷未命中 (cold miss), 发生在单元第一次被访问时容量未命中 (capacity miss) 的发生是由于工作集过大冲突未命中 (conflict miss) 的发生是由于两个地址映射到高速缓存的同一个单元平均内存访问时间计算公式 : t av = t cache + (1-h)t main, h 代表命中率

34 Cache 的性能 - 举例 1 A program has 2, loads and stores 1,25 of these data values in cache Rest supplied by other levels of memory hierarchy What are the hit and miss rates for the cache?

35 Cache 的性能 - 举例 1 A program has 2, loads and stores 1,25 of these data values in cache Rest supplied by other levels of memory hierarchy What are the hit and miss rates for the cache? Hit Rate = 125/2 =.625 Miss Rate = 75/2 =.375 = 1 Hit Rate

36 Cache 的性能 - 举例 2 Suppose processor has 2 levels of hierarchy: cache and main memory t cache = 1 cycle, t MM = 1 cycles(main Memory) What is the average data access time of the program from Example 1?

37 Cache 的性能 - 举例 2 Suppose processor has 2 levels of hierarchy: cache and main memory t cache = 1 cycle, t MM = 1 cycles (Main Memory) What is the average data access time of the program from Example 1? Tav = t cache + MR cache (t MM ) = [ (1)] cycles = 38.5 cycles

38 多级高速缓存一级缓存二级缓存平均内存访问时间计算公式 : t av = tl1 + (1-h1)tL2 + (1-h1-h2)tmain h 1 表示一级缓存命中率,h 2 表示命中二级缓存而未命中一级缓存的概率

39 高速缓存设计让我们思考三个问题 : (1) What data is held in the cache? 我们如何知道需要的数据是否在高速缓存中?( 命中还是未命中?) (2) How is data found? 如果在高速缓存中, 我们如何找到它? (3) What data is replaced to make room for new data when the cache is full? 如果缓存满了, 我们该替换掉哪些数据为新的数据提供空间? 我们先看一个最简单的例子 : 数据块的大小为一个字节 ; 直接映射 (direct mapped) 高速缓存直接映射指低一级存储中的每一个数据在高速缓存中的映射都是唯一确定的地址

40 直接映射高速缓存图示 Cache fields for address xffffffe4 When mapping to the cache

41 直接映射高速缓存结构地址标记索引偏移量有效标记标记数据高速缓存块只有一个块需要检查, 索引唯一地确定了要检查的块

42 直接映射高速缓存操作简述

43 写操作写操作比读操作复杂, 因为我们要更新高速缓存和主存 ( 或下一级存储 ) 的内容两种写操作方式 : 通写 (write through): 每次写操作都将同时改变高速缓存和主存单元这种模式保证了高速缓存和主存的一致性, 但会产生额外的主存通信回写 (write back): 只是在将某一单元从高速缓存中移出时才进行写操作 ( 利用 dirty bit 来判断 ) 这种模式可以减少那些该单元移出高速缓存之前对它进行的多次写操作

44 命中 vs. 未命中读命中 : 所希望的情况 : 高速缓存直接传送数据到处理器读未命中 : 暂停 CPU, 从主存中获取数据块, 传送到高速缓存, 重新启动写命中 : 可以替换高速缓存和主存中的数据 ( 通写 ) 只将数据写入高速缓存 ( 稍后写入主存 ) 写未命中 : 将整个数据块读入高速缓存, 然后写某个字

45 直接映射的性能 Memory Address addi r, r, 5 Loop: beq r, $, done ldr r1, x4 ldr r2, xc ldr r3, x8 add r, r, -1 bl loop done: Tag... Set 1 3 Byte Offset V Tag Data 1... mem[x...c] 1... mem[x...8] 1... mem[x...4] Miss Rate =? Set 7 (111) Set 6 (11) Set 5 (11) Set 4 (1) Set 3 (11) Set 2 (1) Set 1 (1) Set ()

46 直接映射的性能 addi r, r, 5 Loop: beq r, $, done done: ldr r1, x4 ldr r2, xc ldr r3, x8 add r, r, -1 bl Memory Address loop Tag... Set 1 3 Byte Offset V Tag Data 1... mem[x...c] 1... mem[x...8] 1... mem[x...4] Miss Rate = 3/15 = 2% Temporal Locality Compulsory Misses Set 7 (111) Set 6 (11) Set 5 (11) Set 4 (1) Set 3 (11) Set 2 (1) Set 1 (1) Set ()

47 直接映射的冲突 addi r, r, 5 Loop: beq r,, done ldr r1, x4 ldr r2, x24 add r, r, -1 bl Memory Address loop Tag...1 Tag Data done: Miss Rate =? Set 1 3 Byte Offset V 1... mem[x...4] mem[x...24] Set 7 (111) Set 6 (11) Set 5 (11) Set 4 (1) Set 3 (11) Set 2 (1) Set 1 (1) Set ()

48 直接映射的冲突 Memory Address addi r, r, 5 Loop: beq r,, done done: ldr r1, x4 ldr r2, x24 add r, r, -1 bl loop Tag...1 Set 1 3 Byte Offset V 1 Tag... Data mem[x...4] mem[x...24] Miss Rate = 1/1 = 1% Conflict Misses Set 7 (111) Set 6 (11) Set 5 (11) Set 4 (1) Set 3 (11) Set 2 (1) Set 1 (1) Set ()

49 直接映射的局限性直接映射高速缓存速度快, 耗费相对较低直接映射高速缓存映射策略简单, 有一定的局限性容易造成冲突未命中的情况 : Array a[] uses locations, 1, 2, Array b[] uses locations 124, 125, 126, 计算 a[i] + b[i] 将产生冲突未命中的情况. 如果频繁访问的单元正好被映射到同一个高速缓存块, 我们将无法充分利用高速缓存的优势如何解决???

50 全相联高速缓存全相联 (fully-associative) 高速缓存 : 任意个内存数据块可以映射到高速缓存中的任意个地址 valid tag data valid tag data valid tag data valid tag data tag offset = 读出所有高速缓存块的标记所有高速缓存块的标记同时比较地址只分为标记和偏移量两部分, 不需要索引 hit value byte

51 全相联的局限性全相联不限制主存数据在高速缓存中的存放位置, 使映射具有最大的灵活性, 命中率最高但是, 由于全相联通常需要采用内容可寻址存储器 (CAM), 耗费很高同时, 要在每次数据访问时读出并比较所有标记单元, 速度慢, 能耗也非常大因此, 全相联高速缓存一般只用于设计小容量缓存器

52 组相联高速缓存组相联 (Set Associative) 是直接映射和全相联之间的折中组 (Set) 由共享同一索引的所有块组成由每个组的高速缓存块个数来标识,N 路组相联高速缓存访问请求按照索引广播给组内所有缓存块, 判断是否命中每个组由一个全相联高速缓存实现

53 组相联高速缓存 Memory Address Tag Set 28 2 Byte Offset V Tag Way 1 Way Data V Tag Data = = Hit 1 Hit 1 32 Hit 1 Hit Data

54 两路组相联高速缓存性能举例 addi r, r, 5 Loop: beq r,, done done: ldr r1, x4 ldr r2, x24 add r, r, -1 bl V Tag loop Way 1 Way Data V Miss Rate =? Tag Data Set 3 Set 2 Set 1 Set

55 两路组相联高速缓存性能举例 addi r, r, 5 Loop: beq r,, done done: ldr r1, x4 ldr r2, x24 add r, r, -1 j V Tag loop Way 1 Way Data V Tag Data mem[x...24] 1... mem[x...4] Miss Rate = 2/1 = 2% Associativity reduces conflict misses Set 3 Set 2 Set 1 Set

56 Cache( 空间相关性 ) Cache fields fro address x89c when mapping to the cache Direct mapped cache with two sets and a four-word block size

57 Cache:Put-it-together Caches are organized as two-dimensional arrays. The rows are called sets, and the columns are called ways. Each entry in the array consists of a data block and its associated valid and tag bits. 缓存被组织为二维数组这些行被称为集 (Set), 而这些列被称为组 (Way) 阵列中的每个条目由一个数据块 (cache block) 及其相关的有效 (Valid) 和标签位 (tag) 组成

58 Cache address format [ tag index(set) block or line offset byte offset ] Quiz 1: for a 256-byte cache block and 4-byte accesses the block offset would be? bits and the byte offset? bits. 4-byte access (word access) 256/4=64 so, 6 bits block offset 2bits byte-offset to specific which byte inside a word Quiz 2: for direct-mapped cache 128KB in which each block has bit words, How many bits are needed for the tag and index fields, assuming a 32-bit address? (128K*8)/(8*32)=496, so Index = 2^12 Block offset = 3bits, byte offset = 2bits Tag bits = =15 Quiz 3: for 4-ways cache 128KB in which each block has 4 32-bit words, How many bits are needed for the tag and index fields, assuming a 32-bit address?

59 替换策略替换策略 : 在高速缓存满且需要载入新的数据块时, 需要考虑何种旧数据块需要被移出高速缓存直接映射不存在替换策略问题, 因为每个数据块对应唯一映射地址, 其替换的数据块也是确定的组相联与全相联高速缓存需要考虑替换策略 : 随机替换 (Random): 在组内或全相联高速缓存中随机选择一个数据块被替换优点 : 硬件简单, 耗费低缺点 : 命中率相对较低最近最少使用策略 (Least Recently Used, LRU): 将组内或全相联高速缓存中最近最少使用的数据块优点 : 命中率高缺点 : 硬件耗费大先入先出策略 (First In First Out, FIFO): 折中!Trade off

60 LRU 替换策略 ldr r, #x4 ldr r1, #x24 ldr r2, #x54 Way 1 Way (a) V U Tag Data V Tag mem[x...24] 1... Way 1 Way Data mem[x...4] Set 3 (11) Set 2 (1) Set 1 (1) Set () (b) V U Tag Data Tag mem[x...24] V Data mem[x...54] Set 3 (11) Set 2 (1) Set 1 (1) Set ()

61 LRU 替换策略 Discards the least recently used items first. This algorithm requires keeping track of what was used when, which is expensive if one wants to make sure the algorithm always discards the least recently used item. General implementations of this technique require keeping "age bits" for cache-lines and track the "Least Recently Used" cache-line based on agebits. In such an implementation, every time a cache-line is used, the age of all other cache-lines changes. From Wiki Cache replacement policies

62 Cache Summary What data is held in the cache? - Recently used data (temporal locality) - Nearby data (spatial locality) How is data found? - Set is determined by address of data - Word within block also determined by address - In associative caches, data could be in one of several ways What data is replaced? - Least-recently used way in the set (LRU)

63 3 存储管理单元和地址转换存储管理单元在 CPU 和物理主存之间, 实现逻辑 / 虚拟地址到物理地址之间的转换转换过程也称内存映射物理地址 (physical address): 用于内存芯片级的单元寻址, 与实际的 RAM 单元对应逻辑地址 (logical address/virtual address): 程序的抽象地址空间而不与实际的 RAM 单元对应 CPU 逻辑地址存储管理单元物理地址主存 main memory 交换辅助存储器 (Memory Management Unit, MMU)

64 虚拟内存什么是虚拟内存??? 虚拟内存能做什么???

虚拟内存 Technology Price / GB Access Time (ns) Bandwidth (GB/s) Cache SRAM $1, 1 25+ Speed Main Memory DRAM $1 1-5 1 SSD $1 1,.

65 虚拟内存 Technology Price / GB Access Time (ns) Bandwidth (GB/s) Cache SRAM $1, Speed Main Memory DRAM $ SSD $1 1,.5 Virtual Memory HDD $.1 1,,.1 Capacity Physical Memory: DRAM (Main Memory) Virtual Memory: Hard drive Slow, Large, Cheap Magnetic Disks Read/Write Head

66 虚拟内存与虚拟寻址虚拟内存是计算机系统内存管理的一种技术它使得应用程序认为它拥有连续的可用的内存 ( 一个连续完整的地址空间 ), 而实际上, 它通常是被分隔成多个物理内存碎片, 还有部分暂时存储在外部磁盘存储器上, 在需要时进行数据交换 -- from wikipedia 应用认为的实际的虚拟寻址 (virtual addressing): 将逻辑地址转换成物理地址的寻址模式

67 虚拟内存 Virtual addresses Programs use virtual addresses ( 程序使用虚拟内存 ) Entire virtual address space stored on a hard drive Subset of virtual address data in DRAM CPU translates virtual addresses into physical addresses (DRAM addresses) Data not in DRAM fetched from hard drive Memory Protection Each program has own virtual to physical mapping (V to P) Two programs can use same virtual address for different data Programs don t need to be aware others are running One program (or virus) can t corrupt memory used by another

68 虚拟内存与 Cache 类比 Cache Block Block Size Block Offset Miss Tag Virtual Memory Page Page Size Page Offset Page Fault Virtual Page Number Physical memory acts as cache for virtual memory

69 虚拟内存 Page size: amount of memory transferred from hard disk to DRAM at once ( 类比 Cache Block size) Address translation: determining physical address from virtual address Page table: lookup table used to translate virtual addresses to physical addresses System: Virtual memory size: 2 GB = 2 31 bytes Physical memory size: 128 MB = 2 27 bytes Page size: 4 KB = 2 12 bytes

70 虚拟内存 System: Virtual memory size: 2 GB = 2 31 bytes Physical memory size: 128 MB = 2 27 bytes Page size: 4 KB = 2 12 bytes Organization: Virtual address: 31 bits Physical address: 27 bits Page offset: 12 bits # Virtual pages = 2 31 /2 12 = 2 19 (VPN = 19 bits) # Physical pages = 2 27 /2 12 = 2 15 (PPN = 15 bits)

71 虚拟内存 19-bit virtual page numbers 15-bit physical page numbers

72 虚拟内存 What is the physical address of virtual address x247c?

73 虚拟内存 What is the physical address of virtual address x247c? VPN = x2 VPN x2 maps to PPN x7fff 12-bit page offset: x47c Physical address = x7fff47c

74 存储管理单元存储管理单元实现的功能 : 实现虚拟寻址 : 用表把逻辑地址转换成物理地址可以将部分程序移入辅助存储器, 当程序执行需要时, 再将镜像调入主存缺页 (page fault) 异常 :CPU 请求一个不在主存的地址缺页异常重新启动的条件 : 所有内容已读到主存中 ; MMU 表已经进行了相应的更新 LRU 替换策略

75 地址转换方法需要某种寄存器或表来实现逻辑地址到物理地址之间的任意转换两种基本地址转换方法 : 分段 : 支持较大的大小可不等的内存区域起始地址 + 大小分页 : 支持较小的大小相等的内存区域段页式寻址模式 : 将每个段分成页并且其地址转换分成两步的方法来建立 page 1 page 2 segment 1 memory segment 2

76 段地址转换段基址 segment base address 逻辑地址 logical address + 段下界段上界 segment lower bound segment upper bound range check 范围检测 range error 范围出错 physical address 物理地址

77 页地址转换逻辑地址页偏移量第 i 页基址 page i base page offset 拼接 concatenate Page Table ( 页表 ) 页 page 物理地址偏移量 offset 内存

78 页地址转换 Virtual Address Virtual Page Number x2 19 Page Offset 47C 12 Page Table is stored in Physical Memory. It is indexed by the Virtual Page Number(VPN) V 1 x 1 x7ffe 1 x1 1 x7fff Hit Physical Address Physical Page Number x7fff Page Table C

79 页地址转换 What is the physical address of virtual address x5f2? V Physical Page Number 1 x 1 x7ffe 1 x1 1 x7fff Page Table

80 页地址转换 What is the physical address of virtual address x5f2? VPN = 5 Entry 5 in page table VPN 5 => physical page 1 Physical address: x1f2 Virtual Address Virtual Page Number x5 19 Page Offset F2 12 V 1 x 1 x7ffe 1 x1 1 x7fff Hit Physical Address Physical Page Number Page Table x1 F2

81 页表组织模式页描述符 page descriptor 页描述符 page descriptor 平面结构树结构

82 转换后援缓冲区大的转换表需要访问主存转换后援缓冲区 (Translation Lookaside Buffer, TLB): 缓存转换表, 通常很小 Virtual Address Physical Address Dirty Ref Valid Access Valid: 表示逻辑段或逻辑页当前是否在物理内存 Dirty: 表示该段或该页是否已被改写 Ref&Access: 权限位

83 TLB(Translation Look-aside Buffer) 使用 Cache 结构存放最近使用的页表项

84 TLB(Translation Look-aside Buffer) Page table accesses: high temporal locality TLB Large page size, so consecutive loads/stores likely to access same page Small: accessed in < 1 cycle Typically entries Fully associative( 全相联 ) > 99 % hit rates typical Reduces # of memory accesses for most loads/stores from 2 to 1

85 TLB(Translation Look-aside Buffer) Virtual Address Virtual Page Number x2 19 Page Offset 47C 12 Entry 1 V Virtual Page Number Physical Page Number 1 x7fffd x 1 x2 x7fff V Virtual Page Number Physical Page Number = = Hit 1 Hit Hit 1 1 Hit Entry TLB Physical Address 15 x7fff 47C 12 2-Entry TLB 示例

86 虚拟内存小结 Virtual memory increases capacity A subset of virtual pages in physical memory Page table maps virtual pages to physical pages address translation A TLB speeds up address translation Different page tables for different programs provides memory protection

87 ARM 的内存管理存储管理单元是一个可选部件, 支持虚拟地址转换和内存保护 ARM 的 MMU 支持下列内存区域类型 : 1MB 内存块大小的段 64KB 的大页 (16bits) 4KB 的小页 (12bits) 地址可以在选择段映射或者页映射采用二级地址转换模式

88 ARM 两级页表地址转换转换表基址寄存器逻辑地址一级索引二级索引偏移量一级描述符一级表拼接拼接二级描述符二级表物理地址

89 ARM 两级页表地址转换 ( 续 )

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嵌入式系统设计与应用 Pengju 第二章 ARM 处理器组成结构 (1) Pipeline & Memory hierarchy 西安交通大学电信学院 任鹏举

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