微机原理

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瑭弓
4 years ago
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1 第 6 章微处理器 8086 的总线结构和时序 6.1 学习指导本章是本课硬件部分的开始硬件部分不太容易接受, 但却是理解微机工作原理的关键只有搞懂了几个主要硬件部分的工作原理, 再结合第三章的微处理器的功能结构及其与存储器的组织, 综合理解, 方可真正体会出复杂的微机工作原理本章是在第三章的基础之上再进一步介绍 8086 微处理器的总线结构和时序, 从而可完整地了解微处理器的工作原理主要有两大部分内容 : 引脚定义和系统总线结构的系统总线时序每一部分又从最大系统和最小系统两个方面来介绍, 其中最小系统是重点, 最大系统可通过与最小系统比较异同来掌握具体要求搞懂并记住重点信号如 RESET RD WR ALE DEN DT/R M/IO READY 等, 并学会构成系统总线 ; 时序中的读写时序是重点, 在学会画的同时, 要结合总线结构理解微处理器执行一条指令的过程, 即微处理器的工作原理 6.2 补充知识 1. 部分概念小结 : 一个时钟周期 : 控制微处理器工作的时钟信号的一个周期 ( 一负脉冲与一正脉冲的时间和 ) 一个总线周期 :8086CPU 通过总线对外部 ( 存储器或 I/O 接口 ) 进行一次访问所需的时间一个指令周期 :CPU 执行某一条指令所需的时间 ( 包括取指令的总线周期和执行指令所代表的具体操作所需的时间 ) 一个基本的总线周期包括 4 个时钟周期, 即 T1 T2 T3 和 T4, 又称为 4 个 T 状态读写总线周期在这 4 个 T 状态下完成的工作是不同的, 于是就有了读总线周期和写总线周期一个实际的总线周期除 4 个 T 状态外还可能在 T3 和 T4 之间插入若干个等待周期 Tw 典型的总线周期是在 CPU 的 BIU 需要取指令来填补指令队列的空缺或当 EU 在执行指令过程中需要申请一个总线周期时,BIU 才会进入执行总线周期的工作状态处于两个总线周期之间可能存在若干的空闲状态, 简称 T1 状态 2.P230 页的图 6.11 中断响应周期时序中, 要注意 CPU 是从数据总线 AD7~AD0 上读入接受中断响应的接口提供的中断类型码的没有 DEN DT/R 等信号, 也不象执行读指令时经过一个读总线周期, 故管理中断的接口 ( 第 10 章的 8259A) 必须直接与 8086 的数据引脚 AD7~AD0 相连, 而不能接到经过数据驱动器之后的数据总线 D7~D0 上 6.3 习题 1. 微处理器的外部结构表现为, 它们构成了微处理器级总线 * 2. 微处理器级总线经过总线形成电路之后形成了

2 * 3. 什么是总线结构? 简述计算机系统采用总线结构的优点 4. 对教材 p220 页图 6.2, 若 20 位地址全部用 74LS373 八位锁存器锁存, 数据线上使用 74LS245 总线收发器, 试画出系统总线结构图 5. 在 8086 系统总线结构中, 为什么要有地址锁存器? 6. 根据传送信息的种类不同, 系统总线分为和 * 7. 三态逻辑电路输出信号的三个状态是 : 和 * 8. 微机中的控制总线提供 A. 数据信号流 ; B. 存储器和 I/O 设备的地址码 ; C. 所有存储器和 I/O 设备的时序信号 ; D. 所有存储器和 I/O 设备的控制信号 ; E. 来自存储器和 I/O 设备的响应信号 ; F. 上述各项 ; G. 上述 C,D 两项 ; H. 上述 C,D 和 E 三项 * 9. 微机中读写控制信号的作用是 A. 决定数据总线上数据流的方向 ; B. 控制存储器操作读 / 写的类型 ; C. 控制流入流出存储器信息的方向 ; D. 控制流入流出 I/O 端口信息的方向 ; E. 以上所有 10. 系统总线中地址线的作用是 11. CPU 和总线控制逻辑中信号的时序是由信号控制的 12. 欲使 8086CPU 工作在最小方式, 引脚 MN/MX 应接 * 13. RESET 信号是时产生的, 至少要保持 4 个时钟周期的电平才有效, 该信号结束后,CPU 内的 CS 为,IP 为, 程序从地址开始执行 14. CPU 在状态开始检查 READY 信号, 电平时有效, 说明存储器或 I/O 端口准备就绪, 下一个时钟周期可进行数据的读写 ; 否则,CPU 可自动插入一个或几个, 以延长总线周期, 从而保证快速的 CPU 与慢速的存储器或 I/O 端口之间协调的进行数据传送 15. 当 M/IO 引脚输出高电平时, 说明 CPU 正在访问 * 16. 在构成 8086 最小系统总线时, 地址锁存器 8282 的选通信号 STB 应接 CPU 的信号, 输出允许端 OE 应接 ; 数据收发器 8286 的方向控制端 T 应接信号, 输出允许端 OE 应接信号微处理器级总线经过总线控制电路, 形成了系统三总线, 它们是总线, 地址总线和数据总线 * CPU 在读写一个字节时, 只需要使用 16 条数据线中的 8 条, 在个总线周期内完成 ; 在读写一个字时, 自然要用到全部的 16 条数据线, 只是当此字的地址是偶地址时, 可在个总线周期内完成, 而对奇地址字的访问则要在个总线周期内完成 1

3 最大系统的系统总线结构较最小系统的系统总线结构多一芯片 20. 简述 8086 最大系统总线结构中的总线控制器输出的信号 AIOWC 和 AMWC 的作用 21. 微机在执行指令 MOV [DI],AL 时, 将送出的有效信号有 : A.RESET B. 高电平的 M/IO 信号 C. WR D. RD 22. 设指令 MOV AX,DATA 已被取到 CPU 的指令队列中准备执行, 并假定 DATA 为偶地址, 试画出以下情况下该指令执行的总线时序图 (1) 没有等待的 8086 最小方式 ; (2) 有一个等待周期的 8086 最小方式 23. 上题中如指令分别为 : * (1) MOV DATA+1,AX (2) MOV DATA+1,AL (3) OUT DX,AX (DX 的内容为偶数 ) (4) IN AL,0F5H 重做上题 (1) * 最小方式下, 读总线周期和写总线周期相同之处是 : 在状态开始使 ALE 信号变为有效电平, 并输出信号来确定是访问存储器还是访问 I/O 端口, 同时送出 20 位有效地址, 在状态的后部,ALE 信号变为电平, 利用其下降沿将 20 位地址和 BHE 的状态锁存在地址锁存器中 ; 相异之处是从状态开始的数据传送阶段 2

4 第 7 章存储器系统存储器是计算机系统的重要组成部分, 用于存储计算机工作所必需的数据和程序它分为内存储器和外存储器本章要求在了解半导体存储器工作原理的基础上, 着重掌握微机或微机应用系统内存储器系统的构成及与 CPU 的连接方法 7.1 学习指导半导体存储器的分类与性能指标 1. 半导体存储器的分类微机中内存储器一般都使用半导体存储器, 其特点是集成度高成本低存储速度快半导体存储器的分类如图 7.1 所示双极型 RAM 半读写存储器静态 RAM(SRAM) 导 (RAM) MOS 型 RAM 体动态 RAM(DRAM) 存储掩膜 ROM 器只读存储器可编程 ROM(PROM) (ROM) 紫外光可擦除 ROM(EPROM) 电可擦除 ROM(E 2 PROM) 图 7.1 半导体存储器的分类 2. 存储器的基本组成存储器的基本组成如图 7.2 所示地址存储读写地址线译码驱动矩阵控制电路数据线读 / 写控制信号图 7.2 存储器的基本组成 3. 存储器的主要性能指标半导体存储器的主要性能指标包括教材 7.1 节中介绍的 5 项, 而最主要的是存储容量和存取速度 ( 存取速度用最大存取时间来衡量 ) 3

5 (1) 存储容量存储容量是存储器的一个重要指标存储容量是指存储器可以存储的二进制信息量, 即 : 存储容量 = 字数字长而微机中常用可能存储的字节数表示存储容量, 并以 KB(1024 个字节 ) 作为容量的单位如 64 KB 表示个字节 (2) 最大存取时间存储器的存取时间定义为内存储器从接收寻找存储单元地址码开始, 到它取出或存入数据为止所需的时间, 其上限值称为最大存取时间存取时间的大小反映了存储速度的快慢存取时间越小, 则存取速度越快超高速存储器的最大存取时间小于 20ns, 中速存储器在 100~200ns 之间, 低速存储器在 300ns 以上存储器的分级层次结构根据 CPU 对不同层次存储器的存取速度的不同要求, 微机中常采用分级层次结构来组织整个存储器系统, 如图 7.3 所示, 共分 4 级存储器容量小 CPU 内部存储器高速缓存 Cache 内 ( 主 ) 存储器外 ( 辅 ) 存储器高存取速度大低图 7.3 存储器系统的层次结构存储器与 CPU 的连接在微机或微机应用系统中, 存储器子系统由许多存储器芯片 (ROM 和 RAM) 组成 CPU 对存储器进行读写操作时, 首先由地址总线给出地址信号, 然后发出读或写的控制信号, 最后才能在数据总线上进行数据的读写因此, 在微机或微机应用系统中, 存储器系统的设计主要是指存储器与 CPU 的连接, 包括 CPU 的地址总线数据总线和控制总线与存储器的连接连接时应考虑如下问题 : 1. CPU 的时序和存储器的存取速度之间的匹配 CPU 取指令和对存储器进行读写时, 都有其固有的时序, 由此来确定对存储器存取速度的要求存储器的存取速度必须与 CPU 的读写时序相匹配, 以便使 CPU 能在规定的读写周期内完成对存储器的正确读写 2. CPU 总线负载能力 4

6 CPU 输出线的直流负载能力为带一个 TTL 负载, 而目前的存储器通常采用 MOS 电路, 其直流负载很小, 主要是电容负载, 故在简单系统中,CPU 可直接与存储器相连, 而在较大系统中, 就要考虑 CPU 的负载能力, 需要时就要加缓冲器或总线驱动器来驱动负载常用的芯片有 74LS244( 单向 8 位 ) 和 74LS245( 双向 8 位 ) 等 3. 控制信号的连接 CPU 与存储器连接时, 应将 CPU 提供的一些控制信号与存储器要求的控制信号相连接, 以实现正确的读写控制如 8086 对应的控制信号为 M / IO RD WR DEN DT / R BHE 和 ALE 4. 存储器的片选控制与地址译码存储器系统一般分为 RAM 和 ROM 两大部分, 由多个存储器芯片组成为了实现存储器的正确寻址, 地址总线按用途分为两部分, 一部分是低位地址总线, 可直接连到存储器芯片的地址线上, 实现存储器芯片的片内寻址 ; 剩余部分是高位地址总线, 通过译码产生存储器片选信号地址总线的高低位划分因选用存储器芯片的容量不同而异通过对高位地址总线的译码来产生片选控制信号, 常用的方法有如下三种 : 1) 线选法利用高位地址总线的某一位或某几位来控制片选的方法称为线选法, 如图 7.4(a) 所示使用线选法时, 要保证每次只选中一个芯片 2) 部分译码法利用高位地址总线中的一部分进行译码, 来产生各存储芯片的片选信号, 如图 7.4(b) 所示 3) 全译码法利用全部高位地址总线进行译码, 来产生各存储芯片的片选控制信号, 如图 7.4(c) 所示三种译码产生片选信号方法中, 线选法和部分译码法的译码电路简单, 当不需要全部存储空间的寻址能力时, 可采用这两种方法但二者都存在地址重叠和 ( 或 ) 地址不连续的问题, 使寻址空间利用率降低, 不便于进一步扩充存储容量而全译码法可以提供对全部存储空间的寻址能力, 且地址空间的分配是唯一的和连续的所以一般多采用全译码法即使不需要全部存储空间, 也可采用全译码法, 多余的译码输出可空着 ( 如图 7.4(c)), 便于需要时扩充 5

7 6

8 7.2 习题 1. 用下列 RAM 芯片构成 32KB 存储器模块, 各需多少芯片?16 位地址总线中有多少位参与片内寻址? 多少位可用作片选控制信号? (1) 1K 1 (2)1K 4 (3) 4K 8 (4)16K 1 2. 若存储器模块的存储容量为 256KB, 则利用上题中给出的 RAM 芯片, 各需多少块?20 位地址总线中有多少位参与片内寻址? 多少位可用作片选控制信号? 3. 一台 8 位微机系统的地址总线为 16 位, 其存储器中 RAM 的容量为 32KB, 首地址为 4000H, 且地址是连续的问可用的最高地址是多少? 4. 某微机系统中内存的首地址为 4000H, 末地址为 7FFFH, 求其内存容量 5. 某台 8 位微机, 地址总线为 16 位, 其存储器中具有用 8 位 2114 构成的 4KB RAM, 连线图如图 7.5 所示问片选控制采用什么译码方法? 若以每 1KB 作为一组, 则此 4 组 RAM 的基本地址是什么? 地址有无重叠区, 每一组的地址范围为多少? 6. 为地址总线为 16 位的某 8 位微机设计一个容量为 12KB 的存储器, 要求 ROM 区为 8KB, 从 0000H 开始, 采用 2716 芯片 ;RAM 区为 4KB, 从 2000H 开始, 采用 2114 芯片试画出设计的存储器系统的连线图 7. 一台 8 位微机系统需将内存 RAM 扩充 8KB, 其扩充存储空间为 8000H 开始的连续存储区设系统的地址总线为 ~, 数据总线为 ~ D, 控制总线为 MREQ 和 WR, A15 A0 D7 0 存储器芯片用 2114 画出扩充的存储器模块的连接线路图地址译码器选用 3-8 译码器 74LS138, 需要的门电路可自行选择 8. 选用合适的存储芯片和译码芯片为 8086 CPU ( 工作于最小模式 ) 设计一个 8KB 的 ROM 和 16KB 的 RAM 的存储器系统 /8086/80286/80386/80486/Pentium/PentiumⅡ/PentiumⅢ 的寻址范围各为多少? 10. 简述高速存储器 Cache 的基本工作原理 7

9 第 8 章高档微机的某些新技术 8.1 高档微机采用的某些新技术在我们使用的大多数微机系统中的微处理器都属于 Intel 公司的 8086 微处理器家族该家族从 8086 到 80286, 从到 Pentium, 这里由和 Pentium 构成的微机系统称为高档微机为了提高微机的性能, 高档微机中相继采用了许多先进的计算机软硬件新技术, 这些新技术主要包括如下几个方面 1. 高速缓冲存储器技术随着微机性能的提高, 存取速度的瓶颈问题越来越严重为了解决这个问题, 加快运算速度, 在 32 位微处理器和微机中, 普遍在 CPU 与常规内存之间增设了一级或两级高速小容量存储器, 称之为高速缓冲存储器 (Cache), 其存取速度比内存要快一两个数量级, 大体上与 CPU 的处理速度相当有了 Cache 以后,CPU 在寻址指令或操作数时, 首先要看其是否在 Cache 中, 若在, 就立即高速存取 ; 否则, 就按常规的内存访问, 同时将所访问内容和相关数据块复制到 Cache 中当指令或操作数在 Cache 中时, 称为命中, 否则称为未命中配置 64KB Cache 的 386 微机的命中率可达 90% 以上, 而目前及以上高档微机系统均配有两级 Cache, 包括 CPU 片内的一级 Cache 和 CPU 外部的二级 Cache 二级 Cache 的容量比片内 Cache 的容量大得多, 因此, 一级 Cache 未命中的, 在二级 Cache 中大多都能命中 2.RISC 技术 RISC 即精减指令集计算机 (Reduced Instruction Set Computer) RISC 作为一种设计计算机的基本原则, 其目的是精简指令系统中的指令数目, 简化 CPU 芯片的复杂程度, 加速每条指令的执行速度, 使大部分指令能在一个时钟周期内完成, 相对于传统的 CISC( 复杂指令集计算机,Complex Instruction Set Computer),RISC 的主要特征如下 : (1) 采用统一的指令长度和格式, 减少指令条数指令种类和寻址方式, 以缩短指令译码和执行时间 ; (2) 采用指令流水线技术, 扩大并行处理范围 ; (3) 增加 CPU 内通用寄存器的数量, 使所有计算机指令只在寄存器之间操作 ; (4) 内置高性能浮点运算部件 ; (5) 用硬件逻辑实现指令的操作, 很少或不用 CISC 的微程序 3. 流水线技术流水线 (PipeLine) 技术是一种将每条指令分解为多步, 并让不同指令的各步操作重叠, 从而实现多条指令流的并行处理, 以加速程序运行的速度及其以上微处理器都采用了流水线技术, 其中使用了 5-6 级流水线结构当流水线深度在 5-6 级以上时, 称为超流水线结构 (Superpipelined) 流水线级数越多, 指令流速度就越快而 Pentium 微处理器则采用两条指令流水线结构 ( 称为超标量流水线 ), 这种流水线结构允许 Pentium 在单个时钟周期内执行两条整数指令, 比相同频率的 80486DX CPU 性能提高 5 倍 8

10 4. 虚拟存储器技术虚拟存储器是把内存和外存 ( 如磁盘 ) 有机地结合起来, 扩大用户可用存储空间的技术这里将用户可用的存储空间称为虚拟空间, 内存的实际空间称为物理空间内存和外存有机结合构成的这个虚拟空间的假想存储器称为虚拟存储器虚拟存储器技术的采用, 使程序的可用存储空间不受内存空间的限制, 即允许同一程序的一部分在内存, 其它部分在外存运行时在操作系统的统一管理下, 完成程序由外存到内存的传送和 CPU 的执行其中的虚拟存储地址空间是程序可用的空间, 而物理地址空间是 CPU 可访问的内存空间前者比后者要大得多如 386/486 中, 虚拟存储空间最大可达 2 46 = 64TB, 而物理存储空间 ( 由 CPU 地址总线宽度决定 ) 为 2 32 = 4GB, 前者为后者的 14 2 倍 5. 多工作模式在微处理器的发展过程中, 为了解决性能提高与兼容的矛盾问题, 采用了多工作模式可工作于实地址模式和保护模式在实地址模式,80286 采用 8086/8088 的单任务工作方式, 而在保护模式,80286 具有虚拟内存管理和多任务处理功能, 并在访问超出权限时, 进行告警并拒绝访问而及以上微处理器除具有的这两种工作模式外还增加了虚拟 8086 模式, 在这种工作模式下, 可模仿多个 8086 进行多任务处理 8.2 习题 1. 什么是虚拟存储器? 其作用是什么?80386/80486 的虚拟存储器容量最大有多少? 2. 何为 RISC 技术? 与 CISC 相比其主要特点是什么? /80486 有哪三种工作模式? 各有何特点? 4. 什么叫流水线技术和超标量超流水线技术? 5. 什么叫高度缓冲存储器技术? 微机采用这种技术的根本目的是什么? 6. 试比较实工作模式和仿 8086 工作模式的异同的逻辑地址物理地址和线性地址分别指什么? 它们的寻址能力分别为多少? 8. 保护工作模式下的保护是何含义? 该工作模式下主要进行哪几方面的保护功能? 9. DOS 下对超过 640KB 的内存如何管理? 9

11 第 9 章 CMOS 和 ROM BIOS CMOS 和 ROM BIOS 作为微机系统中的重要组成部分, 在微机系统的参数配置系统运行及基本输入输出程序设计方面都起着重要的作用通过本章的学习, 要求掌握微机系统的设置方法, 并通过后续各章的学习, 掌握 BIOS 中的有关软中断调用的使用方法 9.1 学习指导 CMOS CMOS 就是用来存储系统硬件信息的互补金属氧化型半导体芯片, 它带有自己的小电池, 即使在关掉电源后, 其中的一些信息也仍然能够保留下来 ; 当添加新设备时,CMOS 必须进行修改 ( 见 Set up) 以适应硬件的变化, 而目前的新的 CMOS 版本能够自动检测和标识新的硬件设备 ROM BIOS BIOS 是基本输入输出系统的英文缩写, 通常称为计算机的固件 BIOS 是驻留在主机板 ROM 芯片中的程序代码, 包含两大部分 ( 开机加电后的直接运行部分和 BIOS 调用部分 )4 个模块 : 1. 加电自检 (POST) 模块当基于 Intel 处理器的微机加电时,CPU 开始实模式运行, 并从 ROM 芯片中读取 BIOS 程序, 首先测试计算机的所有已知硬件, 包括 CPU 内存视频键盘串并口软驱和硬盘等 2. 系统初始化模块在 POST 完成后, 计算机将显示 CMOS 信息, 然后 BIOS 将装载操作系统, 完成集成电路芯片初始化设置中断向量及将 DOS 的引导部分装入内存 3 项操作 3. 中断和输入输出子程序模块 ROM BIOS 中包含有对许多设备进行输入输出操作的子程序, 它们以软中断形式提供给用户使用, 完成键盘读入屏幕显示磁盘读写串行通讯内存大小测定日期时间读写设置等功能 BIOS 软中断调用的方法同 DOS 功能调用, 但比 DOS 功能调用更为底层, 可用于中断处理程序中 4. 系统设置 (Set up) 模块 ROM BIOS 中的系统设置就是对微机系统的物理配置进行装入 ( 装入默认值 ) 或修改, 以达到优化配置使用计算机硬件和软件资源的目的具体内容参见教材 9.3 节 9.2 习题 1. 如何查看微机系统中 CMOS RAM 中的内容? 2. 开机加电后,CPU 从什么地址开始执行? 首先要进行的工作是什么? 3. 通过 BIOS 的软中断调用, 可进行哪些设备的输入输出控制? 4. BIOS 软中断调用与 DOS 功能调用有何异同? 哪一种可在用户的中断服务程序中使用? 5. 什么叫 RAM 的影像内存? 它有何优点? 10

12 第 10 章输入输出接口 (1) 10.1 基本要求本章讨论了主机板上与输入输出有关的逻辑要求重点掌握 : 1. 有关输入输出的基本概念 : IN 和 OUT 指令三种基本输入输出方式及其优缺点 I/O 端口的地址译码 2. 微机系统的中断功能及实现 (8259A 芯片 ) 其中 CPU 对中断的管理 ( 内中断外中断中断类型号中断向量表中断的响应过程 ) 是重点,8259 的编程模型及初始化编程应重点掌握 8259 的工作编程较难, 其中重点掌握中断结束方式和中断优先级管理方式中的正常完全嵌套式, 其它均了解即可 3. 定时 / 计数器 8253/8254 及其应用 8254 的五种工作方式比较繁杂, 可列表总结每种工作方式的 GATE 要求形式, 输出波形形式和软硬触发方式等,8253/8254 的应用是又一个难点本章其它要了解的内容有 : 1. 输入输出接口的基本结构 2.DMA 传送和 ISA 系统总线 4. 键盘接口及应用 10.2 补充知识简单接口 ( 对教材 P 内容的补充 ) 见图三态门接口芯片一个典型的三态门接口芯片 (74LS244) 如图 10.1 所示该芯片有 8 个三态门构成, 其中每四个由一个控制端 (E1 或 E2) 来控制, 当控制端有效时 ( 低电平 ), 三态门导通 ; 当它们为高电平时, 相应的三态门呈现高阻状态利用三态门可以实现用于输入信号的接口在利用 74LS244 作为输入口时, 要求信号的状态是能够保持的, 这是因为 74LS244 三态门本身没有对信号的保持或锁存能力图 10.2 就是一个利用三态门作为 8086 最大系统的并行输入接口的例子图中, 有 6 个开关 K1,K2, K6 需要用软件来测量其状态开关是打开还是闭合状态可以看到只有当 CPU 读接口地址为 11

13 20EH 时, 可以获得开关 K1-K6 的状态图中, 为了接口地址译码简单, 地址 A0 未参加译码, 故接口本应占用两个地址, 但由于数据线接的是 8086 的低八位数据线 (D0~D7), 故只有当 A0=0, 即偶地址才有效当 CPU 读此地址的时, 会使 E1 和 E2 有效这时, 三态门导通,K1-K6 的状态经数据线 D0-D7 读到 CPU 中, 当 CPU 不读此地址时,E1 和 E2 为高电平, 则三态门的输出为高阻状态本例中, 三态门的输入为 6 个开关, 由于芯片 244 有 8 个三态门可接 8 个输入状态信号, 此处空着两个未用, 如果有更多的开关状态需要输入时, 可用类似的方法接上两片或更多的芯片开关的状态是比较长久能够保持的, 若输入的信号是瞬间的, 则需要如教材第 348 页图 10.7 所示, 先将信号进行锁存 2. 锁存器接口芯片前面提到的三态门器件, 可以用作固定状态的输入接口但是, 由于 I/O 输出指令 OUT 的执行是瞬间完成的, 三态门又没有保持 ( 或称锁存 ) 数据的能力, 无法直接用它实现数据的输出接口最简单的输出接口可由 D 触发器构成目前, 经常用的芯片之一是 8D 锁存器 74LS273, 它由 8 个 D 触发器构成其引线图及真值表如图 10.3 所示 74LS273 用 S 低电平复位, 用 CP 脉冲上升沿将输入端 Dx 的状态保存在 Qx 输出端它有 8 12

14 个输入的 D 端和 8 个输出的 Q 端 74LS273 的数据锁存输出端 Q 是通过一个一般的门 ( 二态门 ) 输出的也就是说, 只要 273 正常工作, 其 Q 端总有一个确定的逻辑状态 (0 或 1) 输出, 因此,273 就无法直接用做输入接口, 即, 它的 Qx 端绝对不允许直接与系统总线的 D0-D15 相连接为此, 我们再给读者介绍一种带有三态门的锁存器 74LS374, 这也是经常用到的一种芯片, 其引线图与真值表如图 10.4 所示可以发现,374 是由 CP 脉冲上升沿锁存而 OE 是允许输出端, 只有 OE=0 时,374 的输出三态门导通而 OE=1 时,374 的输出呈现高阻状态为了说明这一点, 现将 74LS374 的 8 个锁存器中的一个画在 10.5 图上, 进一步说明其工作情况由于 74LS374 是 8 位的带有三态门输出的锁存器, 具有更大的使用灵活性, 既可以作为输入接口, 又可以用作输出接口, 图 10.6 就是利用 374 构成的 8 路输出接口由于将 OE 接地, 其输出三态门一直处于导通状态这样一来 74LS374 与 74LS273 就一样了也就是说, 273 也可以同样方式使用图 10.7 表示利用 74LS374 作为输入接口的电路图外设数据由外设提供的选通脉冲锁存在 374 内部当 CPU 读该接口时, 译码器输出低电平, 使 374 的输出三态门打开从而读出外设的数据此处, 当执行指令 MOV DX,0FFF8H OUT DX,AL 时, 将 AL 中的内容输出锁存于 Q0~Q7 13

15 综之, 简单的接口电路芯片构造比较简单, 使用也比较方便, 然功能有限, 在较复杂的功能要求下, 完全由它们实现比较困难但该部分内容的学习既是系统设计之必需, 又是功能强结构复杂的可编程接口芯片的学习基础第 11.1 节并行打印机接口即是用简单接口芯片设计查询应用系统的例子, 可结合学习之小结 : 输出口必须用锁存器, 输入口必须用三态门前者的原因很明了 :OUT 指令执行时的基本总线周期只有四个时钟周期, 送出的有效数据是瞬间的, 不锁存就会消失后者的原因可从图 10.8 看出假设有两个外设通过两个接口接入系统, 若输入接口均是三态门, 则在输入外设 1 的数据时, 接口 1 被选通,D0~D7 上传送的就是 DI0~DI7 的有效数据, 此时 DI8~DI15 呈三态中的高阻态, 不会干扰 D0~D7 上的数据若接口 1 接口 2 不是三态门, 则 DI0~DI7 和 DI8~DI15 的每一根信号线上均有 0 或 1, 数据总线 D0~D7 就无法反映真实的输入数据 10.3 例题分析例 F4H 芯片自选, 画出连接图并编一程序段实现 : 当查询到状态信号 D7 为 1 时输出一个字节 14

16 解 : 系统连接图如图 10.9 所示相应程序段如下 : MOV DX,0F4H IN AL,DX TEST AL,80H JNZ NTR MOV AL,[SI] INC SI OUT DX,AL NTR:. ;SI 指向输出数据缓存区例 10.2 (1) 若以 8086 最大方式建立一个微机系统, 取一片 8259A 组成可屏蔽中断的外部控制逻辑假设其有效地址为 300H~302H, 试画连接简图 (2) 某中断级在被屏蔽期间曾有瞬间有效的中断请求, 屏蔽撤消后该请求能否引起中断 (CPU 处于开中断状态 )? (2) 某中断级未被屏蔽, 在 CPU 处于关中断状态期间有中断请求, 且优先级高于之前的中断, 在 CPU 开中断后, 该请求能否引起中断? 解 :(1) 8259A 与 8086 系统的连接如图所示 (8259 的 D0~D7 要直接与 CPU 的 AD0~AD7 相连, 是因为如教材第 230 页图 6.11 所示, 在中断响应周期的 INTA 的第二个负脉冲时,8259 应把中断类型码放到 AD7~AD0 上, 由 CPU 读入, 这时的读入不像 IN 指令执行时一样可产生 DEN 信号和 DT/R 信号, 故打不开数据驱动器 8286, 所以 8259 的 D0~D7 不能接经过驱动器的系统总线的 D0~D7) 分析 : 由图可看出,PC 机中对可屏蔽中断的管理采用的是双级管理 CPU 和 8259 共同管理这意味着, 中断源有一中断请求时, 该中断若要发生, 必需通过两关 : 第一关, 的 OCW1( 即 IMR) 未对该位进行屏蔽, 且 8259 的 ISR 中记录的正在服务的中断中没有高于或等于该中断级别的中断, 则 8259 检验通过, 由其 INT 引脚通过 INTR 引脚向 CPU 发出 15

17 中断请求 ; 第二关,CPU 检验 IF 位, 若 IF=1, 即 CPU 处于开中断状态, 则该中断最终可响应搞懂了这个过程, 后两问的答案如下 : (2) 某中断级在被屏蔽期间曾有瞬间有效的中断请求, 该请求因 8259 的 IMR 对该位的屏蔽而未能锁入 8259 的 IRR, 所以当屏蔽撤消后, 即使 CPU 处于开中断状态, 该请求在第一级 8259 处已被屏蔽掉了, 故不能引起中断 (3) 某中断级未被屏蔽, 且优先级高于之前的中断, 故可通过 8259 的检验, 虽然在 CPU 处于关中断状态期间有中断请求, 在 CPU 开中断后请求已撤消, 但该请求已锁入 8259, 由 8259 的 INT 引脚向 CPU 发出中断请求, 若 CPU 一直处于关中断状态, 则不能引起中断, 一旦 CPU 开中断, 就会引起中断说明 : (1) 搞懂了这个过程及 8259 的工作原理, 有关中断的许多问题, 包括较复杂的中断嵌套问题, 均可迎刃而解 (2)8086 的一个难点在于其 16 条数据线的使用一般外设只需要用 8 条线, 具体用低 8 位还是高 8 位, 便有了奇偶地址的问题所遵循的原则是教材第 219 页的表 6.2 图中,8259 的地址线 A0 不可接地址总线的 A0, 地址总线中的 A0 虽未参加地址译码, 但却不能像一般的部分地址译码一样简单地认为其 0 1 态均可, 因其所接为 8086 的低 8 位数据线, 故此 8259 的可用地址只能是偶地址, 即 A0 为 0 有效其地址分析过程为 : A9 A8 A7 A6 A5 A4 A3 A2 A1 A x H 或 304H x H 或 306H 因地址线的 A2 未参加译码, 故此 8259 占用了两组地址, 基本地址是 300H 302H, 影象地址 304H 306H 也可用于编程 (3) 地址译码是典型的硬件考题, 一定要熟练掌握此部分内容虽属于数字电路的内容, 但在微机原理中, 从存贮器一章引入后, 便是硬件部分的一个重点, 故在此又一次重复最简单的考核形式是如此处的给图后, 分析具体地址, 其它形式还可以是给出地址, 要求设计译码器, 或将残图补充完整 (4) 地址译码器设计时所参加的信号除了地址总线外, 要根据是最大系统还是最小系统选择需参加的控制信号线 ( 通常, 最小系统需 IO/M,WR,RD, 最大系统需 IOR,IOW 或 MEMW MWMR 等 ); 还要根据是系统机还是自己设计的不含 DMA 的系统来选择是否加入 AEN 信号 16

18 例 10.3 某 8086 最小系统中, 有一片 8254 的连接简图如图所示, 分析之, 并回答 : (1) 8254 的地址是什么? 用同一片 8254 的两个计数器串接产生如图的周期性波形, 可用的时钟信号为 1MHZ 脉冲此时, 两个计数器各设置为什么方式? 加上必要的连线, 然后编写 8254 初始化程序解 :(1) 仿上例, 地址分析如下 : A9 A8 A7 A6 A5 A4 A3 A2 A1 A H BH DH FH (2) 分析 : 要产生图的周期性波形,8253 必工作于方式 2(8254 的六种工作方式中只要方式 2 和方式 3 是周期性的, 而方式 3 是方波, 故可定输出此波形的计数器工作于方式 2) 因方式 2 的负脉冲的宽度为此计数器的时钟信号的一个周期,CLK0=1MHZ, 其一个周期为 1μs, 所以可知计数器 0 不是最后输出要求波形的计数器, 假设 OUT1 输出所要求的波形, 则 CLK1 应该是周期为 20μs 的时钟, 此时钟可由系统提供的 1MHZ 分频而来, 即计数器 0 可工作于方式 2 或 3,CR0=20 同理, 可算出 CR1=300/20=15 所加连线为将 OUT0 与 CLK1 连起来 ( 如图中虚线所示 ) 8254 的初始化程序为 : MOV DX,21FH MOV AL, B ; 计数器 0, 只读写低位字节, 方式 2, 二进制 OUT DX,AL ; 送 CW1 MOV AL, B ; 计数器 1, 只读写低位字节, 方式 2, 二进制 OUT DX,AL ; 送 CW2 17

19 MOV DX,219H MOV AL,20 OUT DX,AL MOV DX,21BH MOV AL,15 OUT DX,AL ;CR0=20 ; 送 CR0 ;CR1=15 ; 送 CR 习题 1. 写出指令, 将一个字节输出到端口 25H 2. 写出指令, 将一个字从端口 1000H 输入 * 3. 写出指令, 分两次将 1000 从端口 1000H 输出, 先输出低字节, 后输出高字节 4. 下列指令经汇编后各是几个字节的指令? IN AL 52H; OUT 0CH, AL IN AX DX; OUT DX, AX 5. 编写一段指令序列, 功能是轮流交替地测试分别属于两个设备的两个状态寄存器当测知某个状态寄存器的位 0 是 1, 则从这个状态寄存器对应的设备读入数据每读入一个字节对这个状态寄存器进行一次测试如果测得位 3 为 1, 则停止这个设备的读入, 再进入轮流测试状态假设两个状态寄存器的端口地址分别是 300H 和 308H, 两个输入数据端口分别是 302H 和 30AH, 输入数据存入数据存贮器, 开始地址分别是 BUFF1 和 BUFF2 * 6. 当采用输入操作情况下, 除非计算机等待数据, 否则无法传送数据给计算机 A) 程序查询方式 ; B) 中断方式 ; C) DMA 方式 * 7. 在微型机接口中, 设备地址选片的方法有哪几种? 如何选用? 8. Intel 80x86CPU 可以访问的 I/O 空间有 : A) 4GB B) 1MB C) 64KB D) 1KB * CPU 有 1 条地址总线, 可形成 2 的存贮器地址空间, 可寻址范围为 3 ; 地址总线中的 4 条线可用于 I/O 寻址, 形成 5 的输入输出地址空间, 地址范围为 6 ;PC 机中用了 7 条地址线进行 I/O 操作, 其地址空间为 8, 可寻址范围为存贮器的每个字节单元占存贮器地址空间的一个地址 ; 相应的, 输入输出端口占地址空间的 * 11. 实现主机与外设之间同步需要解决的基本问题有二, 一为, 另一为 * 12. 主机与外设之间实现数据的输入输出的基本方式有, 和 13. 对于微机而言, 任何新增的外部设备, 最终总是要通过与主机相接 14. 在主机板外开发一些新的外设接口逻辑, 这些接口逻辑的一侧应与相接, 另一侧与相接 *15.I/O 接口的含义, 从硬件来说, 包括,, ; 从软件来说, 可以理解为和 16. 对于用户而言, 接口设计的任务就是开发出和 *17. 需要靠在程序中排入 I/O 指令完成的数据输入输出方式有 (A)DMA (B) 无条件程序直接传送 (C) 程序查询控制式 (D) 中断方式 18

20 18. 系统总线是通过与外设的接口逻辑相连接的, 所有是并联的 CPU 用指令从端口读入数据, 用 OUT 指令 *20. 在下列指令中, 能使 80x86CPU 对 I/O 端口进行读 / 写访问的是 : A) 中断指令 B) 串操作指令 C) 输入 / 输出指令 D) MOV 指令 21. 在 IBM PC 机接口开发中用到某一大规模集成电路芯片, 其内部占 16 个 I/O 端口地址, 分配占用 300~30FH, 请设计一个片选信号 CS 形成电路 *22.IBM PC 系统中, 如果 AEN 信号未参加 I/O 端口地址译码, 将出现什么问题? 在没有 DMA 的某微机系统中, 是否存在一样的问题? 23. 利用三态门 (74LS244) 作为输入接口, 接口地址规定为 04E5H, 试画出其与 8086 最小系统总线的连接图 24. 利用三态门输出的锁存器 (74LS244) 作为输出接口, 接口地址规定为 E504H, 试画出其与 8086 最大系统总线的连接图若上题中输入接口的 bit 4 和 bit 7 同时为 0 时将 DATA 为首地址的十个内存数据连续由输出接口输出 ; 若不满足条件则等待, 试编写相应的程序段 25. 什么是中断?PC 机中有那些种类的中断? 借助中断机制可实现哪些操作功能? *26. 中断向量表的功能是什么? 详述 CPU 利用中断向量表转入中断服务程序的过程 27. 简述实模式下可屏蔽中断的中断响应过程? 28. 如果利用中断方式传输数据, 数据是如何传输的? 中断结构起了什么作用? *29. 根据中断过程的要求设计的一个中断系统, 大致需要考虑哪些问题? 30. 类型 14H 的中断向量 ( 即中断服务程序的 32 位入口地址 ) 存在存储器的哪些单元里? 31. 给定 (SP)=0100, (SS)=0300, (PSW)=0240, 以及存储单元的内容 (00020)=0040, (00022)=0100, 在段地址为 0900 及偏移地址为 00A0 的单元中有一条中断指令 INT 8, 试问执行 INT 8 指令后,SP SS IP PSW 的内容是什么? 栈顶的三个字是什么? 初始化编程是如何开始的? 顺序如何? 33. 设某微机系统要管理 64 级中断, 问组成该中断机构时需片 8259 (A) 8 片 (B) 10 片 (C) 9 片 (D) 64 片 34. 完全嵌套的优先级排序方式的规则是什么? 用哪些操作命令且在什么时候设置命令能保证这种优先级排序规则实现? 35. 如设备 D1 D2 D3 D4 D5 按完全嵌套优先级排列规则设备 D1 的优先级最高,D5 最低若中断请求的次序如下所示, 试给出各设备的中断处理程序的次序假设所有的中断处理程序开始后就有 STI 指令, 并在中断返回之前发出结束命令 (1) 设备 3 和 4 同时发出中断请求 (2) 在设备 3 的中断处理程序完成之前, 设备 2 发出中断请求 (3) 在设备 4 的中断处理程序完成之后, 设备 5 发出中断请求 (4) 以上所有中断处理程序完成并返回主程序后, 设备同时发出中断请求在设备 3 的中断处理程序完成之前, 设备 2 发出中断请求 36. 初始化时设置为非自动结束方式, 那么在中断服务程序将结束时必须设置什么操作命令? 如果不设置这种命令会发生什么现象? 37. 初始化时设置为自动结束方式, 那么中断嵌套的深度可否控制? 38. 中断服务程序结束时, 用 RETF 指令代替 IRET 指令能否返回主程序? 这样做存在什么问题? 39. 总结一下, 在哪些情况下需用 CLI 指令关中断? 在哪些情况下需用 STI 指令开中断? *40. 按中断源处于 CPU 内部还是外部, 中断可分为外部中断和两类, 前者又分为和 41. 一次程序中断大致可分为 : (1), (2), (3), (4), (5) 19

21 等过程 42. 采用 DMA 方式传送数据时, 每传送一个数据就要占用的时间 A) 一个指令周期 ; B) 一个机器周期 ; C) 一个存储周期 ; D) 一个总线周期 43. DMA 方式数据传送与程序控制数据传送相比较, 有何不同之处? *44. 通道程序是由组成 A) I/O 指令 ; B) 通道控制字 ( 或称通道指令 ); C) 通道状态字 45. 在以 DMA 方式传送数据的过程中, 由于没有破坏和的内容, 所以一旦数据传送完毕, 主机可以立即返回原程序 *46. 如果认为 CPU 等待设备的状态信号是处于非工作状态 ( 即踏步等待 ), 那么, 在下面几种主机与设备数据传送方式中, (1) 主机与设备是串行工作的, (2) 主机与设备是并行工作的, (3) 主程序与外围设备是并行运行的 A) 程序查询方式 ; B) 中断方式 ; C) DMA 方式 47. 系统总线的发展过程是 : 从系统总线开始, 经历了总线, 又发展为总线和总线 *48.RS-232 接口是 (1) 接口, 它通常用对 (2) 连接和 (3) 之间的连接,AS-232 标准规定采用 (4) 逻辑, 其逻辑 1 电平在 (5) 的范围内, 逻辑 0 电平在 (6) 的范围之内 49. 比较 8253 的方式 0 与方式 4 方式 1 与方式 5 有什么区别? 50.IBM PC/XT 系统中 8253 的计数器 0 用于产生实时时钟中断请求信号, 中断服务程序如教材第 369 页程序所示请问 8253 的计数器 0 被初始化为什么状态? 51. 如 50 题所述, 实时时钟中断服务程序中有 INT 1CH 指令为用户提供一个出入口, 请你编一程序利用这一出入口在屏幕上每隔大约 1s 更新并显示时间 *52. 通过 8253 的计数器 0 产生中断请求信号, 欲在可设最大初值范围内延长产生中断的时间, 无效的方法是 : A) 初始化时使 CR0 尽量大 ; B) 在 OUT0 变高之前重置初值 ; C) 在 OUT0 变高之前在 GATE0 加一触发信号 ; D) 降低加在 CLK0 端的信号频率 53. 已知某可编程接口芯片中计数器的口地址为 40H, 计数频率为 2MHz, 该芯片的控制字为 8 位二进制数, 控制字寄存器的口地址为 43H, 计数器达到 0 值的输出信号用作中断请求信号, 执行下列程序后, 中断请求信号的周期是 ms MOV AL, B OUT 43H, AL MOV AL, 0FFH OUT 40H, AL OUT 40H, AL 54. 若 8253 芯片可利用 8086 的外设接口地址 D0D0H~D0DFH, 试画出电路连接图, 加到

22 上的时钟信号为 2MHz: (1) 若利用计数器 0,1,2 分别产生下列三种信号 : 1 周期为 10us 的对称方波 2 每 1s 产生一个负脉冲 310s 后产生一个负脉冲每种情况下, 试说明 8253 如何连接并编写包括初始化在内的程序 (2) 若希望利用 8086 通过接口控制 GATE, 当 CPU 使 GATE 有效开始,20us 后在计数器 0 的 OUT 端产生一个正脉冲, 试设计完成此要求的硬件和软件 55. 说明 8254 的六种工作方式? 若加到 8254 上的时钟频率为 0.5MHz, 则一个计数器的最长定时时间是多少? 若要求 10 分钟产生一次定时中断, 试提出解决方案. 56. 在 IBM PC 系统中根据下列不同条件设计接口逻辑, 均利用 8253, 都完成对外部脉冲信号测重复频率的功能 (1) 被测脉冲信号的重复频率在 10~1000Hz 范围内 (2) 被测脉冲信号的重复频率在 0.5~1.5Hz 范围内 (3) 被测脉冲信号重复频率在 10~100Hz 范围内 (4) 被测是间歇脉冲信号, 每次有信号时有 100 个脉冲, 重复频率为 0.8~1.2MHz 间歇频率大约每秒 15 次, 要求测有信号时的脉冲重复频率 *57. 图是数字输入用键盘电路, 图中的开关是通过按键进行闭合的开关当第四个开关被按下时, 若按照 DCBA 的顺序连续显示 1 ( 高电平 ) 或 0 ( 低电平 ), 则 DBCA 的状态为 (1) 所以, 可以把第四个开关看作是对应于 10 进制数 (2) 的键, 这种电路一般被称为 (3) 其次, 为了显示对应于电路输出的 10 进制数, 可以先在该电路的后部连接 (4), 然后再连接 (5) 供 (1)(2) 选择的答案 : A) 0010; B) 0010; C) 0101; D) 0110; E) 2; F) 3; G) 5; H) 6 供 (3)(4) 和 (5) 选择的答案 : I) 7 段发光二极管 ; J) BCD-10 进制数译码器 ; K) BCD-7 段译码器 ; L) 10 进制数 -BCD 编码器 58 判断题 21

23 1)8254 芯片不接入扩充槽的系统总线 2)IN DST,SRC 指令中,SRC 的寻址方式为寄存器方式,DST 的寻址方式有直接和间接两种 3) 从地址为 0FEH 的端口读一字节的指令可以是 IN AL,0FEH; 也可以是 MOV DX,0FEH IN AL,DX 4) 向地址为 0FE2H 的端口输出一字的指令与 3) 题类似, 只是其目的操作数而非源操作数有两种寻址方式 5)IN 和 OUT 指令将影响 ZF 位 6) 程序中断方式输入输出的含义是利用 CPU 响应内中断的能力, 用 IN 和 OUT 指令 ( 即程序 ) 来实现数据的输入输出 7) 系统总线是主机板与外界之间的直接界面, 任何一个外设均可直接挂到该总线上 8) 占用多个 I/O 端口的大规模集成电路的地址译码器的设计类似于存贮器的地址译码器设计, 只是地址范围小得多, 控制信号有所不同 9) 主机与键盘之间有一条线专用于传送从键盘到主机的串行键扫描码, 不能反向传送 10) 一个中断类型号乘以 4, 就是该中断服务程序的入口地址 22

24 第 11 章输入输出接口 (2) 11.1 基本要求本章讨论微机 I/O 接口的另外一部分 ---- 以接口板形式插在主板扩展槽中的接口逻辑要求重点掌握 : 1. 并行打印机接口通过之可深入理解简单端口组成查询系统的原理和过程, 但实践中常用的并行口芯片是 8255A, 此次修订教材时, 为考虑系统性删去了此部分内容, 但考虑到 8255A 应用非常广, 又是考研, 计算机等级考试等的重点考点故在此书的附录 1 中给予补充 2. 串行异步通信接口随着计算机网络热的升温, 串行通信接口标准及异步通信接口芯片 8250 已成为必学的内容其它要了解的内容有 : 1. 显示系统及编程应用 2. 磁盘文件及其编程 3. 鼠标编程 11.2 习题 *1. 异步串行通信接口 8250 的编程模型中有个可 I/O 编址的寄存器, 在通信之前有个需要置入初值, 在通信过程中, 为了通信的可靠性,CPU 需要从个状态寄存器中读入状态信息, 进行判别以决定后面的操作 2. 简述并行接口与串行接口的异同 *3. 是对通信的最重要的要求 4. 异步串行通信时, 利用可以让程序知道什么时候可以发送代码, 什么时候应该读入接收的代码以及接收是否出现错误, 出现的是何种错误 *5. 流通量控制是为了适应通信双方终端设备对数据处理能力的需要, 在 DTE 与 DCE 之间的接口上, 对数据传输的和的控制 6. 同步通讯之所以比异步通讯具有较高的传输频率是因为 A) 同步通讯不需要应答信号 ; B) 同步通讯方式的总线长度较短 ; B) 同步通讯用一个公共的时钟信号进行同步 ; D) 同步通讯中, 各部件存取时间比较接近 ; E) 以上各项因素的综合结果 *7. 以 RS-232 为接口, 进行 7 位 ASCII 码字符传送, 带有一位奇校验位和两位停止位, 当波特率为 9600 波特时, 字符传送率为 A) 960; B) 873; C) 1371; D) 480 *8. 在数据传送过程中, 数据由串行变并行或并行变串行, 其转换是通过 A) 数据寄存器 ; B) 移位寄存器 C) 锁存器 9. 计算机主机和终端串行传送数据时, 要进行串 - 并或并 - 串转换 ; 这样的转换 A) 只有通过专门的硬件来实现 ; B) 可以用软件实现, 并非一定要用硬件实现 *10. 假设串行通讯口的输入数据寄存器的端口地址为 50H, 状态寄存器的端口地址为 51H, 它的各位为 1 时的含义如下 : 23

25 格式错超越错奇偶校验错输出寄存器空输入数据准备好请编写程序, 输入一串字符并存入缓冲区 BUFF, 同时校验输入的正确性, 如有任何错误转出错处理程序 ERR_ROUT 11. 写出一段指令序列, 把 IBM PC 的 RS232C 串行异步通信接口设置为传输速率为 1200bps, 传输 7 位 ASCII 码, 偶校验,1 位停止位画出传输字母 C 时的波形图这种设置下, 每秒钟最多能传输多少字符? 12. 对 IBM PC 的 RS232C 串行口编三段程序, 分别完成如下功能 : (1) 发送代码, 其功能如 BIOS 调用时 (AH)=1 的功能 (2) 接收代码, 其功能如 BIOS 调用时 (AH)=2 的功能 (3) 接收和发送利用中断方式 *13. 远程终端和计算机间的通讯可以通过和传输, 远程通讯时, 计算机和远程终端需分别装有 14. 在异步串行通信过程中, 用 OUT 指令向置入所要发送的字符代码, 就可把代码发向 DCE; 用 IN 指令读取, 就可以把 DCE 发来的代码输入 CPU 15. 波特率表示,1 波特等于 16. 显示系统由和两大部分组成 ; 显示方式可以分为和两类 *17. 某 CRT 显示器可显示 64 种 ASCII 字符, 每帧可显示 64 字 25 排 ; 每个字符字形采用 7 8 点阵, 即横向 7 点, 字间间隔 1 点, 纵向 8 点, 排间间隔 6 点 ; 帧频 50Hz, 采取逐行扫描方式问 : (1) 缓存容量有多大? (2) 字符发生器 (ROM) 容量有多大? (4) 缓存中存放的是字符的 ASCII 代码还是点阵信息? (5) 缓存地址与屏幕显示位置如何对应? (5) 设置哪些计数器以控制缓存访问与屏幕扫描之间的同步? 它们的分频关系如何? *18. 图 11.4 是一汉字 CRT 显示器框图, 它可显示 3000 个汉字, 每字以点阵组成, 字间间隔一点, 两排字间隔 4 线,32 字 / 排,12 排 / 屏, 一个汉字编码占 2 个字节, 帧频 50Hz, 帧回扫和行回扫均占扫描时间的 20%( 扫描时间包括正扫和回扫 ), 行频可在 60-70us 之间选择, 试求 : (1) RAM=( ) ( ) (2) ROM=( ) ( ) (1) 各计数器位数分别是多少, 时钟频率是多少 ( 不考虑扫描非线性 )? 24

26 19. 对应屏幕上第 40 列最下边一个象素的内容单元地址是什么? 20. 写出把光标置在第 12 行第 8 列的指令 21. 编写指令把 12 行 0 列到 22 行 79 列的屏面清除 22. 编写程序段 : 按下 Home 键 ( 扫描码为 47H), 则将光标置在 0 行 0 列, 否则光标位置不动 *23. 写出以下指令序列 : (1) 设置 80 列黑白方式 (2) 把光标设置在第 5 行的开始 (3) 上卷 10 行 (4) 显示 10 个闪烁的 * 号 24. 编写指令 : 设置图形方式并选择背色为绿色 *25. 某显示器分辨率为 , 则屏幕刷新像素个数为 *26. 某显示器分辨率为 , 屏幕刷新频率为 60Hz, 像素位宽为 16bit, 则显示器的刷新带宽度为 27. 在一共的彩色 / 图形显示器上, 用直接编程方法编程显示一个直径含 100 个象素点的圆面这个圆面分为三个相等的扇区, 分别显示为红绿和兰色背景为白色 28. 编写程序使一只鸟的图形飞过屏幕飞鸟的动作可由小写字母 V(ASCII 码 76H) 变为破折号 (ASCII 码 0C4H) 来模仿, 这两个字符先后交替在两列上显示鸟的开始位置是 0 列 20 行, 每个字符显示 1/10 秒, 然后消失 29. 试概述主机调用磁盘并完成一次批量传送的全过程, 叙述中应着重说明 :(1) 主机怎样启动磁盘 ;(2) 何时以何种方式给出数据在磁盘上的地址 ;(3) 何时以何种方式完成数据传送 ;(4) 怎样结束调用过程 *30. 编写一个顺序写磁盘文件的程序, 该文件包括姓名 (<16 个字符 ) 年龄(1 个字 ) 和电话号码 (<10 个字符 ), 这些字符和数据在屏幕上出现提示符之后, 由用户从键盘输入. 31. 编写建立并写入磁盘文件的程序, 这个磁盘文件包括零件号 (5 个字符 ), 零件名称 (12 个字符 ) 和单价 (1 个字 ) 程序允许用户从键盘输入这些数据 32. 编写一个程序读出并显示 31 题建立的文件内容 33. 写出确定文件记录数的指令, 假定打开文件操作已经执行,FCB 中的文件长度欲为 FCBFLSZ, 记录长度欲为 FCBRCSZ 34. 编写指令 : 用 BIOS INT 13H 来读出一个扇区的内容, 存储器缓冲区为 INDSK, 驱动器为 A 0 头 6 磁道 3 扇区在设备 3 的中断处理程序之前, 设备 2 发出中断请求 35. 一张单面密度 3.5 英寸软盘有 80 条磁道, 每条磁道有 18 个扇区, 每个扇区存 1024 个字节, 则该软盘总容量为 36. 如果一个根目录包括如下 32 个字节的内容, 说明它各域 ( 字段 ) 的意义 F 4D

27 37. 一片双面软盘上有两个文件,A1( 较长 ) 和 A2( 较短 ) 现已知道该盘位置分配表如下所示, 请问这两个文件各占哪些簇? FD FF FF F7 FF FF FF 0F 编一段程序, 在磁盘上建立并写入一个文件, 文件的内容是 A~E 的字符码, 每个字符连续重复 180H 次 *39. 编写一个顺序写磁盘文件的程序, 该文件包括姓名 (<16 个字符 ) 年龄(1 个字 ) 和电话号码 (<10 个字符 ), 这些字符和数据在屏幕上出现提示符之后, 由用户从键盘输入. 26

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<4D F736F F D20B5DAC8FDCBC4D5C2D7F7D2B5B4F0B0B82E646F63> 第三章 Q3 1 1. 省略了 I/O 操作的复杂逻辑, 易实现, 耗费低 ; 2. 可以利用丰富的内存寻址模式实现灵活的 I/O 操作 Q3 2 假设存储单元 ds1 处寄存器地址为 0x2000, 代码如下 #define ds1 0x2000 while ( *ds1 == 0 ) ; Q3 3 假设设备 (dev1) 中有两个寄存器 ds1 和 dd1,dev1 的地址为 0x1000,ds1