EDA cloud Cell-base Flow 使用說明在 EDA Cloud 執行 Cell-base Flow 其實與傳統流程相似, 但仍有一些操作細項略微不同, 因此本文將針對這部分以 Lab 範例型式作解說本範例說明, 是以 TSMC90UTM 製程為例, 設計內容包含 Standa

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篱犬费莫
5 years ago
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1 EDA cloud Cell-base Flow 使用說明在 EDA Cloud 執行 Cell-base Flow 其實與傳統流程相似, 但仍有一些操作細項略微不同, 因此本文將針對這部分以 Lab 範例型式作解說本範例說明, 是以 TSMC90UTM 製程為例, 設計內容包含 Standard Cells Memory Cells( 含 Memory BIST 電路 ) IO Pads 1 Simulation Tool NC-verilog/VCS/Modelsim 1.1 模擬前準備為方便模擬, 一般會先將模擬之相關檔案編輯成一個檔案 vlog.f 如下 1

2 解說 : 1. 除了 tpzn90gv3.v 是 CBDK 的 IO Pad Verilog 檔案, 其餘皆為自己編輯的 Verilog, 因此那些檔案, 直接給相對路徑即可 2. 由於 EDA cloud 的所有 CBDK 都擺在 /cad 目錄裡, 使用任何一個 CBDK 檔案前可先到 /cad/cbdk 裡查詢, 在本例皆以 TN90GUTM 製程為例, 故使用時請先切換到 /cad/cbdk/cbdk_tsmc90gutm_arm_v1.2/cic 目錄, 整個 Cell-base Flow 會用到相關檔案皆在此目錄可找到 3. RTL 模擬, 在此只會用到 tpzn90gv3.v, 故可在 /cad/cbdk/cbdk_tsmc90gutm_ Arm_v1.2/CIC/Verilog 目錄裡找到該檔案, 其餘 CBDK 使用與查詢方式皆與此範例相似, 也與以往操作模式一樣 1.2 使用 NC-Verilog 作模擬 Rncverilog -f vlog.f 1.3 使用 VCS 作模擬 Rvcs -R -f vlog.f 2

3 1.4 使用 Modelsim 作模擬 Rvsim 註 1:Modelsim 後續使用方式與以往操作方式相同註 2: 在 EDA Cloud 執行任何程式請勿加上 &( 背景執行符號 ) 2 HDL Debug Tool Verdi/nLint/nWave 2.1 Verdi/nLint/nWave 之開啟方式 a. 開啟 Verdi: Rverdi b. 開啟 Verdi, 同時 Import 整個 CHIP 會用到的相關檔案 : Rdc_shell f vlog.f 註 : vlog.f 內容與前一節所述之 vlog.f 內容完全相同 c. 開啟 nlint, 含 GUI 介面及指定 IPQ 之 Rule: RnLint -udr. rs IPQ.rs -drm -gui d. 開啟 nwave: RnWave e. 開啟 nwave, 同時 Restore 需要觀察之訊號 RnWave -sswr wave.rc 3 Synthesis Tool Design Compiler 3.1 合成前準備編輯.synopsys_dc.setup 3

4 解說 : 1. 上圖方框處為 Memory DB Files, 請依 Design 需求自行產生接著將這些檔案之路徑自行填上於 search_path, 在此範例為../lib 2. 上圖方框以外的 DB Files, 皆為合成時會使用到的 DB 檔案要如何知道 TN90GUTM 有哪些 DB 檔案才能加入這些 DB 檔案, 可自行到 /cad/cbdk/ CBDK_TSMC90GUTM_Arm_v1.2/CIC/SynopsysDC/db 裡查詢接著透過 search_path 的設定, 自行加上 /cad/cbdk/cbdk_tsmc90gutm_ Arm_v1.2/CIC/SynopsysDC/db, 合成軟體便可在此找到這些 DB 檔案 3.2 Design Compiler 開啟方式 a. 開啟 DC 需要有 GUI 介面 : Rdv b. 開啟 DC 不要有 GUI 介面 : Rdc_shell c. 想要查詢 EDA Cloud 有提供那些 DC 版本 : 4

5 d. DC 的 cur 為預設開啟版本 sp4, 如何切換成 sp5: 0 e. 開啟 DC 不要有 GUI 介面, 使用 sp4 版本, 同時執行 Script 檔案 : Rdc_shell -f../script/00_run.tcl 註 : 00_run.tcl 假設為自己編輯給 DC 合成之 Script 檔案 f. 開啟 DC 不要有 GUI 介面, 使用 sp5 版本, 同時執行 Script 檔案 : 0 -f../script/00_run.tcl g. 開啟 DC 需要有 GUI 介面, 使用 sp5 版本, 同時執行 Script 檔案 : 0 -f../script/00_run.tcl 4 Timing & Power Analysis PrimeTime 4.1 PrimeTime 使用前之準備編輯.synopsys_pt.setup, 內容與前一節.synopsys_dc.setup 相同 4.2 PrimeTime 之開啟方式 a. 開啟 PrimeTime, 同時開啟 GUI 介面 : Rprimetime b. 開啟 PrimeTime, 不要開啟 GUI 介面 : Rpt_shell c. 開啟 PrimeTime, 不要開啟 GUI 介面, 同時執行 script: Rpt_shell -f pt_script.tcl 5 Formal Verification Formality 5.1 Formality 之開啟方式 a. 開啟 Formality, 同時開啟 GUI 介面 : 5

6 Rformality b. 開啟 Formality, 不要開啟 GUI 介面 : Rfm_shell c. 開啟 Formality, 不要開啟 GUI 介面, 同時執行 script: Rfm_shell -f fm_script.tcl 6 ATPG Tool TetraMAX 6.1 TetraMAX 之開啟方式 a. 開啟 TetraMAX, 同時開啟 GUI 介面 : Rtmax b. 開啟 TetraMAX, 同時執行 script: Rtmax -shell tmax_script.tcl 7 Memory Compiler Tool 7.1 Memory Compiler 工具查詢方式 Memory Compiler 在 TN90GUTM 製程提供了多種 Memory 類型, 要如何知道提供那些 Memory, 首先先 cd 進入到 /cad/cbdk/cbdk_tsmc90gutm_arm_v1.2/ CIC/Memory 目錄, 可以見得 TN90GUTM 共提供五種記憶體, 包括 sram_sp_adv sram_dp_adv rf_sp_adv rf_2p_adv rodsd 等, 但這些檔案不可以在前台直接執行, 故執行 Memory 執行檔與以往不同, 其操作新方式如下說明 7.2 Memory Compiler 開啟方式 a. 開啟 Single Port SRAM 工具 : Rsram_sp_adv 註 : 請按照上述指令打, 在 EDA cloud 勿將語法打成 /CBDK/CBDK_TSMC90GUTM_Arm_v1.2/CIC/Memory/sram_sp_adv/bin/sram_sp_adv b. 開啟 Dual Port SRAM 工具 : Rsram_dp_adv 6

7 c. 開啟 Single Port Register File 工具 : Rrf_sp_adv d. 開啟 Two Port SRAM 工具 : Rrf_2p_adv e. 開啟 ROM 工具 : Rrodsd f. 開啟 Single Port SRAM 工具, 同時給予已經設定好的 SPEC 檔 : Rsram_sp_adv -spec sram_1024x8.spec 註 : sram_1024x8.spec 只是個隨意舉例之 spec 檔 8 Generate Memory FRAM View - Milkyway 8.1 FRAM View 產生方式晶片佈局時若選擇使用 IC Compiler 作實現,Memory 的部份必須先將 LEF 轉換 FRAM View, 其轉換方式如下說明 step1: 準備 lef2fram.scm 檔案, 此檔案可以從 /cad/cbdk/cbdk_tsmc90gutm_ Arm_v1.2/CIC/ICC/lef2fram.scm 複製過來 step2: 修改 lef2fram.scm 部分內容, 如下舉例 (1) lib_name: 請給實際 Memory 的名稱,(2)tech_file:TSMC90UTM 必須設定為 /cad/cbdk/cbdk_ TSMC90GUTM_Arm_v1.2/CIC/ICC/tsmc090_9lm_2thick_cic.tf,(3)data_path: 請給 Memory 之 VCLEF 檔案的相對位子 step3: 開啟 Synopsys Milkyway Tool, 並執行該 script 檔案, 即可產生 FRAM View RMilkyway -galaxy -nogui -load lef2fram.scm 7

8 9 Memory BIST Circuit Syntest TurboBIST 9.1 使用 TurboBIST 產生 BIST Circuit 方式 Rsrambist dprf_512x32 -bcf_file test.bcf -algorithm MARCH_CM 註 :dprf_512x32 只是隨意舉例的 Memory, 其 mdf 檔案請自行編輯 10 APR Tool Part1 IC Compiler 10.1 Layout 前準備編輯.synopsys_dc.setup 與 Design Compiler 完全相同即可 10.2 開啟 IC Compiler(ICC) a. 開啟 ICC 需要有 GUI 介面 : Ricc_shell -gui b. 開啟 ICC 不需要有 GUI 介面 : Ricc_shell c. 開啟 ICC 需要有 GUI 介面, 同時執行 script 檔案 : Ricc_shell -gui -f icc_script.tcl 10.3 ICC 使用過程之注意事項因 EDA cloud 關係, 使用 ICC 雖然與以往相同, 但是 TSMC 相關機密檔案, 會看得到檔名或目錄卻無法直接讀取, 但 IC Compiler 執行時卻可以使用例如下圖中, 當執行 ls 指令, 卻看到像 tpzn90gv3 等目錄或檔案會呈現紅色, 表示該檔案或目錄與台積電有關, 使用者會無法直接讀取, 但 IC Compiler 卻可以正常使用與讀取, 所以請使用者遇到這問題時, 安心地造以往流程操作即可! 8

9 11 APR Tool Part2 SOC Encounter 11.1 開啟 SOC Encounter (SOCE) a. 開啟 SOCE 需要有 GUI 介面 : Rencounter 11.2 SOCE 使用過程之注意事項因 EDA cloud 關係, 使用 SOCE 雖然與以往相同, 但是 TSMC 相關機密檔案, 會看得到檔名或目錄卻無法直接讀取, 但 SOC Encounter 執行時卻可以使用例如下圖中, 當執行 ls 指令, 卻看到像 antenna_9lm.lef 等檔案會呈現紅色, 表示該檔案與台積電有關, 使用者會無法直接讀取, 但 SOC Encounter 卻可以正常使用與讀取, 所以請使用者遇到這問題時, 安心地按照以往流程操作即可! 12 DRC Verification Qentry DRC/Qcalibre DRC 在 EDA cloud 系統裡, 真實的 DRC command file 並不存在於 CBDK 目錄裡, 因為這會牽扯到 TSMC 機密資料外洩問題, 所以無法直接用 Calibre 軟體作 off-line DRC 驗證, 為解決這問題,CIC 在此提供兩程式 Qentry DRC Qcalibre DRC, 可作 off-line DRC 驗證, 使用說明如下 12.1 Qentry DRC 概念即以往 CIC 於 Queue server 系統提供的程式, 它可將 SOCE 或 ICC 晶片佈局完的 GDS, 直接置換成真 Layout, 包含 Standard Cell IO Pad Bonding Pad on-chip Memory 等, 所以使用本程式為真 Layout 版的 DRC 驗證 12.2 Qentry DRC 使用方法 Step1: 完成晶片佈局, 產生假 Layout GDS 檔 Step2: 如果有 on-chip Memory Cell, 請準備 spec 檔如果有 ROM, 請多準備 DAT 檔案 9

Step3: 開始執行 Qentry DRC 程式, 本範例之語法如下 : Qentry -M DRC -tech TSMC90GUTM -f CHIP_icc.gds -T CHIP -s dpsram_4096x16.spec -t t90utm_sram_dp_adv -s dprf_512x32.spec -t t90utm_rf_2p_adv -s sprf_512x32.

10 Step3: 開始執行 Qentry DRC 程式, 本範例之語法如下 : Qentry -M DRC -tech TSMC90GUTM -f CHIP_icc.gds -T CHIP -s dpsram_4096x16.spec -t t90utm_sram_dp_adv -s dprf_512x32.spec -t t90utm_rf_2p_adv -s sprf_512x32.spec -t t90utm_rf_sp_adv -s rom_2048x32.spec -t t90utm_rodsd -rom rom_2048x32.dat -c TSMC90GUTM_rvt -c TSMC90GUTM_hvt -i TSMC90GUTM -addtagcell -adddummycell -o CHIP_netlist 註 : 查詢 Qentry DRC 語法與參數, 可以直接打 Qentry 即可! Step4: 驗證過程中, 隨時可以打 showq, 觀察 Qentry DRC 執行狀況 12.3 Qentry DRC 驗證結果之觀察方法當執行 showq 指令觀察 Qentry 執行狀況的 Log 訊息, 假若 quser 那行消失, 表示 Qentry DRC 已經驗證完畢驗證完畢後會產生類似 result_ _andy_ DRC_ st102_9223 的目錄, 可以先觀察 DRC.rep 檔案, 觀察 DRC 有無錯誤, 或使用 Calibre RVE 直接觀察 DRC 錯誤狀況注意 :Calibre -rve 在 EDA cloud 系統無法直接開啟, 必須透過 Laker 軟體間接呼叫 Calibre RVE 工具, 方法如下 Step1: 先將 Qentry 自動產生的 result_ _andy_drc_st102_9223 目錄內含 DRC_RES.db 檔案, 請先複製到自己可以存取的目錄裡 10

Step2: 開啟 Laker 軟體 Rlaker Step3: 因為 Qentry DRC 驗證後, 並無產生真 Layout 的 GDS, 所以請先自行產生假 Layout 的 GDS 檔案, 這樣就可以用真 Layout 的 DRC 驗證結果卻用假 Layout 觀察 DRC 錯誤發生的方位 Step4: 用 Laker 先開啟 Layout 圖 Step5: 開啟 Calibre

11 Step2: 開啟 Laker 軟體 Rlaker Step3: 因為 Qentry DRC 驗證後, 並無產生真 Layout 的 GDS, 所以請先自行產生假 Layout 的 GDS 檔案, 這樣就可以用真 Layout 的 DRC 驗證結果卻用假 Layout 觀察 DRC 錯誤發生的方位 Step4: 用 Laker 先開啟 Layout 圖 Step5: 開啟 Calibre RVE 方法 : 點選 Verify -> Calibre -> Start RVE. Step6: 點選 DRC_RES.db 檔案, 即可開啟 Qentry DRC 驗證結果 12.4 Qcalibre DRC 概念 Qentry DRC 屬於真 Layout 版的 DRC 驗證,Qcalibre DRC 屬於假 Layout 版的 DRC 驗證, 躺若設計者已有所有 Cell 的真 Layout GDS 檔, 也可以用 Qcalibre DRC 做驗證, 其驗證方法與以往操作 Calibre DRC 方式完全一樣, 唯一不同是,Qcalibre DRC 由於資源有限, 最多只能用到四顆 CPU 的資源, 但總比 Qentry DRC 只能用一顆 CPU 更是快速許多 12.5 Qcalibre DRC 使用方法 Step1: 完成晶片佈局, 產生 GDS 檔 Step2: 請複製 /cad/cbdk/cbdk_tsmc90gutm_arm/cic/calibre/drc/ TN90GUTM_DRC.rule 到執行 Qcalibre DRC 的目錄, 並修改 TN90GUTM_DRC.rule 內容如下註 1: LAYOUT PATH => 填寫 GDS 檔案註 2: LAYOUT PRIMARY => 填寫最上層 Cell 名稱 11

12 Step3: 開始執行 Qcalibre DRC 程式 Qcalibre -drc -hier -turbo_all TN90GUTM_DRC.rule 12.6 Qcalibre DRC 驗證結果之觀察方法當執行 showq 指令觀察 Qentry 執行狀況的 Log 訊息, 假若 quser 那行消失, 表示 Qcalibre DRC 已經驗證完畢驗證完畢後會產生 CALIBRE_result 的目錄, 可以先觀察 DRC.rep 檔案, 觀察 DRC 有無錯誤, 或使用 Calibre RVE 直接觀察 DRC 錯誤狀況注意 :Calibre rve 在 EDA cloud 系統無法直接開啟, 必須透過 Laker 軟體間接呼叫 Calibre RVE 工具, 方法如下 Step1: 先將 Qcalibre DRC 自動產生的 CALIBRE_result 目錄內含 DRC_RES.db 檔案, 請先複製到自己可以存取的目錄裡 Step2: 開啟 Laker 軟體 Rlaker Step3: 用 Laker 先開啟 Layout 圖 Step4: 開啟 Calibre RVE 方法 : 點選 Verify -> Calibre -> Start RVE. Step5: 點選 DRC_RES.db 檔案, 即可開啟 Qcalibre DRC 驗證結果 13 LVS Verification Qcalibre LVS 在 EDA cloud 系統裡, 真實的 LVS command file 並不存在於 CBDK 目錄裡, 因為這會牽扯到 TSMC 機密資料外洩問題, 所以無法直接用 Calibre 軟體作 off-line LVS 驗證, 為解決這問題,CIC 在此提供 Qcalibre LVS 程式, 可作 off-line LVS 驗證, 使用說明如下 13.1 Qcalibre LVS 概念 Qcalibre LVS 屬於假 Layout 版的 LVS 驗證, 主要驗證 Layout 時有無訊號被 Floating 或 Power Open Short 等, 所以假 Layout 的 LVS 驗證足以, 在此 CIC 不會提供 Qentry LVS 程式,Qcalibre LVS 與 Qcalibre DRC 相似, 最多可用到四顆 CPU 的資源 12

13 13.2 Qcalibre LVS 使用方法 Step1: 完成晶片佈局, 產生 GDS 檔 Step2: 產生原始電路的 SPICE 檔 source.spi, 示範語法如下 Rv2lvs -64 -v CHIP_layout.v -l dpsram_4096x16.v -l dprf_512x32.v -l sprf_512x32.v -l rom_2048x32.v -l tsmc090nvt_fram_lvs.v -l tsmc090hvt_fram_lvs.v -l tpzn90gv3_lvs.v -s tsmc090nvt_fram_lvs.spi -s tsmc090hvt_fram_lvs.spi -s tpzn90gv3_lvs.spi -s dpsram_4096x16.spi -s dprf_512x32.spi -s sprf_512x32.spi -s rom_2048x32.spi -s1 VDD -s0 VSS -o source.spi Step3: 請複製 /cad/cbdk/cbdk_tsmc90gutm_arm/cic/calibre/lvs/ TN90GUTM_LVS_CB.rule 到執行 Qcalibre LVS 的目錄, 並修改 TN90GUTM_LVS_CB.rule 內容如下註 1: LAYOUT PATH => 填寫 GDS 檔案 ( 記得打上 VDD, VSS, IOVDD, IOVSS TEXT) 註 2:SOURCE PATH => 填寫剛剛用 Rv2lvs 轉換後的 SPICE 檔案 source.spi 13

14 Step4: 假若有記憶體或 Hard Macro 電路, 請自行在 TN90GUTM_LVS_CB.rule 檔案最後一行加上 LVSBOX 的描述如下 Step5: 開始執行 Qcalibre LVS 程式 Qcalibre -lvs -hier -turbo_all TN90GUTM_LVS_CB.rule 13.3 Qcalibre LVS 驗證結果之觀察方法當執行 showq 指令觀察 Qentry 執行狀況的 Log 訊息, 假若 quser 那行消失, 表示 Qcalibre LVS 已經驗證完畢驗證完畢後會產生 CALIBRE_result 的目錄, 請觀察 lvs.rep 檔案, 觀察 LVS 有無出現驗證成功的笑臉即可 14

混訊設計流程_04.PDF

混訊設計流程_04.PDF CIC Referenced Flow for Mixed-signal IC Design Version 1.0 (Date) (Description) (Version) V. 1.0 2010/11/ Abstract CIC IC (Mixed-signal Design Flow) IC (Front End) (Back End) Function Timing Power DRC

EDA cloud Cell-base Flow 使用說明 在 EDA Cloud 執行 Cell-base Flow 其實與傳統流程相似, 但仍有一些操作 細項略微不同, 因此本文將針對這部分以 Lab 範例型式作解說 本範例說明, 是以 TSMC90UTM 製程為例, 設計內容包含 Standa

EDA cloud Cell-base Flow 使用說明在 EDA Cloud 執行 Cell-base Flow 其實與傳統流程相似, 但仍有一些操作細項略微不同, 因此本文將針對這部分以 Lab 範例型式作解說本範例說明, 是以 TSMC90UTM 製程為例, 設計內容包含 Standa