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经成
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1 CYGNAL 应用笔记 AN006 Cygnal C8051 IDT71V Kx8 SRAM A[16:8] 地址总线 A[16:8] 74VHC573 8 位锁存器 ALE LE AD[7:0] 地址 / 数据总线 D Q A[7:0] I/O[7:0] CS CS /WR WE /RD OE 引言图 1. 外部 SRAM 接口框图本应用笔记的目的是介绍如何将一个通用 SRAM 芯片或一个按存储器寻址的外设部件与 C8051 器件通过通用 I/O 引脚连接本文给出了硬件连接框图电路原理图时序图示例代码和性能评价用这种接口方式的应用包括 A/D 转换数据的采集数据记录或任何其它涉及大量数据存储的应关键点该参考设计假定使用 10ns 的 SRAM 如果所用 SRAM 的访问时间大于 45ns 则需要加入 NOP 指令以延长地址建立时间及读 / 写选通时间需要的引脚数取决于所支持的地址空间对于本设计的 128K 字节地址空间需要 21 个引脚 CYGNAL Integrated Products, Inc. 沈阳新华龙电子有限公司 4301 Westbank Drive 沈阳市和平区青年大街 284 号 58 号信箱 Suite B-100 Copyright 2001Cygnal Integrated Products, Inc. 电话 Austin, TX 版权所有电邮 longhua@mail.sy.ln.cn 网址

2 如果设计中使用 SRAM 一定要向供应商查询产品的供货情况生产厂家正逐步淘汰很多低容量的 SRAM 器件说明这个外部 SRAM 接口示例使用一个 Integrated Device Technologies 生产的 IDT71V124SA10PH 128K X 8 位 3V SRAM 任何一个通用 SRAM 器件都可以在类似的方式下工作接口部分采用地址和数据总线复用的方式以减少所需要的端口引脚数当传输数据时低位地址保持在一个锁存器中第 5 页中的图 4 给出了该实现方案经过验证的配置图双向端口操作 Data1 用作数据输入总线输出总线和部分地址总线对总线的复用需要对端口的配置进行动态改变使端口按需要设置为输入或输出为了将一个端口引脚配置为输入必须将其相应的端口配置寄存器位 PRTnCF.x 设置为 0 使其输出方式为漏极开路寄存器锁存位 Pn.x 必须设置为 1 使其输出状态为高阻态例如下面的代码将端口 0 的所有引脚配置为输入 mov PRT0CF, #00h 漏极开路输出方式 mov P0, #0ffh 高阻抗下面的代码将端口 0 的所有引脚配置为推挽输出方式 mov PRT0CF, #0ffh 推挽输出方式 SRAM_Read 子程序见示例代码部分给出改变端口方向的一个例子在程序执行的前一阶段 DATA1 口被配置为输出将低字节地址输出到端口锁存器在程序执行的第二阶段 DATA1 口被配置为输入从外部 SRAM 读取数据信号和接线图 1 给出了 C8051F000 SRAM 地址锁存器之间的硬件连接框图整个电路原理图见图 4 连线标识及信号名说明如下在示例代码中以 DATA1 为标识的复用地址 / 数据总线 AD[7..0] 支持低 8 位地址和 8 位数据这种配置使得在 SRAM 与 C8051 之间传输数据时低位地址保持在锁存器 573 中这样就不需要再为数据传输增加 8 位端口在示例代码中以 ADDR 为标识的 A[15..8] 提供高 8 位地址在示例代码中以 A16 为标识的 A16 作为两个 64KB 存储块的选择信号为 0 时选择 1 块为 1 时选择 2 块 RD WR ALE 和 CS 为控制信号在示例代码中使用相同的名字 RD 是读选通信号低电平有效 WR 是写选通信号低电平有效 ALE 是地址锁存信号用于在数据传输期间保持低 8 位地址 CS 是 SRAM 的片选信号低电平有效 2 AN NOV Cygnal Integrated Products, Inc.

3 软件操作 SRAM_Init SRAM_Read 和 SRAM_Write 是用于访问外部 SRAM 的三个子程序 SRAM_Init 程序初始化 SRAM 接口逻辑和端口配置该程序只在器件的初始化过程中被调用该程序假定交叉开关已经被允许 XBR2.6=1 例如 mov #40h 允许交叉开关 acall SRAM_Init 初始化 SRAM SRAM_Read 程序从外部 SRAM 读一个字节调用该程序之前先将 DPTR 装入 16 位的待读地址然后调用 SRAM_Read 该程序将从 DPTR 所指向的地址读到的数据返回到 ACC 例如 mov DPH, #00h 装入高字节地址 mov DPL, #00h 装入低字节地址 acall SRAM_Read 进行读操作数据返回到 ACC SRAM_Write 程序将 ACC 中的一个字节写入到外部 SRAM 地址由 DPTR 指定调用该程序之前将待写数据装入 ACC 将 DPTR 装入 16 位的待写地址然后调用 SRAM_Write 例如 mov DPH, #00h 装入高字节地址 mov DPL, #00h 装入低字节地址 mov a, #55h 装入待写数据 acall SRAM_Write 进行写操作示例代码中的主程序概述了如何对该外部 128KB SRAM 的每一个字节进行读写该程序向外部 SRAM 写入一个字节再从写入的地址读回然后比较回读的值与写入的值是否一致程序接着处理下一个地址直到整个 64K 的存储块写完一旦低存储块写完程序将 A16 位置 1 见示例代码中常数和声明一节切换到高存储块程序将接着对高存储块的每个字节进行同样的读写和校验操作时序说明图 2 和 3 分别给出按示例代码实现的读和写时序波形表 1 给出这些图形中的时间值读时序说明为 trdsu 表 1 是指从读选通信号有效到输出数据有效的时间与这一时序相对应的代码 clr RD 使读选通有效 NOP 加入 NOP 指令延长 trdsu mov a, DATA 读数据如上所示为了满足 SRAM 的建立时间需要在 clr RD 之后加入 NOP 指令 2001Cygnal Integrated Products, Inc. AN NOV00 3

4 写时序说明如表 1 所示 twr 是指 /WR 脉冲的宽度下面的代码段用于产生这一脉冲 clr WR 使写选通有效 NOP 加入 NOP 指令延长 twrsu setb WR 使写选通无效如上所示为了满足 SRAM 的建立时间需要在 clr WR 之后加入 NOP 指令性能这一多路复用的并行接口实现方案使用一般的 I/O 端口却达到了较高的数据传输率从读或写过程的进入到返回一个字节读或字节写占用 34 个 SYSCLK 周期对于 20MHz 的 SYSCLK 相当于 1.7µs 这就是说可以达到的最大传输率为 588K 字节 / 秒一个 64K 的存储块可以在 137µs 内读或写完 4 AN NOV Cygnal Integrated Products, Inc.

5 符号参数周期 SYSCLK=20MHz 读周期 tale 锁存脉冲宽度 2 100ns trdsu 数据建立时间 2 100ns 写周期 tale 锁存脉冲宽度 2 100ns twasu 地址建立时间 3 300ns twdsu 数据建立时间 4 200ns twr 写脉冲宽度 2 100ns 表 1. 读和写周期时序 CS A[15..8] A AD[7..0] A7...0 D7...0 ALE tale /RD 图 2. 读周期时序波形 trds CS A[15..8] A AD[7..0] A7...0 D7...0 ALE /WR tale twdsu twr twasu 图 3. 写周期时序波形 2001Cygnal Integrated Products, Inc. AN NOV00 5

6 图 4. 经过测试的 C8051F k x 8 SRAM 和地址锁存器配置 6 AN NOV Cygnal Integrated Products, Inc.

7 示例代码 Copyright (C) 2000 CYGNAL INTEGRATED PRODUCTS, INC. 版权所有文件名 : Sram.ASM 目标 MCU : C8051F000 说明 : 外部 SRAM 读 / 写验证程序对 IDT 71V124SA 等价定义 $NOLIST $MOD8F000 $LIST 常量和声明 DATA1 EQU P3 数据端口引脚 (AD7..0) DATACF EQU PRT3CF 端口配置寄存器对数据 ADDR EQU P2 地址端口引脚 (A15..8) ADDRCF EQU PRT2CF 端口配置寄存器对地址 A16 EQU P1.5 最高地址位 ( 地址块选择 ) RD EQU P1.4 读选通 ( 低电平有效 ) WR EQU P1.3 写选通 ( 低电平有效 ) ALE EQU P1.2 地址锁存信号 ( 低电平有效 ) CS EQU P1.1 SRAM 片选信号 ( 低电平有效 ) 变量复位和中断向量复位向量 org 00h ljmp Main 主程序代码 Main: org 0B3h 2001Cygnal Integrated Products, Inc. AN NOV00 7

8 禁止看门狗定时器中断尚未被允许如果中断被允许我们应明确禁止中断以保证下面的两条指令能在 4 个时钟周期内执行完 mov mov WDTCN, #0DEh WDTCN, #0ADh 设置交叉开关 Mov XBR2, #40h 弱上拉允许交叉开关 lcall SRAM_Init 初始化 SRAM mov R0, #0ffh mov DPH, #00h 初始化 16 位地址 mov DPL, #00h mov a, R0 装写入值 loop: Loop 将写一个值到 SRAM 然后读出与写入值比较 lcall SRAM_Write 写入 SRAM clr a 清除装入值 lcall SRAM_Read 读同一地址 cjne a, 00h, error 检查读到的值是否与写入值相同 inc dptr 下一地址 mov a, DPH 检查 DPTR 判断是否结束 dptr=0000h orl a, DPL jz b1done 如果 DPTR 循环回到初始值说明我们已结束了对第一个 64K 块的操作 mov a, R0 重装写入值 jmp loop 再次进行写读和验证 b1done: orl P1, # b 转到对存储块 2 操作 mov R0, #0ffh mov DPH, #00h 初始化 16 位地址 mov DPL, #00h mov a, R0 装写入值 Loop1 将写一个值到 SRAM 然后读出与写入值比较 loop1: lcall SRAM_Write 写入 SRAM clr a 清除装入值 lcall SRAM_Read 读同一地址 cjne a, 00h, error 检查读到的值是否与写入值相同 inc dptr 下一地址 mov a, DPH 检查 DPTR 判断是否结束 dptr=0000h orl a, DPL jz b2done 如果 DPTR 循环回到初始值说明我们已结束了对第一个 64K 存储块的操作 mov a, R0 重装写入值 jmp loop1 再次进行写读和验证 8 AN NOV Cygnal Integrated Products, Inc.

9 b2done: jmp $ error: jmp $ 验证时发现错误 SRAM_Init 该程序初始化 SRAM 接口逻辑必须在任何 SRAM_Read 或 SRAM_Write 操作之前被调用一次可作为复位操作的一部分该程序假定交叉开关已经被允许 (XBR2.6 = '1') SRAM_Init: mov DATACF, #00h 允许端口 3(DATA) 作为输入总线 mov DATA1, #0ffh mov ADDRCF, #0ffh 允许端口 2(ADDR) 作为输出 mov ADDR, #0ffh 驱动为高电平 ($ff) orl PRT1CF, # b 允许 P 作为输出 anl P1, # b A16 = '0' ALE = '0' 存储块 1 orl P1, # b RD, WR, CS = '1' ret SRAM_Read 该程序读外部 SRAM 从 DPTR 指向的地址读取数据存到 ACC 此处未处理存储块选择 ( 操作 A16) SRAM_Read: clr CS 选择 SRAM mov ADDR, DPH 输出外部地址 A15..A8 mov DATACF, #0ffh 允许 AD7..0 为输出 mov DATA1, DPL 输出外部地址 A7..A0 setb ALE 锁存该地址 clr ALE mov DATACF, #00h 允许 AD7..0 为输入 mov DATA1, #0ffh clr RD 发出读选通 mov a, DATA1 读数据 ( 注对于这片 SRAM 读操作建立时间为 45ns 在 SYSCLK = 20MHz 时该指令需两个时钟周期或 50ns * 2 = 100ns Setb RD 使读选通无效 setb CS SRAM 片选无效 ret 一个读操作共需 30 字接 34 个周期 SRAM_Write 2001Cygnal Integrated Products, Inc. AN NOV00 9

10 该程序写一个字接到外部 SRAM 将 ACC 中的字节写到 DPTR 指向的地址此处未处理存储块选择 ( 操作 A16) SRAM_Write: clr CS 选择外部 SRAM mov ADDR, DPH 输出外部地址 A15..A8 mov DATACF, #0ffh 允许 AD7..0 为输出 mov DATA1, DPL 输出外部地址 A7..A0 setb ALE 锁存该地址 clr ALE mov DATA1, a 将数据送到数据总线 clr WR 启动写操作 setb WR 写选通无效注在 sysclk = 20MHz 时这种方式将产生 100ns 宽的写脉冲该 SRAM 所要求的最小值为 7ns mov DATACF, #00h 允许 AD7..0 为输入 mov DATA1, #0ffh setb CS SRAM 片选无效 ret 文件结束 END 10 AN NOV Cygnal Integrated Products, Inc.

DPJJX1.DOC

DPJJX1.DOC 8051 111 2K 1 2 3 ' ' 1 CPU RAM ROM / A/D D/A PC CPU 40 68 10 20 8 51 PIII 8051 2 MCS51 8051 8031 89C51 8051 8031 89C51? MCS51 INTEL INTEL 8031 8051 8751 8032 8052 8752 8051 8051 8051 MCS51 8031 8031