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1 21 世纪高等院校教材 微机原理与接口技术 从 80 X86 到 Pentiu m X 马维华主编 北 京

2 内容简介本书以 Intel 微处理器为核心的微型计算机为背景, 从传统到现代, 全面 系统 深入 详细地介绍了微型计算机的工作原理 实际应用及接口技术, 并特别注重汲取微型计算机最新技术和最新知识, 并融于全书各章之中 全书共分 12 章, 分别介绍微型计算机的基本知识 从 8086 到 Pentium 4 微处理器及其结构 指令系统 汇编语言程序设计 存储器 基本 I/O 接口技术 中断系统 键盘及显示器与打印机接口 DMA 控制器及外存接口 模拟输入输出接口 总线技术以及微型计算机系统等 本书可作为高等院校计算机专业及电类相关专业本科生枟微机原理及应用枠 枟微机原理及汇编语言枠 枟微机接口技术枠 枟微机原理与接口技术枠以及枟微型计算机硬件技术枠等课程的教材和参考书 通过删减适当章节, 也非常适合非电类专业枟微机原理及应用枠课程的教学 同时对于希望了解和掌握微型计算机技术的广大读者也是非常有用的工具书 图书在版编目 (CIP) 数据微机原理与接口技术 : 从 80X86 到 Pentium X/ 马维华主编 北京 : 科学出版社,2005 (21 世纪高等院校教材 ) ISBN Ⅰ 微 Ⅱ 马 Ⅲ 1 微型计算机理论高等学校教材 2 微型计算机接口高等学校教材 Ⅳ TP36 中国版本图书馆 CIP 数据核字 (2004) 第 号责任编辑 : 赵卫江 / 责任校对 : 耿耘责任印制 : 吕春珉 / 封面设计 : 王浩 科学出版社出版北京东黄城根北街 16 号 邮政编码 : h t tp :// w w w.sciencep.co m 铭浩彩色印装有限公司印刷 科学出版社发行各地新华书店经销 2005 年 2 月第一版 2006 年 8 月第三次印刷 印数 : 开本 : /16 印张 :27 3/4 字数 : 定价 : 元 ( 如有印装质量问题, 我社负责调换枙环伟枛 )

3 前 言 微型计算机原理及应用 微型计算机原理与接口技术以及微型计算机硬件技术等是工科学生学习和掌握微型计算机硬件知识和汇编语言程序设计的重要课程, 课程的任务是使学生从理论和实践上掌握微机的基本组成 工作原理 接口技术及硬件连接, 建立微机系统的整机概念, 使学生具有微机系统软硬件开发和应用的初步能力 然而, 微型计算机的新技术 新机型 新应用层出不穷, 日新月异, 要达到上述课程任务所提出的要求, 就要既符合教学体系的连贯性和学生认识过程的要求, 又要把握微型计算机发展的脉搏 由于微机发展一日千里, 以致于课本远远滞后于微型计算机的发展, 为克服这一局限性, 作者在多年教学和科研实践的基础上, 大量汲取最新资料, 于 1998 年编写了讲义枟从 8086 到 Pentium II 微型计算机及接口技术枠, 在国内较早作为教材介绍 32 位微机原理与接口技术 在此基础上又编写了枟从 8086 到 Pentium III 微型计算机及接口技术枠, 2000 年初由科学出版社出版, 并多次印刷, 被多所高校计算机专业和非计算机专业作为教材和参考书, 受到同行们的好评 由于微型计算机技术的迅猛发展, 许多当时最新的技术已经落后, 作者不得不从结构上和内容上重新考虑, 并结合枟 CCC 2002 枠 ( 中国计算机科学与技术学科教程 ) 有关内容的要求, 重新组织编写了本书 书中涉及的 80X86 指 8086/ 以及 ; Pentium X 指以 Pentium 为前缀的所有 Intel 处理器, 包括 Pentium ( 含 M MX Pentium) Pentium Pro Pentium II Pentium III 以及 Pentium 4 等 本书与第一版相比在结构和内容上有较大调整 : (1) 由原来的 10 章改成 12 章, 使知识结构更加合理 (2) 由于信息技术课程已经引入中学课堂, 在进入大学第一年后, 学生已有相应的基础知识 ( 如计算机文化 计算机概论 计算机应用基础 信息技术等 ), 因此将原来第 1 章中最为基础的内容删除 (3) 将现在已经不用而且对循序渐进的教学没有影响的内容全部删除 (4) 在有关微处理器的章节中除了个别调整外, 增加了 Pentium 4 内部结构及超线程技术的介绍, 同时增加了 64 位处理器 Intanium 和 Intanium II 的介绍 (5) 在 汇编语言程序设计 一章中, 增加了汇编语言与高级语言的接口 保护方式下的编程等内容 (6) 对有关存储器的章节进行了部分调整, 增加了最新存储器 铁电随机存储器和磁性随机存储器的介绍 (7) 将原来的输入输出基础和通信与接口技术两章中的有关内容有机地结合在一起, 并分成 基本输入输出接口技术 键盘 显示器及并行打印机接口 DA M 控制器及外存接口 和 模拟输入输出接口 四章, 使知识体系结构更加合理 但应说明的是, 由于微型计算机中各部件的知识内容是相互关联 相互渗透的, 很难明确地分割, 因此不同教材在体系结构上各有不同是不难理解的

4 ii 微机原理与接口技术 从 80X86 到 Pentium X (8) 在关于总线技术的章节中增加了最新的总线技术, 如 PCI X PCI Express U SB 及 1394 总线等 (9) 在 微型计算机系统 一章中, 增加了 Pentium 4 主板的介绍, 在主板类型上增加了最新主板标准 BT X 及其相关技术, 同时增加了详细芯片组技术 ; 并从实际出发, 给出了实用接口插座示意图 ; 最后给出完整的微型计算机系统作为全书内容的总结, 并与第 1 章相呼应 (10) 增加了附录, 以便于查找 A SCII 码及使用中断调用 (11) 增加了关键词的索引, 大大加快了读者查找相关术语 概念和知识的速度 这是本书的又一个特色 本书特别注重实用性, 在介绍具体内容时, 尽量列举实例, 有些程序段和接口电路可直接用于实际系统中 同时在叙述上力求深入浅出, 通俗易懂 由于本书内容全面 新颖, 除可作为微机原理及应用 微机系统及应用 微型计算机与接口通信 微机原理与接口技术 微机接口技术以及微型计算机硬件技术等课程的本科教材外, 也可作为微机硬软件开发人员 工程技术人员以及需要了解微型计算机技术的读者的工具书 作为本科教材使用时, 通过适当选择, 既适合计算机专业的学生使用, 也适用于非计算机专业 如果学时有限, 可以根据教学要求选择一定章节学习, 有些章节可以自学 为了让学生巩固学习的知识, 每一章后面都有适量的习题 本书对于参加全国计算机等级考试三级 PC 技术的考生也有较大帮助 本书由马维华主编并编写第 章, 第 3 4 章由钱忠民编写, 第 8 10 章由谭白磊编写, 最后由马维华统稿 在第一版教材使用中, 李玉泉 李绪蓉 冯爱民等老师提出了许多宝贵的意见和建议, 许多好的建议在本书中被采纳, 在此向他们表示衷心感谢! 非常感谢江正战和陈鸿茂老师对本书体系结构的指导 另外还要特别感谢第一版参编者奚抗生 易仲芳和毛建国老师付出的劳动 由于微型计算机技术飞速发展, 加上作者水平有限和时间仓促, 书中难免有疏漏和错误之处, 恳请同行专家及读者批评指正 编者 2004 年 10 月

5 目 录 第 1 章微型计算机概述 微型计算机的基本概念 微处理器 微型计算机 微型计算机系统 微型计算机的硬件结构 微型计算机的基本结构 微处理器基本结构和工作原理 存储器 输入输出接口及外部设备 总线 微型计算机的软件系统 微型计算机系统组成及性能指标 微型计算机系统的组成 微型计算机系统的主要性能指标 微型计算机的发展概况 微型计算机的应用 9 习题 10 第 2 章微处理器及其结构 概述 微处理器的性能指标 微处理器的工作方式 Intel 微处理器新的命名方法 /8088 微处理器 /8088 的内部结构 /8088 的工作模式与引脚信号 /8088 的时序 微处理器 的主要特点 的内部结构 的寄存器结构 引脚信号与总线周期 微处理器 的主要特点 的内部结构 寄存器 34

6 iv 微机原理与接口技术 从 80X86 到 Pentium X 引脚信号与总线周期 CISC 与 RISC CISC RISC 微处理器 的主要特点 的内部结构及工作原理 的引脚信号 的内部寄存器 的指令流水线与总线周期 Pentium 微处理器 Pentium 微处理器概述 Pentium 微处理器的内部结构及工作原理 Pentium Pro 微处理器 M MX 及 M M X Pentium 微处理器 MMX 与多能奔腾处理器 MMX 的特点 Pentium II 微处理器 Pentium II 微处理器概述 Pentium II 的内部结构及工作原理 Pentium III 微处理器 Pentium 4 微处理器 Pentium 4 微处理器主要特点 Pentium 4 微处理器内部结构及工作原理 Itanium 系列微处理器 实方式与保护方式下的存储器寻址 实地址方式下的存储器寻址 保护方式下的存储器寻址 63 习题 72 第 3 章 80X86 到 Pentium X 指令系统 指令格式 寻址方式 有效地址的概念 各种寻址方式 X86 指令系统 数据传送类指令 算术运算类指令 逻辑运算与移位类指令 串操作类指令 控制转移类指令 处理器控制类指令 110

7 目录 v 其他指令 111 习题 117 第 4 章汇编语言程序设计 概述 汇编语言程序的基本概念 X86 宏汇编语言的基本语法 X86 宏汇编语言的数据和表达式 常量 变量 标号 表达式和运算符 X86 宏汇编语言的伪指令 段定义和程序说明伪指令 重复汇编和条件汇编伪指令 结构定义伪指令 汇编语言程序设计方法 分支程序设计 循环程序设计 子程序设计 宏结构程序设计 用中断指令实现简单输入输出 汇编程序和汇编处理过程 保护方式编程 保护方式的特征 保护方式编程 汇编语言和 C 语言的简单混合编程 汇编指令的嵌入式编程 多模块混合编程 165 习题 168 第 5 章微型计算机的存储器 概述 半导体存储器分类及性能指标 半导体存储器分类 半导体存储器的技术指标 随机存取存储器 静态随机存取存储器 (SRAM) 动态随机存取存储器 (DRAM) 集成随机存取存储器 (IRAM) 高速 RAM 只读存储器 掩膜型只读存储器 ( MROM ) 180

8 vi 微机原理与接口技术 从 80X86 到 Pentium X 可编程只读存储器 (PROM) 可擦除可编程只读存储器 (EPROM) 电可擦除可编程只读存储器 (EEPROM) 闪速存储器 (Flash Memory) 铁电随机存储器和磁性随机存储器 铁电随机存储器 (FRAM) 磁性随机存储器 (MRAM) 微机内存区域划分 存储器的扩展 地址译码 位扩展 字扩展 字位全扩展 微机内存层次结构 内存层次结构 位 ~ 64 位存储器组织 存储器模块简介 高速缓冲存储器 虚拟内存 CM OS RO M BIOS 和 Shadow RA M CMOS ROM BIOS Shadow RAM 210 习题 211 第 6 章基本输入输出接口技术 概述 输入输出与输入输出接口 I/O 接口的功能 微处理器与 I/O 设备之间的接口信息 I/O 端口的编址方法 I/O 组织 输入输出控制方式 直接程序控制方式 中断控制方式 DMA 控制方式 I/O 接口的基本结构及特点 I/O 接口的基本结构 I/O 接口的特点 I/O 接口的读写技术 简单输入输出接口 端口的读写控制 并行通信与串行通信 229

9 目录 vii 并行通信与并行接口 串行通信与串行接口 串行通信方式及异步通信协议 串行异步通信标准接口 可编程串行通信接口芯片 16550/ /8250 的内部结构及引脚 串行接口的编程及应用 可编程并行接口芯片 的内部结构及引脚信号 的工作方式 的编程应用 可编程定时 / 计数器接口芯片 8253/ 概述 /8254 的内部结构及引脚信号 /8254 的工作方式 /8254 的编程方法 /8254 应用 264 习题 266 第 7 章微型计算机的中断系统 基本概念 中断与异常 中断过程 外部中断源的管理 实地址方式和保护方式下的中断 实地址方式下的中断 保护方式下的中断 可编程中断控制器 的内部结构及工作原理 的引脚信号 的工作方式 的编程方法 高级可编程中断控制器 APIC 中断调用及中断程序设计 BIOS 中断调用 DOS 系统功能调用 中断程序设计 297 习题 300 第 8 章键盘 显示器及并行打印机接口 键盘接口 非标准键盘及 LED 显示器接口 微机系统中的键盘接口 显示适配器接口 311

10 viii 微机原理与接口技术 从 80X86 到 Pentium X 显示适配器接口概述 显示适配器的组成 对显示适配器的编程 并行打印机接口 并行打印机适配器组成 并行打印机接口的应用 增强型并行端口 EPP 和扩展功能端口 ECP 321 习题 326 第 9 章 DMA 控制器及外存接口 D M A 及 D M A 控制器 DMA 概述 DMA 控制器 8237 结构及引脚 内部寄存器的功能及格式 DMA 控制器的编程及应用 DMA 读写时序 DMA 应用于打印机控制 软盘控制器接口 硬盘适配器接口 344 习题 347 第 10 章模拟输入输出接口 模拟输入输出系统 模拟输出接口技术 D/A 转换器 D/A 转换接口技术 模拟输入接口技术 A/D 转换器 A/D 转换接口技术 362 习题 365 第 11 章微型计算机总线技术 概述 总线的分类 总线的主要参数 微型计算机总线的发展 总线层次及信号类型 总线系统的层次 总线系统的信号类型 ISA 总线 ISA 总线特性及接口信号 基于 ISA 总线接口的设计要点 EISA 总线 VESA 总线 375

11 目录 ix 11 6 PCI 总线 PCI 总线的特点及接口信号 PCI 总线的应用 A GP 总线 AGP 的主要特点 AGP 的工作模式及时序 PCI X 总线 PCI Express 总线 PCI Express 总线概述 PCI Express 总线的技术特点 PCI Express 的数据传输过程 U SB 总线 USB 的主要特点 USB 体系结构硬件及接口信号 USB 的传输方式 IEEE1394 总线 IEEE1394 概述 IEEE1394 传输方式与工作过程 390 习题 391 第 12 章微型计算机系统 概述 系统板基本组成 微型计算机系统板的种类 主板控制芯片组 和 微机硬件系统 微机硬件系统 微机硬件系统 和 486 微机硬件系统 微机硬件系统 微机硬件系统 Pentium 到 Pentium 4 微机硬件系统 Pentium 微机硬件系统 Pentium II 微机硬件系统 Pentium III 微机硬件系统 Pentium 4 微机硬件系统 系统板主要部件及接口插座介绍 微型计算机系统 411 习题 411 附录 413 附录 1 ASCII 码表 413 附录 2 常用 BIOS 中断调用 414

12 x 微机原理与接口技术 从 80X86 到 Pentium X 附录 3 IN T 21H DOS 系统功能调用 417 附录 4 PCI BIOS 中断调用 IN T 1A H 423 参考文献 425 索引 426

13 第 2 章微处理器及其结构 本章以 Intel 系列微处理器为例, 首先概要说明处理器的性能指标 工作方式以及高性能 Pentium 4 开始采用的最新命名方法, 然后从 8086 到 Pentium 4, 乃至 Itanium, 从发展的角度, 循序渐进地逐步分析微处理器的结构和工作原理, 最后介绍保护方式下存储器的寻址方法及完整实例 2 1 概 述 微处理器的性能指标微处理器的主要性能指标有 : 字长 : 指微处理器内部一次可处理二进制的位数, 通常是通用寄存器的宽度 例如 8086/ 字长为 16 位, 而 到 Pentium 4 字长均为 32 位 主频 : 指微处理器的时钟频率 外频 : 指微处理器外部总线工作频率 工作电压 : 指微处理器正常工作所需的电压 制造工艺 : 制造工艺主要指管子之间的最小线距, 用来衡量微处理器的集成密度, 一般采用微米 (μm) 或纳米 (nm) 为单位 通常大于 100nm 的用 μm 作单位, 小于 100nm 的用 nm 作单位 地址线宽度 : 指处理器外部地址线引脚条数, 它决定了微处理器可以访问的物理地址空间 数据线宽度 : 指处理器外部数据线条数, 决定了微处理器与外部高速缓存 内存以及输入 / 输出设备之间一次数据传输的信息量 内置协处理器 : 含有内置协处理器的微处理器, 可以加快特定类型的数值计算 超标量结构 : 是指在一个时钟周期内微处理器可以执行一条以上的指令, 即至少包括两条指令流水线 (Instruction Pipeline) L1/L2/L3 高速缓存 : 一级 / 二级 / 三级高速缓存 内置高速缓存可以提高微处理器的运行效率 采用回写 (Write Back) 结构的高速缓存 : 它对读和写操作均有效, 速度较快 而采用通写 (Write through) 结构的高速缓存, 仅对读操作有效 多媒体扩展技术 : 如 M M X SSE 以及 SSE2 等 是否具有超线程技术等 微处理器的工作方式 Intel 微处理器具有多种工作方式, 主要包括实地址方式 (Real Address M ode) 保护虚拟地址方式 (Protected Virtual Address M ode) 虚拟 86 方式 ( Virtual 86 M ode, V86) 以

14 12 微机原理与接口技术 从 80X86 到 Pentium X 及系统管理方式 (System Management M ode, S M M) 等 一 实地址方式 实地址是针对 8088/8086 处理器所能直接寻址的实际物理地址 物理地址受处理器地址 地址线条数线的限制, 寻址空间为 2 字节, 所以具有 20 条地址线的 8086/8088 可寻址的最大物理 地址空间为 2 20 字节 = 1 MB 因此将只能处理 1 MB 以下存储地址空间的工作方式称为实地址 方式, 简称实方式 16 位的 8086/8088 仅能工作在这种方式下 缀 ) 实地址方式的主要特点如下 : 1) 寻址方式 存储器管理 中断处理与 8086 一样 2) 操作数默认长度为 16 位, 但对于 32 位处理器允许访问 32 位寄存器 ( 在指令前加前 3) 不用虚拟地址, 最大地址范围仍限于 1 MB, 只采用分段方式, 每段最大 64KB 4) 存储器中保留两个固定的区域, 一个是初始化程序区 FFFFF H ~ FFFF0H, 另一个为 中断向量表 003FF H ~ H 5) 具有特权级处理器 (80286 到 Pentium 4 共有 4 个特权级 ), 在实地址方式下, 程序自 动在最高级 0 级上执行, 指令集除少数指令外, 绝大多数指令在实地址方式下都有效 二 保护地址方式 保护地址方式简称保护方式, 是 以后各处理器均具备的工作方式 所谓保护方式 是指在执行多任务操作时, 对不同任务使用的不同存储空间进行完全隔离, 保护每个任务顺 利执行 16 位的 位的 Pentium Pentium II Pentium III 以及 Pentium 4 等支持保护方式 保护方式具有如下特点 : 1) 存储器采用虚拟地址空间 线性地址空间和物理地址空间三种方式来描述 在保护方 式下, 处理器的寻址机构不同于 8086, 是通过描述符的数据结构来实现对内存访问的 2) 强大的寻址空间 在保护方式下, 处理器可以寻址的空间远远超过其实际的物理地址 空间 为 1GB, 以上达到 64 TB 这个空间就是所谓的虚拟地址, 虚拟地址是用 磁盘来模拟的地址空间, 并不是真正内存物理地址, 但可以视为内存地址使用 3) 处理器使用的 4 级保护功能, 可实现程序与程序 用户与用户 用户与操作系统之间 的隔离和保护, 为多任务操作系统提供优化支持 4) 在保护方式下, 32 位的处理器既可以运行 16 位运算, 又可以进行 32 位运算 无论 是 16 位还是 32 位的运算, 只要在保护方式下, 32 位处理器就能启动其分页单元, 以支持虚 拟内存 三 虚拟 8086 方式 所谓虚拟 8086 方式 ( 简称虚拟 86 方式或 V86 方式 ) 是指一个多任务的环境, 即模拟多 个 8086 的工作方式 在这个模式之下, 处理器被模拟成多个 8086 微处理器同时工作 只有 到 Pentium 4 及其以后的微处理器才支持虚拟 8086 方式

15 第 2 章微处理器及其结构 的虚拟 86 方式是模拟多个 8086 工作, 而 之后的处理器的虚拟 86 方式可以模拟多个 工作 虚拟 86 方式的主要特点如下 : 1) 可执行原来采用 8086 或 书写的应用程序 2) 段寄存器的用法与实地址方式一样, 即段寄存器内容乘以 16 后加上偏移量即可得到 20 位的线性地址 3) 可以使用分页方式, 将 1MB ( 每一个任务在虚拟 86 方式下的最大地址空间 ) 分为若干个页面, 每个页面的大小可为 4KB 因此可以比段寻址方式划分要细, 从而可处理较小的应用程序与数据段 尽管在虚拟 86 方式下得到的线性地址是 20 位即 1 MB 的空间, 但由于线性地址可以通过页表映射到任何 24 位 (80286) 物理地址或 32 位 (80386 以后 ) 物理地址, 所以应用程序可以在现有实际内存的任何地方执行 4) 在虚拟 86 方式中, 应用程序在最低特权级 3 级上运行, 因此指令系统中的特权指令不能使用 四 实地址方式与虚拟 86 方式的主要区别前面已经介绍过, 有两种类似于 8086 的工作方式, 一种是实地址方式, 另一种是虚拟 86 方式 这两种方式的主要区别如下 : 1) 实地址方式的内存管理只采用分段管理方式, 而不采用分页管理, 而虚拟 86 方式既分段又分页 2) 存储空间不同, 实地址下的最大寻址空间为 1 MB, 而虚拟 86 方式下每个任务可以在整个内存空间寻址, 即 1MB 的寻址空间可以在整个存储器范围内浮动, 因此虚岁拟 86 方式实际寻址空间为 4GB 3) 实地址方式下微处理器所有的保护机制都不起作用, 因此不支持多任务, 而虚拟 86 方式既可以运行 8086 程序, 又支持多任务操作, 这就解决了 保护方式既要维持保护机制, 又要运行 8086 程序的矛盾 虚拟 86 方式可以是保护方式中多任务操作的一个任务, 而实地址方式总是针对整个系统 五 系统管理方式系统管理方式 S M M 与实地址方式 保护方式和虚拟 86 方式处于同一级别 SM M 的功能主要包括电源管理以及为操作系统和正在运行的程序提供安全性 S M M 最显著的应用就是电源管理 SM M 可以使处理器和系统外围部件都休眠一定时间, 然后在有一键按下或鼠标移动时能自动唤醒它们, 并使之继续工作 此外 S M M 还可以完全控制整个系统, 包括 I/ O 和全部 RA M 利用 S M M 可实现软件关机 ( 如 Window s 95/98/2000/XP 等 ) 用于台式机支持 S M M 的处理器有 Pentium Pentium II Pentium III 以及 Pentium 4 等 另外用于笔记本电脑的处理器从 80386DL 开始就支持 S M M, 目的是降低系统功耗 六 工作方式的转换以上四种工作方式可以相互转换, 如图 2 1 所示 在开机或复位时, 任何 80X86 到 Pentium X 处理器总是自动进入实地址方式 在实地址

16 14 微机原理与接口技术 从 80X86 到 Pentium X 图 2 1 工作方式转换示意图 方式下, 执行保护方式的初始化后, 利用 M OV CR0, reg 指令修改机器状态字, 使 PE = 1, 进入保护方式 如果要从保护方式回到实地址方式, 则可用指令 M OV CR0, reg 使 PE = 0 (80286 除外 ) 从保护方式到虚拟 86 方式的转换只需使标志寄存器中的 V M = 1 ; V M = 0 则由虚拟 86 方式转换到保护方式 不管是实地址方式 保护方式还是虚拟 86 方式, 只要在处理器的 S MI 引脚产生一个新的外部硬件中断即可进入系统管理方式 SMI 中断禁止所有由用户程序和操作系统处理的其他中断, 如果要返回原来的工作方式, 则可使用返回指令 RS M 实现 Intel 微处理器新的命名方法 Intel 处理器产品从 8086/8088 到 80486, 再从 Pentium 到 Pentium 4, 但每一代处理器不同时期出厂的性能差异很大, 光靠这种命名方法已无法使用户了解其性能, 为此 Intel 对今后的处理器采用 3 位数字的处理器号以区别它们的性能差异 命名方法使用处理器品牌和一个 3 位数字的处理器号相结合的方式, 如图 2 2 所示 处理器家族如 Intel ; 处理器名称如 Pentium 4 处理器 ; 处理器号如 3XX ( 赛扬系列 ) 5XX (Pentium 4 系列 ) 和 7XX (Pentium M 系列 ) 等 处理器号描述了处理器的体系架构 高速缓存 主频 前端总线以及其他技术 处理器号用于区分某一处理器家族 ( 例如英特尔 奔腾 4 处理器家族 ) 图 2 2 处理器命名示意图 和某一型号的处理器 ( 例如 550 号与 540 号 ) 内部的相关总体特性 用于台式机的 Pentium 4 同档的赛扬 (Celeron) 以及用于笔记本的 Pentium M 采用的就是这种命名方式 例如 : 370 表示 Celeron M 1 5G Hz, 90nm, 前端总线 400 M Hz, L2 为 1 MB ; 580 表示 Pentium 4 4 0G Hz, 90nm, 前端总线 800M Hz, L2 为 1 MB ; 770 表示 Penti um M 2 13G Hz, 90nm, 前端总线 533 M Hz, L2 为 2MB /8088 微处理器 Intel 公司 1978 年推出的 8086 采用 H M OS 工艺技术制造, 单一 + 5V 供电, 芯片的内部数据总线和外部数据总线都是 16 位, 地址总线为 20 位, 可最大寻址 1 MB 的存储空间 随后 Intel 公司于 1979 年推出了成本更低的 8088 芯片, 8088 外部的数据信号线降到 8 条, 以使 8088 能够获得已开发的 8 位硬件的支持 8088 芯片最早于 1981 年用于 IBM PC/X T (IBM Personal Computer/eXtended T ype) 中

17 第 2 章微处理器及其结构 /8088 的内部结构图 2 3 是 8086/8088 的内部结构框图, 从中可以看出 8086/8088 微处理器由两个既相互独立又相互配合的重要部件组成, 一个是总线接口部件 BIU (Bus Interface U nit), 另一个是执行部件 EU (Execution U nit) 图 /8088 内部结构 一 总线接口部件 BIU 1. BIU 的功能 BIU 是联系微处理器内部与外部的重要通道, 其主要功能是负责微处理器内部与外部 ( 存储器和 I/O 接口 ) 的信息传递 具体地讲, BIU 完成以下几个主要任务 (1) 取指令 BIU 从内存取出指令送到指令队列中 ( 这时 E U 可以取其中的指令来执行 ) 只要指令队列中不满 (6 个字节指令队列的 8086 空 2 个字节以上, 4 个字节指令队列的 8088 空 1 个字节以上都称为不满 ), BIU 即通过总线控制逻辑从内存单元中取指令代码往指令队列中送 当 E U 执行转移类指令时, 指令队列立即清除, BIU 又重新开始从内存中取转移目标处的指令代码送往指令队列 (2) 传送数据 E U 在执行指令过程中需要内存或 I/O 端口的数据时, BIU 从外部 ( 内存或 I/O 接口 ) 取数据 ( 读或输入 ) 或把 E U 执行的结果送到外部 ( 写或输出 ) 当 E U 需要 BIU 访问外部时, E U 就向 BIU 发总线请求, 如果此时 BIU 空闲 ( 即无取指操作 ), 则 BIU 会立即响应 EU 的总线请求, 进行数据传送 ; 如果此时 BIU 正在忙于取指令, 则 BIU 在完成当前的取指操作后才去响应 E U 的总线请求

18 16 微机原理与接口技术 从 80X86 到 Pentium X (3) 形成物理地址 BIU 无论是取指令, 还是传送数据, 都必须指示内存单元 ( 取指或传送数据 ) 或 I/O 端口 ( 传送数据 ), 这就需要指明具体的实际地址 ( 物理地址 ), 这个任务由 BIU 的地址加法器完成 它将 16 位段地址左移 4 位形成 20 位 ( 相当于乘以 16 后, 再与 EU 送来的 16 位偏移地址通过地址加法器相加得到 20 位物理地址 ), 如图 2 4 所示 2. BIU 的组成 BIU 由段寄存器 指令指针 指令队列和地址加法器图 2 4 物理地址形成组成 这些组成部分的含义及用途说明如下 (1) 4 个 16 位的段地址寄存器 CS 代码段寄存器 (Code Segment) : 存放程序代码段起始地址的高 16 位 DS 数据段寄存器 (Data Segment) : 存放数据段起始地址的高 16 位 SS 堆栈段寄存器 (Stack Segment) : 存放堆栈段起始地址的高 16 位 ES 扩展段寄存器 (Extended Segment) : 存放扩展数据段起始地址的高 16 位 (2) 1 个 16 位的指令指针 IP 它用于存放下一条要执行指令的偏移地址, 不能作为一般寄存器使用 (3) 20 位的地址加法器它负责由段地址与偏移地址向 20 位物理地址的合成 (4) 指令队列指令队列 (Queue) 用于存放预取的指令, 采用预取指令的方法可以减少微处理器的等待时间, 提高运行效率 由图 2 5 可知, 由于 BIU 取指令与 E U 执行指令是相对独立的并行重叠操作, 也称为流水线工作, 因此与 8 位微处理器的串行操作 ( 取完指令后再执行 ) 相比大大提高了运行速度, 减少了微处理器等待时间 8086 的指令队列为 6 个字节, 8088 为 4 个字节 图 2 5 BIU 与 EU 并行操作示意二 执行部件 E U 1. EU 的功能执行部件是执行指令并对各个硬件部分进行控制的部件, 它的主要功能简单地说就是执行全部指令 具体地讲, EU 完成以下几个主要任务 (1) 指令译码由于 BIU 送到指令队列中的指令代码是没有翻译的原代码, 因此, 为了执行指令, 事先

19 第 2 章微处理器及其结构 17 要由 E U 控制系统将指令翻译成 EU 可直接执行的指令代码 ( 微指令码 ) (2) 执行指令译码后的指令, 通过 E U 控制系统向各个相关部件发出与指令一致的控制信号, 完成指令的执行 执行指令包括具体的运算, 由 A L U 及相关的寄存器负责 (3) 向 BIU 传送偏移地址信息在执行指令的过程中, 如果要与外部打交道, 则会向 BIU 发总线请求, 而 E U 此时就会自动算出偏移地址并通过 BIU 的内部暂存器传送给 BIU, 以便 BIU 能求出物理地址 (4) 管理通用寄存器和标志寄存器在执行指令时, 需要通用寄存器的参与, 运算时产生的状态标志将记录在标志寄存器中, 这些寄存器都由 EU 统一管理 2. EU 的组成 E U 由通用寄存器 标志寄存器和算术逻辑部件 A L U 组成 8086/8088 寄存器结构如图 2 6 所示 下面将简单说明这些组成部分的具体含义及主要用途 图 /8088 寄存器结构 (1) 通用寄存器 E U 中有八个 16 位的通用寄存器 AX BX CX 和 DX 以及 BP SP SI DI 其中 AX BX CX 和 DX 既可以作为 16 位用, 也可以单独拆成两个 8 位的寄存器用, 其含义及用途如下 AX 累加器 (Accumulator Register) : AX 一般作为数据寄存器用, 当作为 16 位寄存器使用时, 还可进行按字乘除操作 字的输入输出及其他字传送操作 ; 当作为 8 位寄存器用时, 可以进行按字节乘除操作 字节输入输出操作以及十进制运算, 详见第 3 章中的乘除法指令 BX 基址寄存器 (Base Register) : BX 除可作为 16 位或 8 位的数据寄存器外, 还可以存放偏移地址 CX 计数器 (Counter) : CX 除作为通用的数据寄存器用外, 通常在字串操作中用于存放

20 18 微机原理与接口技术 从 80X86 到 Pentium X 字串的初值 DX 数据寄存器 (Data Register) : DX 除了作为通用的数据寄存器用外, 还可以在乘除运算中, 用于存放一个乘数的高字或除法中被除数的高字, 以及乘法中积的高字或除法中的余数部分 详见第 3 章中的乘除法指令 SP BP SI 和 DI 除了作为通用寄存器存放数据外, 这四个 16 位的寄存器还专门用来存放特定段的偏移地址, 有时也称它们为地址寄存器 SP 堆栈指针 ( Stack Pointer) : 存放堆栈操作地址的偏移量, 对应段的段地址存放在 SS 中 BP 基址指针 (Base Pointer) : 在有些间接寻址中, 用于存放段内偏移地址的一部分或全部, 对应段的段地址由 SS 提供 SI 源变址寄存器 (Source Index) : 在间接寻址中, 用于存放段内偏移地址的一部分或全部, 在字符串操作中, 指定其存放源操作数的段内偏移地址, 也可存放一般的数据 DI 目标变址寄存器 (Destination Index ) : 在间接寻址中, 用于存放段内偏移地址的一部分或全部, 在字符串操作中, 指定其存放目标操作数的段内偏移地址, 也可存放一般的数据 (2) 标志寄存器标志寄存器也是 16 位的, 但真正有效的只有 9 位, 这 9 位中有 6 个状态标志 (CF AF SF PF OF 和 ZF) 和 3 个控制标志 ( DF IF 和 T F), 状态标志表示执行某种操作后, A L U 所处的状态, 这些状态标志会影响后面的具体操作 控制标志是人为设置的, 每个控制标志都对某种特定的功能起控制作用 标志寄存器各位的具体含义如下 : OF DF IF TF SF ZF AF PF CF CF 进位标志 (Carry Flag) : 当进行加法运算时结果使最高位产生进位, 或在减法运算时结果使最高位产生借位, 则 CF = 1, 否则 CF = 0 此外, 循环指令也使 CF = 1 AF 辅助进位标志 ( Auxiliary Carry Flag) : 当加法运算时, 如果低 4 位向高位有进位 ( 即第 3 位向第 4 位进位 ), 或减法运算时, 如果低 4 位向高位借位 ( 即第 3 位向第 4 位借位 ), 则 AF = 1, 否则 AF = 0 AF 常用于 BCD 码的加法调整 PF 奇偶标志 (Parity Flag) : 运算结果若低 8 位所含 1 的个数为偶数时 PF = 1, 否则 PF = 0 ZF 全零标志 (Zero Flag) : 当运算结果使有效位数的各位全为零时 ZF = 1, 否则 ZF = 0 例如两个 16 位数相加 1234 H + EDCCH, 如果和放 AX 中, 实际结果应为 H, 但由于是 16 位数操作, AX = 0, 所以 ZF = 1, 但此时 CF = 1 SF 符号标志 (Sign Flag) : 当运算结果为负时 SF = 1, 否则 SF = 0 SF 的值就是有符号数的最高位 ( 符号位 ) OF 溢出标志 (Overflow Flag) : 当运算结果超出了机器所能表示的范围时, 则 OF = 1, 表示溢出, 否则 OF = 0, 表示不溢出 对于 n 位字长 ( 对应于微处理器中通用寄存器的位数 ) 补码表示的有符号数, 数的表示

21 第 2 章微处理器及其结构 19 范围为 : - 2 n - 1 ~ + 2 n - 1-1, 如果运算结果超出了这个范围, 则产生溢出, 从而使 OF = 1 常用有符号数表示的范围如下 : 8 位 : ~ 即 ~ ; 16 位 : ~ 即 ~ ; 32 位 : ~ 即 ~ 显然, 要真正判断是否溢出, 靠这种方法太繁琐了 可以证明, 当产生溢出时, 运算结果的最高位进位位与次高位进位位的异或值为 1, 没有溢出时为 0 因此, OF 的求法可转变为 : OF = Cn - 1 Cn - 2, 式中 Cn - 1 为 n 位数的最高位 ( 第 n - 1 位 ) 进位位, Cn - 2 为次高位 ( 第 n - 2 位 ) 进位位 DF 方向标志 (Direction Flag) : 串操作的控制方向标志, 串操作中如果 DF = 0, 则地址递增, 若 DF = 1, 则地址递减 可用 CLD 和 S TD 指令清 DF 和置 DF 值 IF 中断允许标志 (Interupt Enable Flag) : 如果 IF = 1, 则允许微处理器响应可屏蔽中断, IF = 0, 则禁止可屏蔽中断 可用 S TI 和 CLI 分别使 IF = 1 和 IF = 0 T F 陷阱标志 ( T rap Flag) : 如果 T F = 1, 则微处理器按单步方式执行指令, 执行一条指令就产生一次类型为 1 的内部中断 ( 单步中断 ), 因此有时称之为跟踪标志 该标志没有对应的指令操作, 只能通过堆栈操作改变 T F 状态 (3) 堆栈及堆栈操作堆栈是用于暂时存放重要信息的特殊内存区域 堆栈由 SS 指示堆栈段的开始, SP 指示偏移地址 堆栈采用先进后出 FILO (First In Last Out) 的操作原则 对于 8086/8088, 每当一个字数据压入堆栈, SP 减 2, 当从堆栈弹出一个字时 SP 加 /8088 的工作模式与引脚信号 一 工作模式 8086/8088 有两种工作模式 : 最小模式和最大模式 最小模式是指在系统中只有 8086/8088 一个微处理器, 系统中的所有总线控制信号都直接由 8086/8088 产生, 因此整个系统中的控制线路最简单, 对应这种工作模式称为最小模式 最大模式是指系统中含有两个或两个以上微处理器, 其中一个就是 8086/8088 为主处理器, 其他都是协处理器 在 8086/8088 系统中与其配合的协处理器有数学运算协处理器 8087 和输入输出协处理器 /8088 工作在何种模式完全由硬件决定, 当微处理器引脚的 M N/ MX 接高电平时, 工作在最小模式, 接低电平 ( 地 ) 时, 则工作在最大模式 应说明的是, 这两种模式的提法从 以后不再采用, 后续处理器默认采用的是最大模式 二 8086/8088 的引脚信号 8086 和 8088 采用双列直插式封装 DIP (Dual In line Package), 引脚信号如图 2 7 所示 40 个引脚的 8086/8088 除了数据线 / 地址线 电源线 时钟等信号线外, 部分控制线在不同

22 20 微机原理与接口技术 从 80X86 到 Pentium X 模式下, 含义不同 图 /8088 引脚信号 1. 两种模式的公用引脚 (1) 数据线和地址线 8086 有 20 条地址线和 16 条数据线, 8088 有 20 条地址线和 8 条数据线 数据线和低位地址线采用分时复用的方法, 即 20 根线包括了 20 条地址线和 16 条数据线 (8088 为 8 条 ) 8086 : 16 条双向 三态数据线为 AD15 ~ AD0, 20 条单向 输出地址线为 A19/S6, A18/S5, A17/S4, A16/S3, AD15 ~ AD0, 低 16 条地址线与数据线分时复用 8088 : 8 条双向 三态数据线为 AD7 ~ AD0, 20 条单向 输出地址线为 A19/S6, A18/ S5, A17/S4, A16/S3, A15 ~ A8, AD7 ~ AD0, 低 8 条地址线与数据线分时复用 状态信号的含义如下 : S6 始终为低, S5 与标志寄存器中的中断允许标志 IF 一致 S5 为高电平, 表示 IF = 1, 允许可屏蔽中断, S4 和 S3 表示当前使用的段寄存器, 如表 2 1 所示 (2) 控制线 8086 共有 16 条控制线, 其中 8 条共用的控制线如表 2 2 所示 表 2 1 S4 S3 和段寄存器 S4 S3 段寄存器 0 0 ES 0 1 SS 1 0 CS 1 1 DS

23 第 2 章微处理器及其结构 21 表 2 2 共用控制线含义 引脚信号名称方向意义备注 M N/ M X 最小 / 最大模 式控制 输入接 + 5 V 为最小模式, 接地为最大模式决定微处理器工作模式 RD 读信号输出三态 低电平有效, 有效时表示微处理器从外部输入信 息 从存储器或 I/ O 读取数据 时有效或取指令 N M I 不可屏蔽中 断 输入 上升沿有效, 当引脚信号由低变高时, 微处理器 进入中断 中断类型号固定为 2 I N T E R 可屏蔽中断输入高电平有效, 有效时表示外部设备有中断请求 如果 IF = 1, 微处理器才 有可能响应中断 RESE T 系统复位输入 高电平有效 ( 保持 4 个时钟周期以上 ), 有效时微处理器状态为 : CS = F F F F H, IP, DS, ES, SS 清零, 指令队列清除, 标志寄存器各位清除, 微处理器从 F F F F0 H 地址开始取指令 当按 RE SE T 按钮或开机 时, 都使 RESE T 有效 RE A D 准备好输入 高电平有效, 有效时表示外部准备好, 如果无效, 则微处理器在 T3 后插入等待周期, 直到 RE A D 有效 T E S T 测试输入 低电平有效, 当用 W A I T 指令时, 微处理器处于 等待状态, 直到 T ES T 有效, 微处理器结束等待 此信号一般用于硬件测试 B H E/ S7 高字节数据 允许状态 输出 在第 1 个时钟周期, 低有效表示高 8 位数据允许 ; 其他时钟周期, 则表示一种状态 S7, 但未定义 仅限 8086, 对 8088 无此 信号, 该脚为 SS0 (3) 其他信号线 V CC : 电源 +, + 5V ± 10 % ; GND ( 地 ) : 电源地 ; CLK : 时钟输入 2. 最小模式专用引脚信号当 M N/M X 接 + 5V 时, 系统就处于最小模式, 在最小模式下专用的 8 个控制信号引脚的含义如表 2 3 所示 在最小模式下, 8086 的 M/IO, RD, WR 以及 D T/R 组合起来决定总线周期的操作类型, 如表 2 4 所示 最小模式下 8088 的总线操作取决于 IO/ M, D T/R 以及 SS0 等, 对应的关系如表 2 5 所示

24 22 微机原理与接口技术 从 80X86 到 Pentium X 表 2 3 最小模式专用控制引脚 引脚信号名称方向意义备注 I N T A 中断响应信号 输出三态 对 I N T E R 中断请求的响应, 低有效 对 N M I 无效 A L E 地址锁存信号 输出 高电平有效, 在总线周期的 T1 时刻有效, 将 20 位地址信息锁存 ( 下降沿 ) 在 A L E 有效情况下, B H E/ S7 也被锁存 DE N 数据允许信号 输出三态 它为数据收发器提供一个控制信号, 表示微处理器接收或发送数据 在 D M A 方式, 该信号浮空 D T/ R 数据发收信号 输出三态 高电平表示发送数据, 低电平表示接收数据 D = Data, T = T rans mit, R = Receive M/I O 存储器 / 输入输出控制信号 输出三态 高电平表示访问存储器, 低电平表示访问 I/ O 设备 8088 为 IO/ M, 与 8086 逻辑相反 W R 写信号 输出三态 低电平有效, 有效表示微处理器正在向存储器或 I/ O 写数据 在 D M A 方式下, W R 浮置为高阻状态 H O L D 总线保持请求 输入三态 高电平有效, 外部 ( 如 D M A 控制器 ) 要请求总线操作, 应使该引脚为高电平 H L D A 是它的应答信号 H L D A 总线保持响应 输出三态 高电平有效, 微处理器接到 H O L D 后, 发 H L D A 以示微处理器让出总线 D M A 利用 H O L D 和 H LD A 申请和使用总线 表 读 / 写控制信号对应的总线操作类型 D T/ R M/IO R D W R 对应的操作 指令示例 读 I/ O 接口 I N A L, DX 读存储器 M O V A X, [1000 H] 写 I/ O 接口 O U T DX, A L 写存储器 M O V [2000 H], A L 非法操作 无 非法操作 无 1 1 无读写操作 无 表 总线操作 D T / R IO/ M SS0 对应的操作 发中断响应信号 读 I/ O 接口 写 I/ O 接口 暂停 取指令 读存储器 写存储器 无操作

25 第 2 章微处理器及其结构 最大模式专用引脚信号 最大模式下 8 个控制引脚 ( 图 2 7 中带括号的引脚 ) 的含义如下 : Q S1 Q S0 指令队列状态信号, 三态, 输入, 输出, 其含义如表 2 6 所示 表 2 6 QS1 和 QS0 的含义 Q S1 Q S0 含义 0 0 无操作 0 1 从指令队列的第一个字节中取代码 1 0 队列为空 1 1 除第一个字节外, 还取走了后续字节中的代码 S2 S1 S0 总线周期状态信号, 三态, 输出 在最大模式下, 8086/8088 借助于这三个 控制信号, 通过外接总线控制器 8288 将产生多个不同的控制信号, 其含义见表 2 7 表 2 7 最大模式下主要控制信号 S2 S1 S0 通过 8288 产生的信号 具体操作状态 有关指令示例 I N T A 发中断响应信号 无 IO RC 读 I/ O 接口 I N A L, DX IO W C, AIO W C 写 I/ O 接口 O U T DX, A L 无 暂停 N O P M R DC 取指令 无 M R DC 读内存 M O V A X, [1234 H ] M W T C, A M W C 写内存 M O V [ DI], CX 无 无效状态 无 说明 : M RDC 为存储器读命令 ( M em ory Read C om mand) 信号, 低电平有效 M W T C 为存储器写命令 ( M em ory W rite Com mand) 信号, 低电平有效 A M W C 为提前的存储器写命令 ( Advanced M em ory W rite Co m m and) 信号 AIO W C 为提前的 I/ O 写命令 ( Advanced I/ O W rite Co m mand) 信号 提前的写命令信号对于一些较慢的设备和存储器芯片就得到一个额外的时钟周期去执行写入操作 IO RC 为 I/ O 读命令 (I/ O Read C om mand) 信号 IO W C 为 I/ O 写命令 (I/ O W rite Co m mand) 信号 LOCK 总线封锁, 三态, 输出, 低电平有效 该信号有效时, 不允许其他主控部件使用总线 有两种操作都可使该信号有效, 一是使用指令 LOCK, 二是 IN T R 有效 RQ/G T1 RQ/G T0 总线请求 / 允许, 输入, 输出, 三态, 低电平有效 这两个信号供微处理器以外的两个协处理器用来发出使用总线的请求, 接收微处理器对总线请求信号的回答信号

26 24 微机原理与接口技术 从 80X86 到 Pentium X /8088 的时序 一 总线周期的概念一条指令从取出到执行完毕所需要的时间称为指令周期, 指令周期由若干个机器周期构成, 机器周期是指完成一个独立操作所需的时间, 一个机器周期由若干时钟周期构成 时钟周期是微处理器的最小定时单位, 它由计算机主频决定 无论是从内存中取指令, 读写内存中的数据, 还是访问 ( 读写操作称为访问 ) I/O 端口, 都要经过总线接口部件 BIU, 执行一次总线操作 所谓总线周期是指完成一次总线操作 ( 存储器或 I/O 访问 ) 所需的读 / 写机器周期, 通常用时钟周期的个数来表示 对于 8086/8088, 一个基本的总线周期包括四个时钟周期的时间, 这四个时钟周期习惯称为四个状态, 分别记为 T1 T2 T3 和 T4 状态 这四个状态的任务各不相同, 具体含义如下 : T1 状态 : 输出地址信息并锁存 在 T1 状态, 微处理器向数据 / 地址复用的总线上输出地址信息, 以指示寻址的存储单元或 I/O 设备的端口地址 ( 简称口地址 ) 由于地址线低位与数据线是分时复用的, 因此, 为保证 T2 ~ T4 状态所发送的地址信息不变, 在 T1 时刻, 将地址锁存起来, 同时被锁存的还有 BHE/S7 T2 状态 : 撤销地址, 为传送数据做准备 在 T2 状态, 微处理器从总线上将地址信息撤销, 读操作时, 使以后要呈现数据信息的低 16 位变成高阻状态, 为传送数据做好准备 ; 写操作时, 数据立即有效 而这时总线的高 4 位输出状态信息 S6 ~ S3 S6 ~ S3 的含义见 8086/ 8088 的引脚信号说明 T3 状态 : 如果外部准备好, 则数据稳定在总线上 复用总线的高 4 位继续提供 S6 ~ S3 状态, 而低 16 位 (8086) 或低 8 位 (8088) 在总线上出现稳定的数据, 这些数据可能是微处理器写出的, 也可能是存储器或 I/O 端口送来的 T4 状态 : 读写总线上的数据, 总线周期结束 在进入 T4 状态后, 微处理器从总线上读入数据到内部寄存器或将总线上的数据写入存储器或 I/O 端口, 本次总线周期结束 应注意的是, 当外部读写速度跟不上微处理器时, 微处理器在读写数据之前, 在 T3 与 T4 之间插入一个或几个时钟周期, 直到外部准备好为止 为等待外部而插入的时钟周期称为等待周期 T w, T w 处于 T3 与 T4 之间 另外, 只有在微处理器和内存或 I/O 接口之间有传送数据以及 BIU 取指令时, 微处理器才执行总线周期 因此, 如果执行完一个总线周期后, 不立即执行下一个总线周期, 则系统总线就处于空闲状态, 此时执行空闲周期 空闲周期包括一个或多个时钟周期 T1, 在这期间, 总线的高 4 位由于没有新的地址被锁存, 因此仍然输出上一个总线周期的状态 S6 ~ S3 二 8086 的读写时序按照数据传输方向可以把总线操作分为总线读和总线写两种操作 总线读操作就是指微处理器从指定的存储器或 I/O 端口取数据, 总线写操作是指微处理器将数据发送到存储器或 I/O 端口 根据总线周期的概念, 很容易理解 8086 的读写时序 1. 最小模式下的 8086 读时序图 2 8 为 8086 在最小模式下读总线操作的时序 由前面总线周期的概念可知 : 一个基本

27 第 2 章微处理器及其结构 25 总线周期包括四个时钟即四个状态 : T1 T2 T3 和 T4 图 最小模式下的读总线周期 在 T1 状态下, M/IO 开始输出有效, 如果为高电平, 则表示对存储器的访问 ; 如果为低电平, 则表示访问 I/O 设备 该信号一直保持到本次总线周期结束 在 T1 状态开始, 20 位的物理地址稳定出现在总线上, 高字节允许信号 BHE 有效, 在地址锁存信号 A LE 的下降沿将它们锁存 另外在 T1 一开始无论原来 D T/R 为高还是为低, 都将输出低电平, 以示本次总线操作是读操作 进入 T2 状态, 总线的高 4 位由原来的地址信息变成状态信息 S6 S5 S4 S3, 并一直保持到 T4 不变 BHE/S7 输出 S7 并保持到 T4, 只是 S7 未定义 总线低 16 位表示的地址信息被撤销, 准备数据的读取, 此时低 16 位 AD15 ~ AD0 呈高阻状态, 以便为读入数据做准备 在 T2 状态, DEN 变为低电平, 使数据收发成为可能 同时在 RD 引脚输出低电平的读控制信号, 该信号接到所有存储器的存储单元以及 I/O 端口, 只不过只有符合地址条件的才会被 RD 信号取走送至系统的数据总线上 在 T3 状态下, 微处理器内存单元或 I/O 端口的数据在无等待情况下已经稳定出现在数据总线上, 微处理器可以从总线上取数据 当系统中的存储器或 I/O 速度较慢时, 不能用基本的总线周期执行读操作, 系统中就要插入等待周期 T w 微处理器在 T2 与 T3 交界处的下降沿采样 READ 信号, 此时如果检测到 REDA 信号为高电平, 则无需插入等待周期, 直接进入 T4 状态 ; 如果 READ 为低电平, 则说明外部没有准备好, 微处理器自动插入等待周期 T w, 直到检测到有效的 REDA 为止, 执行完当前的 T w 后进入 T4 状态 在 T4 状态与前一个状态交界的下降沿, 微处理器取走数据总线上的数据, 结束本次总线操作 最小模式下的写时序图 2 9 为 8086 在最小模式下写总线操作的时序

28 26 微机原理与接口技术 从 80X86 到 Pentium X 图 最小模式下的写时序 与读时序不同之处在于 T2 状态 : 在 T2 状态下总线的低 16 位立即出现稳定的数据并保持到 T4, 以让外部有足够的时间取数 同时, 在 T2 状态, DEN 变为低电平, 使数据收发成为可能 在 WR 引脚输出低电平的写控制信号, 同样, 写信号接到所有存储器的存储单元以及 I/O 端口, 只不过只有符合地址条件的才会被 WR 信号写入数据 图 最大模式下读时序

29 第 2 章微处理器及其结构 27 除了 D T/R 和 WR 与读时序逻辑相反外, 其他同读时序 在 T4 状态, 微处理器认为外部 ( 存储器或 I/O) 已经完成数据的写入, 因此, 数据从数据总线消失, 其他控制信号和状态信号线也消失, 结束本次总线操作 3. 最大模式下的总线读 / 写时序最大模式下 8086 的读总线操作与最小模式下的读操作在逻辑上是完全一样的, 只不过在分析具体时序时, 最大模式下需要考虑微处理器和总线控制器两者产生的信号 在最大模式下, 控制信号由总线控制器 8288 通过微处理器 S2 S1 S0 信号产生外部的读写等控制信号 图 2 10 和图 2 11 分别为 8086 在最大模式下的读时序和写时序图 由于分析方法一样, 因此最大模式下的读写时序分析略 图 最大模式下写时序 微处理器 是继 8086/8088 之后推出的高性能 16 位微处理器 芯片内部集成了 13 4 万只晶体管, 执行速度比 8088 的 8 M H z 更快, 内存寻址的范围更大, 可寻址到 16 MB 的内存空间 的主要特点与 8086/8088 相比, 主要有以下五个方面的改进 1) 地址线的增加, 使内存容量提高 8086/8088 由于只有 20 条地址线, 只能寻址 1 MB 的内存空间, 而 增加到 24 条, 可直接寻址 2 24 字节 = 16 MB

30 28 微机原理与接口技术 从 80X86 到 Pentium X 2) 可以使用虚拟内存 3) 可以同时运行多个任务, 在 的微机中, 可使处理器在各任务之间迅速方便地进行切换 4) 时钟频率提高, 最大时钟频率高达 20 M H z, 比 5 M Hz 的 8086 高 4 倍 5) 增加了保护模式 在实方式下, 与 8086 工作方式一样, 在 1 MB 内存的范围内执行程序, 也是采用段寻址的方式来寻址, 只是速度提高了 保护方式允许 使用 16MB 的内存空间, 但寻址的方式与实方式不同 保护是对个别段所采取的措施, 在保护方式下, 段要通过转换才能存取, 而在转换的过程中要经过一层筛选以防止错误的寻址 在保护方式下, 提供了虚拟内存的管理和多任务的硬件控制, 处理器在处理多任务时, 每个程序各自分开, 在自己的空间中运行, 这时即使某个程序有问题, 最多也只是损坏该程序, 而不影响到整个系统 的内部结构图 2 12 为 功能结构图, 微处理器共有四个功能部件, 在 8086/8088 BIU 和 E U 两个部件基础上, 增加了两个部件, 即将原来 8086 的 BIU 分离成 A U ( Address U nit) 和 BU (Bus U nit), 而将 EU 分离成 IU (Instruction U nit) 和 E U 这样, 增强了并行操作能力, 加快了微处理器的运行速度 图 功能结构简图 的内部结构如图 2 13 所示 总线部件 BU 包括地址锁存和驱动器 预取器 协处理器接口 总线控制器 数据收发器以及指令预取器 地址锁存和驱动器将 24 位地址锁存并加以驱动 ; 预取器负责向存储器取指令代码并放到 6 个字节的预取队列中 ; 协处理器接口专门负责与 协处理器的接口 ; 数据收发器根据指令要求负责控制数据的输入或输出 ( 控制方向 ) ; 6 个字节的指令队列专门存放由预取器送来的指令, 这些代码是没有译码的 ; 总线控制器产生有关外部控制信号送到外部的总线控制器 以便组合产生存储器或 I/O 的读 写控制信号 (82288 的作用相当于 8086 系统中的 8288) 指令部件 IU 负责从预取队列中取代码并进行译码, 然后放入 3 条指令的指令队列中, 这个指令队列存放的是已经译码的指令, 可以立即执行 地址部件 A U 负责物理地址的生成, 的物理地址生成方法根据其工作方式不同而完全不同 实地址方式下, 物理地址的形成与 8086 一样 因此, 实地址方式下的 也只

31 第 2 章微处理器及其结构 29 图 的内部结构 能寻址 1 MB 的存储空间, 相当于高速的 8086 在保护模式下, 是通过描述符的数据结构寻找 24 位段基址的, 详见 2 14 节 执行部件 E U 负责指令的执行即从译码后的指令队列中取出来直接执行 的并行流水线工作过程是这样的 : 只要 6 个字节的预取队列不空, BU 就会不断地从存储器中取指令放入预取队列中, IU 把预取队列中的指令译码后放入已译码的指令队列, E U 不断取已译码的指令并立即执行指令, 在执行指令的过程中要传送数据, E U 会发送寻址信息 ( 逻辑地址 ) 给 A U, A U 计算出物理地址送给 BU, BU 指示存储单元, 要传送的数据在 EU 与 BU 之间进行交换 这四个部件相互独立又相互配合, 并行有序地工作, 大大提高了微处理器的效率 的寄存器结构一 寄存器组与 8086 一样, 有 8 个 16 位的通用寄存器和 4 个段寄存器 1 个指令指针 IP, 含义与 8086 的寄存器一样, 在 16 位标志寄存器中增加了 2 个标志 ( 占 3 位 ), 另外增加了 1 个机器状态字 M SW 的寄存器组如图 2 14 所示 与 8086 一样的寄存器 AX BX CX DX BP SI DI SP 以及 CS DS SS 和 ES 的意义见 2 1 节的有关内容 在保护方式下, 段寄存器存放的是段选择子 ( 决定段描述符位置等信息 ) 这里仅介绍在 8086 基础上增加的标志位和机器状态字 新增的部分只在保护模式下使用

32 30 微机原理与接口技术 从 80X86 到 Pentium X 图 的寄存器组 二 标志寄存器 标志寄存器的格式如下 : NT IOPL OF DF IF TF SF ZF AF PF CF 标志寄存器除了与 8086 一样的 9 个标志状态位 ( 低 12 位 ) 外, 增加了 2 个标志 ( 占 3 位 ), 它们主要用于保护模式, 其含义如下 : N T 嵌套标志位 (D14), N T = 1, 表示当前执行的任务嵌套于另一个任务中, 执行该任务后, 要返回原来的任务中 ; N T = 0, 表示没有任务嵌套 IOPL I/O 特权标志位 (D13, D12), 用以表示指定的 I/O 操作的权限和级别 共有 4 层即 0 (00) 1 (01) 2 (10) 和 3 (11) 层, 其中 0 层为最高层, 一般为操作系统的核心程序使用, 3 为最低级别, 通常为用户程序使用 三 机器状态字 M SW 新增的机器状态字 M SW 的格式如下 : TS EM MP PE 各位含义如下 :

33 第 2 章微处理器及其结构 31 PE 保护允许 (Protection Enable) : PE = 1 允许保护, 除了 RESE T 有效外, 保护方式不能被撤销, PE = 0 禁止保护 注意, 以后, M SW 被机器控制寄存器 CR0 取代, PE 位可由软件清除 M P 协处理器监控 ( M onitor Coprocessor) : 置位时可用 WAIT 指令来判定协处理器的存在性 当执行 WAIT 指令产生异常中断 7 ( 协处理器不存在 ) 时表示没有硬件协处理器, 如果不产生异常中断 7 则说明协处理器 ( 与 配合的协处理器是 80287) 存在 E M 模拟协处理器 (Emulate Coprocessor) : 当协处理器不存在时, 如果 E M = 1, 可用 ESC 指令产生协处理器不存在异常中断 7, 这样可在其服务程序中模拟硬件协处理器的工作 当使用硬件协处理器 时应使 E M = 0 时 T S 任务切换 ( Task Switched) : 当主处理器与协处理器进行任务切换时系统硬件自动使 T S = 1 四 系统地址寄存器前面已经提及, 在保护方式下, 的寻址方式与实地址方式完全不同, 是通过描述符的数据结构寻找物理地址的, 其中用到若干系统地址寄存器以及描述符等 这些内容及物理地址的形成方法详见 节 引脚信号与总线周期 一 的引脚信号 共有 68 个引脚, 为四方扁平封装 QFP ( Quad Flat Package) 从 开始不再采用数据线与地址线分时复用的方法, 有独立的 24 条地址线 16 条数据线 若干条控制线及其他信号线 表 2 8 为 的 68 条引脚信号及含义 表 引脚信号 引脚信号 名 称 输入 / 输出 引脚信号 名 称 输入 / 输出 C L K 系统时钟 输入 N M I 不可屏蔽中断请求 输入 D15 ~ D0 数据总线 双向, 三态 I N T R 可屏蔽中断请求 输入 A23 ~ A0 地址总线 输出, 三态 B U S 协处理器忙 输入 B H E 高字节使能 输出 RESE T 系统复位 输入 M/IO 存储器 /IO 选择 输出, 三态 C O D/I N T A 代码 / 中断响应 输出 L O C K 总线封锁 输出 RE A D 总线准备好 输入 H O L D 总线保持请求 输入, 三态 S1 S0 总线周期状态 输出, 三态 H L D A 总线保持响应 输出, 三态 PE RE Q 协处理器操作数请求 输入 E RR O R 协处理器出错 输出 RE A C K 协处理器操作数响应 输出 V CC 电源正 ( + 5 V) 输入 C A P 滤波电容 输入 V SS 电源负 ( 地 ) 输入 N C 未用空脚 无

34 32 微机原理与接口技术 从 80X86 到 Pentium X 表中与 8086 符号一致的引脚信号同 8086 含义一样, 有些信号符号一致, 但有效电平不同, 如 READ 等, 这些信号不再介绍 与 8086 不同的或多出的信号有 : COD/ IN T A 代码 / 中断响应信号 : 微处理器用此信号进行存储器操作时, 区分是读取指令 (Code) 还是读取数据 该信号为高电平表示取指令, 为低电平则表示取数据 在 I/O 操作时, 区分是读 I/O 还是中断响应 如该信号为高电平表示读 I/O, 为低电平表示中断响应 PEREQ 协处理器操作请求信号 : 能把存储器管理和保护能力扩展到协处理器 PEREQ 输入为高时, 请求 为一个协处理器执行一个数据传送 PEACK 协处理器操作响应信号 : 当被请求的操作数正在传送时, 的 PEACK 信号为低电平有效, 通知协处理器, 说明 正在响应协处理器的操作请求 ERROR 协处理器出错信号 : 输出, 低电平有效 该信号为低电平时, 将使 在执行 WAIT 或 ESC 指令时, 实现协处理器的中断 CAP 衬底滤波电容 : 主要用于抗干扰 一般选择 0 047μP ± 20 % 为宜 二 的总线周期 总线操作如表 2 9 所示 表 总线操作 C O D/I N T A M/IO S1 S0 总线周期状态 对应的信号 中断响应 I N T A 读存储器数据 M RDC 写存储器数据 M W T C I/ O 读 IO RC I/ O 写 IO W C 读存储器命令 ( 取指令 ) M RDC 其他无实质意义或保留 一个 的总线周期最快需要两个处理器时钟 (PCL K) 周期组成 的内部动作与 PCLK 同步进行 处理器时钟 PCL K 是外接时钟 CLK 的一半, 外接时钟又称系统时钟 如 16 M Hz 的 外接系统时钟为 32 M H z 的基本总线周期在非流水线方式下需要两个处理器时钟 一个处理器时钟称为一个状态, 所以 总线周期有两个基本状态即发送状态 T s 以及执行状态 Tc ( 命令状态 ) 因此 16 M Hz 的 在非流水线地址方式下的总线周期为 (1/16) 2 = 0 125μs = 125ns 在流水线方式下, 一个总线周期中, 当有效数据呈现在数据总线上时, 下一个总线的地址已经输出到地址总线上 应该指出, 在实际的 IBM PC/A T 系统中, 一个 16 位总线周期由 3 个处理器时钟组成 ( 一个等待周期是系统设计时加入的 ) ; 对于 8 位的 I/O 端口, 则读写需要 6 个时钟周期, 系统自动加入 4 个等待周期

35 第 2 章微处理器及其结构 微处理器 是 Intel 推出的第一个 32 位微处理器, 它的寄存器与数据总线都是 32 位, 是 的两倍, 以两倍数据宽度将数据移入微处理器中, 而地址总线也扩充到 32 位, 使得 可以寻址到 4GB 的内存空间, 以及存取到 64 TB 的虚拟内存空间 的主要特点 与 相比主要有以下特点 (1) 时钟频率提高一般 的时钟频率都在 20 M Hz 以上, 远远高于 的时钟频率 (2) 寻址能力增强 提供了 32 位地址总线, 使得寻址能力由 的 16 MB, 提高到 4096 MB (2 32 = 4GB) (3) 增强内存管理从 开始, 除了分段管理外, 还增加了内存分页 ( Memory Paging) 的技术 (4) 增加了虚拟 86 工作方式除了保持 的实地址方式和保护方式外, 还增加了保护方式下的虚拟 86 方式 的内部结构图 2 15 为 的功能逻辑图 由于存储器容量巨大, 寻址复杂化, 使得 的分段式管理不能满足要求, 增加了分页部件 另外为了进一步增大并行操作力度, 将原来 的总线部件分成 的总线接口部件和预取部件, 改进了执行部件和地址部件 ( 分段部件 ) 这样, 增加到 6 个关键部件, 这些部件并行工作 图 功能结构简图 内部结构如图 2 16 所示 各部件的主要功能如下 : 1) 总线部件 BU 提供与外部 ( 存储器以及 I/O) 的接口环境 ( 地址线 数据线和控制线的驱动等 ) 在 内部, 指令预取部件要从存储器中取指令, 执行部件在执行指令时要访问存储器或 I/O, 分页部件形成物理地址后, 都要发出总线周期的请求, BU 会根据优先级对这些请求进行仲裁, 从而有序地服务于多个请求, 并产生相应的总线操作所需要的信号, 包

36 34 微机原理与接口技术 从 80X86 到 Pentium X 图 内部结构框图 括地址信号 读 / 写控制信号等 BU 还提供了与协处理器如 或 的接口 2) 指令预取部件 IPU 通过 BU 按顺序向存储器取指令并放到 16 个字节的预取指令队列中, 为指令译码部件提供有效的指令 3) 指令译码部件 IDU 从预取指令队列中取出原代码后进行译码, 并将译码好的指令存放在 3 条指令的队列中, 送给执行部件 4) 执行部件 EU 包括 A L U 以及 64 位的桶形移位寄存器和 8 个 32 位的通用寄存器及保护检测电路等, EU 从 IDU 中取出已译码的指令后, 立即通过控制电路产生各种控制信号送到内部各个部件, 从而执行了该指令 在执行指令的过程中, 向分段部件发出逻辑地址信息, 并通过 BU 与外部交换数据 5) 分段部件 SU 将 E U 送来的两路 32 位有效地址 ( 包括逻辑地址 48 位 : 16 位选择子和 32 位段内偏移地址 ) 通过描述符的数据结构形成 32 位的线性地址 6) 分页部件 P U 接收到线性地址后, 通过两次页转换将其变换为实际的 32 位物理地址 这 6 个部件既相互配合又相互独立地并行工作着 需要说明的是, 外部地址线 A31 ~ A2, 没有 A1 和 A0, 是由 BE3 ~ BE0 组合产生 A1 和 A0 及存储器选择信号, 详见 节 寄存器 内部共有 32 个寄存器, 这些寄存器可以分为 7 类, 即通用寄存器 指令指针寄存器和标志寄存器 段寄存器 段描述符寄存器 控制寄存器 系统地址寄存器 排错寄存器以及测试寄存器 这些寄存器包括了全部 16 位微处理器 的寄存器, 除段寄存器外, 大部分寄存器扩展到 32 位 下面将介绍这些寄存器的格式和含义 图 2 17 示出了除段描述符缓冲寄存器 排错寄存器以及测试寄存器以外的 寄存器结构

37 第 2 章微处理器及其结构 35 图 寄存器结构 一 通用寄存器图 2 17 中前 8 个为通用寄存器 它们是 EAX EBX ECX EDX 和 ESP EBP EDI 和 ESI, 这 8 个寄存器都在原 16 位寄存器的前面加上前缀 E, E (Extended, 扩展 ) 意即扩展的相应寄存器, 由原来的 16 位变成 32 位 从图 2 19 中可以看出, EAX EBX ECX 和 EDX 既可以作为 32 位寄存器使用, 也可以作为 16 位使用, 作为 16 位使用时寄存器的标识符与 8086 和 一样即 AX BX CX 和 DX 16 位的寄存器 AX BX CX 和 DX 又可以分成两个 8 位寄存器使用, 如 A H A L BH BL CH CL D H 和 DL, 这与 16 位微处理器一致, 以保持与 8 位 16 位和 32 位系统的高度兼容 ESP EBP EDI 和 ESI 也扩展到 32 位 二 段寄存器 32 位的 ( 包括 到 Pentium 4), 段寄存器仍然是 16 位的, 不过比 16 位的 8086 和 增加了 2 个数据段寄存器 FS 和 GS, 因此 共有 6 个段寄存器 CS DS SS ES 以及 FS 和 GS, 段寄存器中的内容在保护方式下称为段选择子, 与 的选择子一样, 是指示一个段描述符位置等信息的索引

38 36 微机原理与接口技术 从 80X86 到 Pentium X 三 标志寄存器标志寄存器由原来 16 位扩展到 32 位, 其格式如下 : 保留 VM RF NT IOPL OF DF IF TF SF ZF AF PF CF 在 的基础上增加了两个标志, 这是 32 位微处理器特有的系统方式标志位 V M 和 RF V M 虚拟方式位 (Virtual M ode) ( 位 17) : 在保护方式下, 当 V M = 1 时, 使 工作在虚拟 8086 方式 V M 位只能在保护方式下由 IRE T 指令 ( 当前特权级 = 0) 或在任何特权级下由任务切换设置使 V M = 1 而进入虚拟 8086 方式 V M 不受 POPF 指令的影响, P U SH F 指令总使该位清零 (V M = 0) RF 恢复标志 (Resume Flag) ( 位 16) : RF 标志位与调试寄存器的断点或单步操作一起使用 当调试失败后, 利用 RF 标志 ( 使 RF = 1) 强迫使程序恢复执行, 当程序顺序执行时该标志位自动清零 (RF = 0) 在断点处理之前, 在两条指令之间对该位进行检测 当 RF 置位时, 不管调试中发生什么故障, 立即越过故障, 执行下一条指令 当成功地完成一条指令时 ( 表示没有故障 ), RF = 0 四 控制寄存器 内部有 2 个 32 位的控制寄存器 CR0 和 CR2 这些控制寄存器用以保存机器的各种全局性状态, 这些状态影响系统所有任务的运行, 它们主要提供给操作系统使用 (1) 机器控制寄存器 CR0 CR0 类似于 的 M SW, 不过 CR0 为 32 位的寄存器, 其格式如下 : PG Intel 保留 ET TS EM MP PE 其中仅定义了 6 个控制位和状态位, 各位的含义如下 : PE 保护方式允许 (Protection Enable) : PE = 1 时, 启动系统后进入保护方式, PE = 0 回到实地址方式 可由 M OV 指令对 CR0 送数以完成置位复位操作 但 该位只能置位, 如果要清除, 则只能通过硬件复位 M P( 协处理器监控 ) T S( 任务切换 ) E M( 模拟协处理器 ) 同 的 M SW 的相应位 E T 处理器扩展类型 (Processor Entension T ype) : E T = 1 选择 32 位的协处理器 ; E T = 0 选择 16 位的协处理器 可通过 M OV 指令对 CR0 送数以选择 E T 位 PG 分页允许标志 (Paging Enable) : PG = 1 则启动片内分页部件工作 ; PG = 0 则禁止分页部件工作 PG 和 PE 结合起来, 为 及其以后的 32 位处理器提供了三种操作环境, 如表 2 10 所示 (2) 页故障线性地址寄存器 CR2 CR2 保存着发生页故障异常中断之前所访问的最后一个页的 32 位线性地址

39 第 2 章微处理器及其结构 37 表 的三种工作环境 PG PE 工作环境 0 0 实地址方式, 与 8086 兼容 0 1 不分页的保护方式 有分段功能但无分页功能, 故如同 环境下增加了 32 位扩展功能 1 0 未定义 1 1 既分段又分页保护方式 带有存储器分段和分页功能 (3) 页目录表基址寄存器 CR3 CR3 保存着页目录表的物理基地址 页目录表总是按页对齐的 (4KB 一页 ) 因此, 当写 CR3 时, 它的低 12 位是被忽略的, 当读 CR3 时, 这 12 位也是不定的 如果一个页目录表的基地址为 H, 则下一个页目录表的基地址为 H 即页目录表基地址的低 12 位总是 0 (4) 调试寄存器 有 6 个 32 位的调试寄存器 DR0 DR1 DR2 DR3 以及 DR6 和 DR7 ( 没有 DR4 和 DR5) 这些寄存器可以在调试中一次设置 4 个断点, DR0 ~ DR3 用来存放 4 个断点的线性地址 DR6 为断点状态寄存器, 用于设置断点, 其中保存了几个调试标志, 用以协助断点调试 DR7 为断点控制寄存器, 可通过对应位的设置来选择允许和禁止断点调试, 同时用于显示断点的状态 (5) 测试寄存器 T R6 和 T R7 是 的两个测试寄存器, 它们都是 32 位的, 主要用于测试转换后备缓冲器 T LB ( T ranslation Look aside Buffer) T LB 与分页部件配合工作, T LB 保存着最常用的页表地址 ( 最多 32 条 ), 从而减少了为查页表访问存储器的次数 T R6 为测试命令寄存器, 包括 T LB 的标志域 ( 线性地址 ) ; T R7 为数据寄存器, 存放测试存储器所得的数据, 包括 T LB 的物理地址 五 系统复位后 寄存器的状态 的系统复位端 RESE T 有效后, 内部主要寄存器的状态如表 2 11 所示 表 寄存器的初始状态 寄存器 E A X EBX, EC X E DX ESP, EBP, E SI, E DI E F L A G S EIP CS SS, DS, ES, FS, GS ID T R CR0 初始值内存自检时为 0, 不自检时不定不定 0400 H + 版本 ID 不定 H 0000F F F0 H F000 H 0000 H 基值 = 0, 界限 = 3 F F H H

40 38 微机原理与接口技术 从 80X86 到 Pentium X 由于 复位时自动进入实地址方式, 因此第一条指令的起始物理地址仍然与 一样, 为代码段寄存器 CS 中的内容左移 4 位后与指令指针 EIP 之和, 即 F000H 16 + FFF0 H = FFFF0H 除 EDX 等不同外, 32 位的其他处理器 (80486 到 Pentium 4) 的寄存器的状态与 类同 引脚信号与总线周期一 的引脚信号 共有 132 根引出线, 早期 采用塑料四方扁平封装 PQFP (Plastic Quad Flat Package), 后来采用针脚栅格阵列封装 PGA (Pin Grid Array) 信号线包括 32 条数据线 32 条地址线以及 17 条控制信号线和其他信号线等 表 2 12 为 的引脚信号及含义, 与 相比, 除数据线和地址线的条数分别由 16 条 24 条增加到 32 条 32 条外, 还多了几个控制信号, 其他多数控制信号相同 与 相同或相似的信号这里不再重复, 下面只介绍不同的和增加的几个信号 CLK2 两倍时钟输入信号 : 该信号与外部的 时钟信号同步输入时钟信号 如果 工作在 20 M H z, 则在 CL K2 端要外接 44 M Hz 的时钟信号 BE3 ~ BE0 字节控制信号 : 分别控制 32 位的 4 个存储体或 4 个字节 I/O 体, 并组合产生地址信号 A1 和 A0 在字节控制信号的配合下数据总线可以按以下形式传送 : BE0 为低电平, 传送 D7 ~ D0 ; BE1 为低电平, 传送 D15 ~ D8 ; BE2 为低电平, 传送 D23 ~ D16 ; BE3 为低电平, 传送 D31 ~ D24 表 引脚信号 引脚信号 名 称 输入 / 输出 引脚信号 名 称 输入 / 输出 C L K2 外部输入时钟 输入 N M I 不可屏蔽中断请求 输入 D31 ~ D0 数据线 输入 / 输出三态 I N T R 可屏蔽中断请求 输入 A31 ~ A2 地址线 输出, 三态 B U S 协处理器忙 输入 BE3 ~ BE0 字节控制 ( 含 A1 A0) 输出, 三态 RESE T 系统复位 输入 M/IO 存储器 /IO 选择 输出, 三态 D/ C 数据 / 控制 输出 L OC K 总线封锁 输出 BE A D 总线准备好 输入 H O L D 总线保持请求 输入, 三态 A DS 地址状态 ( 类似 A L E) 输出 H L D A 总线保持响应 输出, 三态 PE RE Q 协处理器操作数请求 输入 E R R O R 协处理器出错 输出 PE A C K 协处理器操作数响应 输出 W/ R 写 / 读控制 输出, 三态 N A 下一个地址请求 输入 BS16 总线宽度控制 输入 N C 未用空脚 无 V CC 电源正 ( + 5 V) 输入 V SS 电源负 ( 地 ) 输入 BS16 总线宽度控制信号 : 该信号可以控制数据总线传送 16 位数据或 32 位数据 当为低 电平时, 进行 16 位数据的传送 (D15 ~ D0) ; 当为高电平时, 传送 32 位数据 (D31 ~ D0)

41 第 2 章微处理器及其结构 39 BE3 ~ BE0 与 A1 和 A0 的关系如表 2 13 所示 表 2 13 BE3 ~ BE0 与 A1 和 A0 的关系 BE3 BE2 BE1 BE0 A1 A N A 下一个地址请求信号 : 低电平有效, 有效时允许地址流水线操作 即低电平时为流水线方式的地址定时, 高电平时为非流水线方式的地址定时 D/C 数据 / 控制信号 : 高电平时表示正在执行数据传送任务, 低电平时为控制操作 W/R 写 / 读控制信号 : 高电平时表示写操作, 低电平时表示读操作 二 的总线周期所有微处理器都是使用总线周期完成对存储器和 I/O 接口的读 / 写操作以及中断响应的, 不同的微处理器, 每个总线周期所含基本时钟周期的个数不同 每个总线周期与以下控制信号有关 : M/IO W/R 和 D/C 为周期定义信号, 它们决定了总线周期的操作类型和操作对象, 如表 2 14 所示 表 总线操作 M/IO W/ R D/ C 操作类型 中断响应 读 I/ O 数据 不可能出现 写 I/ O 数据 读内存代码 读内存数据 读停止 / 停机 写内存数据 A31 ~ A2 以及 BF3 ~ BE0 存储体选择信号, 还与 ADS 有关 ADS 决定微处理器什么时刻启动新的总线周期并使地址有效 当地址在总线上有效 总线周期定义信号指明了对应的总线操作类型 且 ADS 为低电平时, 一个总线周期就开始了 在 中, 2 个 CLK2 时钟周期称为一个总线状态, 最快的 总线周期需要 2 个总线状态即 T1 状态和 T2 状态 也就是外部 ( 存储器或 I/O) 足够快, 微处理器不等待的情况下, 可以使用 2 个总线状态作为一个总线周期实现对存储器或 I/O 的访问 的读 / 写总线周期有两种定时方式, 一种是流水线方式的地址定时, 另一种是非流水线方式的地址定时, 这两种方式由控制信号 N A ( 下一个地址请求信号 ) 控制, 当 N A = 0

42 40 微机原理与接口技术 从 80X86 到 Pentium X 时为流水线方式的地址定时, N A = 1 时为非流水线方式的地址定时 在流水线方式地址定时状态下, 总线周期一个接一个执行, 在前一个总线周期结束前, 下一个总线周期的地址以及与总线操作有关的控制信号处于有效状态 在这种方式下, 当前总线周期的 T2 状态和下一个总线周期的地址译码时间是重叠的 在非流水线地址方式时, 一个总线周期和另一个总线周期完全分开, 因此, 前后总线周期的动作互不重叠 例如 33 M Hz 的 外接时钟应为 66M Hz, 完成对存储器的访问至少需要 (1/33M) 2 = 60 6ns 如果采用 60ns 的存储器则无需等待周期, 如果采用 80ns 的存储器则需要插入一个时钟的等待周期 2 5 CISC 与 RISC 复杂指令集计算机 CISC ( Complex Instruction Set Computer) 与精简指令集计算机 RISC (Reduced Instruction Set Computer), 代表了两种不同理论的微处理器设计学派 两种理论各有利弊, 有许多按 CISC 或 RISC 理论所设计的微处理器问世 早期的 80X86 及 680X0 就属于 CISC 体系, 而 Power PC 等系列属于 RISC 体系 Intel 公司从 Pentium 开始注重吸取 RISC 的技术, 被认为是 CISC 和 RISC 相结合的产物 无论是何种理论所设计的微处理器都有较高的执行效率, 这两种理论对微处理器设计都产生了巨大的影响 CISC CISC 理论比 RISC 理论产生得早, 前面介绍的 Intel 80X86 系列微处理器 8086/8088, 和 等都是按 CISC 理论设计的, 由此可见, CISC 对当今微处理器的发展有相当大的影响 利用 CISC 设计的微处理器有以下特点 : (1) 复杂指令在以 CISC 为理论所设计的微处理器中, 有许多一般常用的指令与特殊设计的指令, 其中有些特殊指令是能处理复杂功能的指令 为了用一条或少量几条指令来完成复杂的功能, 一个特殊指令的指令码就很长, 并且非常复杂 由于 CISC 设计了很多复杂的指令, 这样微处理器中译码部件的工作就会加重, 从而时间就会延长 (2) 多种类型的内存寻址方式在 CISC 的理论中, 从内存中存取数据, 有许多不同的寻址方式, 以找出数据的所在地址 (3) 微程序结构微指令 ( Micro Instruction) 是微处理器控制命令的基本单位 通常一个简单的处理过程需要数条微指令来完成 微指令指挥微处理器执行一项基本功能, 众多微指令的组合便能组合成完整的执行程序 由于微处理器使用微指令, 使得微处理器的设计者能将完整的命令置于微处理器的芯片内 在 Intel 公司 80X86 系列的微处理器内, 微指令码的数量随着微处理器的复杂度而增加, 以满足新结构与新功能的需求

43 第 2 章微处理器及其结构 41 对 CISC 结构而言, 所有的微指令收集起来成为指令集, 并将其烧录在微处理器内部的只读存储器中 例如, 当用 C + + 语言所编写的程序经由 Visual C + + 编译器编译后存放在内存中, 在执行时读入微处理器内, 经过译码将每一条指令转换成若干条微指令, 并且从微处理器内部的微码 RO M 中读出这些微指令, 再送到微处理器中的执行部件执行, 这就是所谓的微程序结构 RISC 精简指令集计算机理论一开始应用于工作站与中小型计算机的设计中, 近年来 RISC 的设计理论越来越受到重视 在 之后所推出的 80486, 尤其是从 Pentium 到 Pentium 4 等高级微处理器, 注入了更多的 RISC 设计思想 传统 RISC 结构的微处理器有以下几个特点 : (1) 固定指令长度 RISC 的特点是将指令的长度缩短, 因此许多在 CISC 中的复杂指令都被去除, 剩下来的是一些简单而常用的指令, 而且每条指令的长度相同 (2) 指令流水线处理指令流水线是 RISC 最重要的特点, 在介绍指令流水线之前, 先让我们来了解微处理器执行指令的过程 假设某微处理器以 5 个步骤完成一个指令的执行过程, 这些步骤如下 : 第一步 : 取指令 (Fetch), 即从内存或高速缓存器中读取指令 第二步 : 译码 (Decode), 即将指令翻译成更小的微指令 第三步 : 取操作数 (Fetch Operands), 即从内存或高速缓存器中读取执行指令所需的数据 例如要计算 X 的值, 就必须将 X 及 值读入微处理器中 第四步 : 执行指令 (Execute) 第五步 : 回写 (Write Back), 即将执行的结果存入内存或高速缓冲存储器或寄存器中 整个指令执行过程如图 2 18 所示 图 2 18 微处理器执行指令的过程 在没有设计指令流水线的微处理器中, 一条指令必须要等前一条指令完成了这 5 个步骤 之后, 才能进入下一条指令的第一个步骤, 如图 2 19 所示 时间段 指令 1 取指 译码 取数 执指 回写 指令 2 取指 译码 取数 执指 回写 图 2 19 无指令流水线的微处理器执行指令的过程 然而在采用指令流水线的微处理器结构中, 当指令 1 经过取指令 ( 取指 ) 后, 进入译码 阶段的同时, 指令 2 便可以进入取指阶段, 即采取并行处理的方式, 如图 2 20 所示

44 42 微机原理与接口技术 从 80X86 到 Pentium X 时间段 指令 1 取指 译码 取数 执指 回写 指令 2 取指 译码 取数 执指 回写 指令 3 取指 译码 取数 执指 回写 指令 4 取指 译码 取数 执指 回写 指令 5 取指 译码 取数 执指 回写 指令 6 取指 译码 取数 执指 回写 图 2 20 设计了指令流水线的微处理器执行指令的过程 图 2 20 中, 把取指令简称为取指, 执行指令简称为执指 在理想的状况下, 设计了指令流水线的微处理器的执行效率要远远高出没有采用指令流水线的微处理器 这里采用指令流水线技术在 10 个时间段内可执行 6 条指令, 而没有采用指令流水线技术在同样的时间段内只能执行 2 条指令 应该注意的是, 在 最佳 状态下, 指令流水线可在一个时钟周期内完成一个指令的执行 但这只是理想的状况, 如果指令间存在有跳转指令, 或是有数据相关的话, 使用指令流水线反而不利 因此, 一般在设计 RISC 微处理器时, 都会设计跳转指令及数据相关的检测系统 ( 如 Pentium 以后处理器中的分支目标缓冲器 BTB), 其目的就在于防止此类破坏指令流水线执行的问题出现 (3) 简化内存管理大多数指令可以在内部的寄存器之间进行处理, 对于内存只有加载 ( Load) 及存储 (Store) 两个操作, 因而简化了对内存的管理工作 (4) 硬件接线式控制在 CISC 的微处理器中所有的控制是执行微指令, 而所有的微指令存放在微处理器中的只读存储器中 而在 RISC 的微处理器中将微指令的格式简化, 因而减少了译码的逻辑, 使 RISC 能直接用逻辑门串接成控制逻辑 (5) 单周期执行由于大多数指令属于寄存器间的处理, 而这些指令在一个时钟周期便可执行完毕, 比 CISC 的微指令所执行的时间短而且时间固定不变 (6) 复杂度存于编译程序内指令流水线是 RISC 微处理器设计与执行是否成功的关键, 如果程序码没有经过最优化的排列与精简, 就会使指令流水线的性能下降 因此, 采用 RISC 技术的微处理器除了硬件的逻辑设计外, 软件的编译程序也尤为重要, 而编译程序要根据微处理器的结构来优化 微处理器 Intel 公司于 1989 年推出了 微处理器芯片, 是对原先 产品的改进和发展, 是第二代 32 位微处理器的代表 从结构上看, 高性能 KB Cache, 它相当于把高性能的 微处理器 高级数学协处理器 ( 即 FP U) 以及 8KB 的高速缓冲存储器集成到一块芯片上, 并支

45 第 2 章微处理器及其结构 43 持二级 Cache ( 非微处理器内部 Cache), 使微处理器的性能大大提高, 对于一些简单的指令, 只需要一个时钟周期即可完成 的主要特点 与以前的 80X86 芯片相比主要有以下几方面的特点 : (1) 可以模拟多个 处理器 可以模拟多个 8086 微处理器来提供执行多任务的功能, 而 可以模拟多个 微处理器来提供更多层次的多任务功能 (2) 首次部分吸取 RISC 技术 在 Intel 的微处理器生产史上首次吸取了 RISC 技术, 从而使 可以在一个时钟内完成一条简单指令的执行 (3) 采用突发总线方式与内存交换 采用了突发式总线的方式与内存进行高速数据交换, 从而大大加快了微处理器与内存交换数据的速度 (4) 集 Cache 与 FPU 为一体 将 Cache 与 FP U 合为一体, 提高了微处理器处理速度 的内部结构及工作原理图 2 21 为 功能逻辑图 从图中可以看到, 包含了几个主要的处理功能部分, 其中包括总线接口部件 BIU 执行部件 E U ( 含控制部件 ) 指令部件 ( 含指令预取部件和指令译码部件 ) 浮点运算部件 FPU 内存管理部件 M M U ( 包括分段部件 SU 和分页部件 PU) 与高速缓存 Cache 等 将这些部件集成在一块芯片上, 除减少了主板空间外, 还提高了执行速度 图 功能结构简图 内部结构如图 2 22 所示 比较 的内部结构图就可以看出, 比 多了浮点运算部件 FPU (Floating Point U nit) 与高速缓存部件 (Cache U nit) 除此之外, 还增加了寄存器的数目 将数学协处理器 ( 浮点运算部件 FP U) 与高速缓冲存储器 (Cache) 及其控制器一

46 44 微机原理与接口技术 从 80X86 到 Pentium X 图 内部结构 起集成到一块芯片中, 极大地提高了微处理器的处理速度 内部的 FP U 对一般的 协处理器功能进行了扩充, 增加了正弦和余弦函数, 并且 FP U 与微处理器之间数据通道是 64 位的, 在 内部集成了一个 8KB 的 Cache (80486DX4 为 16KB 的 Cache), 且 Cache 与微处理器之间数据传送为 128 位, 这样大大提高了 的性能 浮点运算是数学协处理器的主要功能, 在 以前的微处理器与数学协处理器是独立的两个芯片, 通过彼此间的控制信号维持运行 从 开始 Intel 公司的微处理器将浮点运算的功能纳入一块芯片中, 使其整体执行性能是 与 两者相连使用的两倍 在没有高速缓存的微型计算机系统中, 微处理器要花费许多等待周期来平衡与内存速度上的差异 凭借其内部的 Cache 来降低因内存而减速的影响 下面对 内部各部件的工作原理做简要介绍 总线接口部件 BIU 负责对内部单元与外部总线之间的指令预取 数据传送及控制功能等安排优先次序和进行协调 指令预取部件 IPU 利用总线接口部件顺序预先取出几条要用的指令 取出的指令放在预取队列中, 该队列可保存由总线接口部件取出的两个 16 字节指令和数据块 指令部件 IU 把从预取队列中取出的指令转换成低级的控制信号和微码入口 译码的指令存放在指令队列中, 一旦控制器发出请求, 就将其发送给控制器 ( 控制部件 ) 控制部件 CU 含有微处理器的微码, 微码是微处理器中的一组指令 控制单元负责解释指令译码器收到的控制信号和微码入口, 并根据译码后的指令来指挥整数部件和浮点部件 存储器管理部件等的一切活动 浮点部件 FPU 是将数学协处理器的功能集成到芯片上, 负责解释 32 位 64 位和 80 位浮点格式 它使用一些专门的电路和寄存器来处理一些超越函数和复杂的实数运算 整数部件由 A L U 8 个通用寄存器 若干个专用寄存器和一个桶形移位器组成 它主要

47 第 2 章微处理器及其结构 45 负责执行控制器指定的全部算术和逻辑运算, 可以在一个时钟内执行加载 存储 加减 逻辑和移位等单条指令 存储器管理部件 M M U 由分段部件 SU 和分页部件 PU 组成, 存储器管理部件通过建立一个简化的 运行多个应用程序的寻址环境来帮助操作系统执行多任务 存储器管理部件通过其中的分段部件将每一个内部逻辑地址转换成线性地址, 再由分页部件将线性地址转换成物理地址 分段部件与分页部件的功能同 80386, 存储器的地址也同 以上各个部件相互独立又相互配合地并行工作着 的引脚信号 输入输出信号引脚类似于 80386, 但有些信号不同, 采用 PGA 封装, 引脚共 168 条, 如图 2 23 所示 比 增加的信号有 : 内含高速缓存控制 (KEN PL U SH PW T 和 PCD) ; 数据奇偶监视 (PCH K DP0~DP3) ; 簇传送控制 (BLAST BRD) ; 总线周期再启动控制 (BOFF) ; 地址 20 屏蔽 (A20M) 等 图 引脚信号 KEN 为高速缓存控制信号 (Cache Enable), 在有关高速缓存控制信号中, KEN 信号作为访问指令 / 数据使用 如果使指令或数据置于高速缓存之内, 可由外部硬件使 KEN 为高电平 FLASH 信号是使内含高速缓存的全部内容无效的信号

48 46 微机原理与接口技术 从 80X86 到 Pentium X 为提高可靠性, 引入了数据奇偶信号 每一个字节都计入有 1 位奇偶位, 反过来向存储器写入时各位数值输出到 DP0 ~ DP3 线上 从存储器读出时由外部存储器控制器送来的奇偶信号与数据总线接收的奇偶信号进行实际比较 与 协处理器接口用的信号有 BUS ERROR 和 PREQ 等, 而 中由于内部含有 FPU, 这些信号都省去了 但为了保证兼容性, 设置了新的 FERR 信号和 IGN NE 信号 FERR 信号相当于 系统中的 ERROR 信号, 在浮点运算中如果发生例外情况, 则 FERR 信号有效, 本来在浮点运算时, 例外情况是由于发生了 16 号中断 而在 PC/ A T 和 PS/2 等机器中, 使用该中断 16 作为其他用途 ( 如 PC/A T 监视器中断 ) 为保证兼容性, 在发生浮点运算例外情况下, 产生 16 号中断以外的中断时, 必须用外部硬件进行操作 FERR 信号即为此设置 IGN NE 信号是作为浮点运算产生例外情况时决定是否忽略的信号 的内部寄存器由于 与 在结构上基本一致, 因此其编程所使用的寄存器大部分是相同的, 只是对标志寄存器和控制寄存器进行了相应的扩充以适应 性能的改进 对于与 一样的寄存器, 可参见 一节的有关内容, 下面只对改进和扩充后的有关寄存器进行相应介绍 的寄存器如下 : 保留 AC VM RF NT IOPL OF DF IF TF SF ZF AF PF CF 扩充后的标志寄存器 EFL AGS, 比 多一位 AC ( 第 18 位 ), AC 为地址对齐检查 (Alingment Check) 当 AC = 1 时, 不依据数据属性 ( 是否以奇地址存取 ) 的定位访问存储器时, 产生定位故障 但该故障只发生在特权级 3 ( 为用户方式 ), 不会发生在比其高的特权级中 当 AC = 0 时, 不进行定位检查, 与 工作兼容 定位故障例外 17 定义为新的中断 的控制寄存器 CR0 如下 : PG CE WT 保留 AM 预约 WP 保留 NE ET 1 TS EM MP PE 在 基础上扩充了控制寄存器 CR0 的格式, 从中可以看出, 它比 的 CR0 增加了 5 位标志即 CE W T A M WP NE, 并改进了一个标志 M P CE 高速缓存使能 (Cache Enable) : CE 决定内含 Cache 是否有效 CE = 0 时, Cache 无效 ; CE = 1 时, Cache 有效 应注意, CE 位与 KEN (Cache 工作 ) 和 CR0 中的 PCD 有关, 由这些状态决定 Cache 如何填写内容 W T 写透明 (Write T ransparent) : 数据写入时决定 Cache 命中发生时的动作 当 W T = 1 时, 对 Cache 和其他层次的存储器写入数据 ( 写到底 ) ; W T = 0 时, 保护对其他层次的存储器写入数据, 仅写入 Cache A M 定位屏蔽 ( Alignment Mask) : 当 EFL AGS 中的 AC = 1 时, 决定是否产生定位故

49 第 2 章微处理器及其结构 47 障 A M = 0 时与 兼容 中当 A M = 1 且 AC = 1 时, 如果不根据定位即对存储器存取, 将发生异常故障 WP 写保护 ( Write Protect) : 在 中即使允许页面读出, 在监控方式下也允许写入, 在 中, 为了禁止这一点而定义了 WP 位 当 WP = 1 时, 如果对专用页面进行读出, 则发生故障, 起到保护作用 NE 数值例外 (Numerics Exception) : NE = 1 时, 浮点运算部件 ( 数学协处理器 ) 运算出错时, 将产生异常中断 16 (10H) ; NE = 0 时, 如果引脚 IGN NE 为高电平 ( 有效 ), 若浮点运算出错, 则忽略错误不产生异常中断 16, 如果 IGN NE 为低电平, 则数值出错 CP U 停止工作, 等待浮点报错引脚 FERR 通过中断控制器向 CPU 产生中断 M P 监控处理器 ( M onitor Processor) : 和 中, M P = 1 利用 W AIT 指令测试协处理器的存在性 由于 中没有 BU S 信号, M P 已无意义, 但为保持软件兼容性而保留了该位 复位时 M P = 中的控制寄存器 CR3 也增加了两位 PW T 和 PCD PW T 为写页面到底, 当访问页面时, PW T = 1 时, 写到底 ; PW T = 0 时, 写返回 PCD 为页面高速缓存工作, PCD = 0 且 KEN 有效时, 内含高速缓存才有效工作 ; PCD = 1 时, 只对外部高速缓存进行读写操作 的指令流水线与总线周期 RISC 最重要的设计理论在于指令流水线化, 下面将介绍 的指令流水线 微处理器对于指令的执行采用指令流水线方式, 虽然每条指令要经过几个执行阶段的过程, 但采用指令流水线设计后, 便可以并行处理而提高执行效率, 使在一个时钟内执行一条简单指令 在 微处理器内部有了指令流水线, 因此预取指令 指令解码 执行微程序 整数运算 浮点运算 内存管理 ( 分段与分页 ) 以及总线操作等运行, 就可在同一时钟周期内执行, 与没有使用指令流水线的微处理器相比, 内部的各个部件始终保持运行, 以充分运用本身的资源及时间 微处理器内部的指令流水线共有 5 个阶段, 在执行时这 5 个阶段将并行处理, 如图 2 24 所示 图 微处理器的 5 级流水线 指令 1 的第 1 阶段为从内存取指令, 在这个阶段里, 当前要执行的指令被放入指令预取队列 指令 1 的第 2 以及第 3 阶段是指令译码阶段 ( 译码 1 和译码 2), 第 2 阶段指令译码的主要目的是计算出操作数在内存中的地址 指令 1 的第 4 阶段是执行指令阶段, 第 5 阶段是将执行结果存回内存或寄存器中 当一个指令在执行完第 1 阶段的提取过程后, 在下一个阶段来临进行译码阶段时, 这时提取指令的处理单元就可对下一个指令进行提取 ( 如图中的指

50 48 微机原理与接口技术 从 80X86 到 Pentium X 令 2), 而译码单元便对当前的指令进行译码 的总线周期与 一样, 在非流水线地址方式下需要两个时钟状态, 在流水线方式 ( 突发方式 ) 下少于两个时钟状态 例如工作在 66M Hz 的 80486, 在非突发方式下的总线周期为 30ns 尽管 可以工作在 33M Hz 66 M Hz 甚至 100 M H z, 而在 486 实际系统中总线却工作在 33M Hz, 因此访问存储器的时间为 60ns, 突发方式下小于 60ns, 因此传统的 DRA M 不能满足存储速度的要求, 需要插入等待周期, 或采用快速 RA M 2 7 Pentium 微处理器 Pentium 微处理器概述 80X86 系列微处理器经过 8088/ /80186 ( 未用在 PC 中 ) 和 的不断创新与改进, 其名声与市场占有率一直是微处理器的龙头 原代号理应为 的微处理器, 由于与以前的 80X86 相比有许多技术上的突破, 加上在美国以数字表示的产品代号不受法律的保护, 为此, Intel 公司将这一新型的微处理器起名为 Pentium, Pent 的拉丁语意思是 5, 中文译成 奔腾 从系统结构角度上看, Pentium 微处理器有许多突破, 它是一个 CISC 体系结构与 RISC 体系结构相结合的产品 Pentium 拥有全新的结构与功能, 它是 80X86 家族中新的超标量指令流水线结构 Pentium 微处理器的主要性能特点如下 : (1) 与 80X86 系列微处理器兼容 (2) RISC 型超标量结构 (3) 高性能的浮点运算部件 (4) 双重分离式高速缓存 Pentium 采用双重分离式高速缓存 (Dual On Board Caches), 即将指令高速缓存与数据高速缓存分离, 各自拥有独立的 8KB 高速缓存, 而且数据高速缓存采用回写方式, 以适应共享主存储器多机系统的需要, 抑制存取总线次数 使其能全速执行, 减少等待及传送数据时间 (5) 增强了错误检测与报告功能内部增强了错误检测与报告功能, 特别引进了在片功能冗余检测 (FRC), 并采用了一种能降低出错的六晶体管存储单元 (6) 64 位数据总线 Pentium 为了大幅度提高数据传输速度, 使用了 64 位的数据总线 (80386/80486 为 32 位 ) (7) 分支指令预测处理器内部采用了分支预测的技术, 大大提高了流水线执行效率 在 Pentium 微处理器中, 使用了分支目标缓冲器 BTB (Branch Target Buffer) 预测分支指令, 这样可在分支指令进入指令流水线之前预先安排指令的顺序, 而不致使指令流水线的执行产生停滞或混乱 (8) 常用指令固化及微代码改进在 Pentium 处理器中, 把一些常用的指令 ( 如 M OV INC DEC P U S H 等 ) 改用硬件

51 第 2 章微处理器及其结构 49 实现, 不再使用微代码操作, 使指令执行速度进一步提高 (9) 系统管理方式 Pentium 具有实地址方式 保护方式 虚拟 86 方式以及具有特色的系统管理方式 S M M 与其他高性能微处理器一样, 复位时自动进入实地址方式, 可以通过机器内部的装有系统级程序代码的 RO M 来控制, 并可以从一种方式切换到另一种方式 Pentium 微处理器的内部结构及工作原理图 2 25 为 Pentium 微处理器的内部结构框图 Pentium 微处理器的主要部件包括总线接口部件 指令高速缓存器 数据高速缓存器 指令预取部件 ( 指令预取缓冲器 ) 与分支目标缓冲器 寄存器组 指令译码部件 具有两条流水线的整数处理部件 ( U 流水线和 V 流水线 ) 拥有加乘除运算且具有多用途电路的流水线浮点运算部件 FP U 等 图 2 25 Pentium 微处理器内部结构 下面讨论 Pentium 微处理器主要部件的工作原理及有关性能 一 超标量整数处理部件所谓超标量是指至少有两条及其以上指令流水线, 每个流水线有多级 Pentium 微处理器采用的两条指令流水线是 U 和 V, 其中 U 采用与 相同的 5 级整数流水线, 指令在其中分级执行 这 5 个流水线级分别为指令预取 (IP) 指令译码 (ID) 地址生成 ( AG) 指令执行 (IE) 和回写 (WB), 一条指令完成一个流水级后进入下一级, 以给指令队列中的下一条指令留下空间

52 50 微机原理与接口技术 从 80X86 到 Pentium X Pentium 微处理器的整数部件一次取两条整数指令并译码, 然后检测它能否并行执行这两条指令 如果指令是所谓的简单指令, 并且第二条指令的执行并不依赖于前一条指令的结果 ( 即两条指令之间没有数据依赖性 ), 则 Pentium 微处理器将把这两条指令分别释放到两条独立且具有自己 A L U 的流水线 ( U 流水线和 V 流水线 ) 这样, 只要两条指令满足一定条件, Pentium 微处理器就能同时执行 U 流水线可以执行 X86 指令集中的所有指令, 而 V 流水线只能执行简单指令 所谓简单指令是指那些无需微代码并且通常在一个时钟周期内执行完毕的指令 Pentium 整数处理部件中的两条流水线并不完全相同 其中 U 流水线比 V 流水线多一个用于位 (bit) 级操纵的桶形移位器 ( 与 类似 ), 使之能执行任何 80X86 指令 浮点指令在移至 FPU 之前的一个阶段也是在 U 流水线中执行的 ( 不过两条流水线都能获得 FPU 的操作数 ) 此外, 由指令执行产生的标志也都由 U 流水线中的指令进行设置 Pentium 实现两条稍有差异的整数流水线, 在单个时钟周期内以并行操作的方式取两条指令并译码, 然后执行 这就是所谓超标量技术的特征 二 Pentium 超标量流水线浮点运算部件 Pentium 浮点部件 FP U 最重要的进步是拥有专用的加法单元 乘法单元和除法单元 采用这些专用电路, 使得不管多么复杂而精确的运算, 加法单元和乘法单元都能在 3 个时钟周期完成操作 除法单元需要较长的延时, 它可以在每个时钟周期内产生二位的商数 Pentium 微处理器中的浮点操作被高度流水线化, 并与整数流水线集成在一起 浮点流水线由 8 个独立的流水级组成, 其中前 4 个流水级与整数流水级一样 浮点运算指令同时使用两条整数流水线 U 和 V, 这使 Pentium 可以在一个时钟周期内取得 64 位操作数 在指令通知 A L U 取操作数之后, 浮点运算在 U 流水线中执行 Pentium 微处理器的浮点流水线是超级流水线 超级流水线的概念是指将微处理器内部流水线进一步分割成若干个小而快的级段, 使指令能在其中以更快的速度通过 每一个超级流水线级段都以数倍于时钟周期的速度运行 Pentium 的浮点流水线共分为 8 级, 前 4 级与整数流水线合用, 并同时使用 U 和 V 两条流水线 虽然该浮点流水线仍在系统的基本时钟频率下运行, 但从具体效果看, 这一流水线的前面 4 级在每一个时钟周期内完成两个处理, 这相当于以两倍的时钟速度运行一条指令 这正是超级流水线的特征 由于流水线的后 4 级没有此特征, 因此, 从严格意义上讲, Pentium 浮点流水线是一条 半超级流水线 三 Pentium 微处理器的分离型 Cache Pentium 加进了第二个整数 A L U, 使得整数单元的潜在处理能力增加了一倍, 这同时也要求处理器进行双倍的指令与数据存取 为了防止这些存取之间相互发生冲突, Intel 在 Pentium 微处理器中分成两个独立的双路相连 8KB 指令 Cache 和 8KB 数据 Cache, 并可以扩展到 12KB Pentium 还将内部数据总线扩展到 64 位, 而通用寄存器仍为 32 位 因此, Pentium 微处理器存取指令或数据的速度是 486 在同样情况下的两倍 四 Pentium 微处理器的指令集与指令预取 Pentium 微处理器的指令集与 相比变化不大, Pentium 的主要特色是拥有能使系统