(field effect transistor FET) FET (gate G ) FET (source S ) FET (drain D ) n (n-channel FET) p (p-channel FET) n FET n (channel) p FET p (channel) 1 n p FET FET (unipolar devices) 1 n p FET FET BJT FET FET FET FET pn (junction field effect transistor JFET) (metal-oxide-semiconductor field effect transistor MOSFET) 1 n JFET 2(a) n JFET n V G V n t R DS =ρl/wt ρ n W L pn n n t R DS n (pinch off) (pinch-off voltage)v p JFET
pn pn n JFET V DS =V D -V S > V DS < 2 (b) n JFET 2 (a) n JFET (b) 3 n JFET V GS pn t V DS I D 4 V DS I D V DS V GS V R DS V DS I D V GS V p ( -2.V) I D = BJT 3 n JFET V GS 4 V DS V GS I D V DS JFET V p -2V V DS I D V DS 5 V GS -1VV DS I D V DS V DS V GS V GD >V GS >V GD (=V GS -V DS ) V GS < V GD pn 5(b) V DS I D V DS V DS 5 V GS V DS I D V DS V DS V GD =V p V DS V = V (1) GS p n 5 (c) V DS V DSS V DS L L V DS 5 (d) X
V p V DS V XS (=V DSS ) V DS L V DS V GS -V p (=V DSS ) V DS I D V DS I D V DS (constant-current) (saturation) BJT V DS V GS -V p (=V DSS ) I D V DS (linear) (ohmic) 5(c) (d) 6 5(d) X n BJT JFET BJT 6 n JFET X 7 V GS I D V DS V DSS (=V GS -V p ) V GS V GS V DSS V GS I D (common-source output characteristics) 7 V GS I D V DS 7 V GS I D V GS -V p V DSS I D 8 I D V GS V GS V p I D (V GS -V p ) 2 2 V = 1 GS I D I DSS (2) Vp I DSS V GS V p n JFET V GS pn 8 n JFET I D V GS
p JFET n p V p p JFET n JFET 2 MOSFET MOSFET MOSFET JFET n MOSFET NMOS 9 (a) NMOS (body) MOSFET pn MOSFET JFET 9 (b) NMOS 9 (a) NMOS (b) NMOS MOSFET (SiO 2 ) MOSFET n MOSFET pn NMOS (cut off) 1(a) p pn 1 (a)v GS = (b) V GS <V th (c) V GS =V th (d) V GS >V th
p 1 (b) NMOS V th (threshold voltage) 1 (c) 1 (d) p n (inversion layer) p 11 (a) z p pn 11 11 NMOS (a)v GS = (b) V GS <V th (d) V GS >V th 11(b) p V th 11(c) 12(a) C 12(b) C p C 1(a) 11(a) 12
V GS V th 12 NMOS (a) C (b) C (1)V GS = (2) V GS <V th (3) V GS =V th (4) V GS >V th (b) p NMOS 13 (V GS ) I D V DS NMOS V th 2V 7 JFET MOSFET V GS >V th (V GS -V th ) (V GS -V th V DS I D V DS V DS (V GS -V th ) I D 13 (V GS ) I D V DS NMOS V th 2V V DS JFET I D V DS JFET V GS 3V V DS 14 (a) 14 V GS (>V th ) V DS V DS 14 (b) V GD (=V GS -V DS )> V th V DS I D V DS V GD = V th 14(c) V DS V GD V th L L<<L 14(d) X V GX = V th V DS V XS V DS V DS I D V DS V DS 14 NMOS V GS (>V th ) V DS (a) V DS = (b) V GD (=V GS -V DS )> V th (c) V GD =V th (d) V GD <V th
13 V GS =3.V (a) (b) (c) (d) 14 (a) (b) I D V DS V DS (c) I D V DS V DSS V GD =V GS -V DSS = V th V DSS =V GS - V th V DSS V GS 13 JFET MOSFET MOSFET JFET 15 NMOS 8 JFET (V GS =) NMOS (depletion mode)fet (enhancement mode)fet MOSFET NMOS n JFET 15 NMOS p MOSFET PMOS NMOS PMOS 3 FET BJT JFET MOSFET JFET MOSFET VLSI MOSFET NMOS PMOS CMOS(complementary MOS) FET BJT BJT FET FET BJT FET I D MOSFET
CMOS NOT gate logic 1 1 (dynamic random-access memory, DRAM) (memory cell) 1 CMOS BJT NMOS CMOS CMOS 16 (a) NMOS PMOS CMOS v I v O 5V NMOS 2V PMOS -2V V NMOS V GSN =V<V th =2V PMOS V GSP =-5V<V th =-2V PMOS v O 5V 1 16 (a) NMOS PMOS CMOS (b) v O v I 1 5V PMOS V GSP =V>V th =-2V NMOS V GSN =5V>V th =2V NMOS v O V 16(b) v O v I V 5V V 1 DRAM DRAM (refresh) DRAM 17 (a) NMOS (word line) NMOS /
(bit line) 1 V 17 (a)dram (b) DRAM NMOS DRAM 17 (b) 1 NMOS 1
1 2 (a) (b) S D G S D G p FET n FET (Source) (Drain) (Gate)1 n (Gate)2 t W L (S) (D) (G)
3 V DS > S D I D G V GS < I G = 4 I D (ma) 1..8.6.4.2 V GS = V -.5V -1.V -1.5V V GS =-2.V.2 V DS (V).4
5 (a) S n L D I D G V DS (b) S n D I D G V DS (c) S n D I D (d) S n G G L V GD =V p V DS L L X D V GD <V p I D V DS V DSS V DS
6 qv DSS n S X D qv DS L 7 I D (ma) 1 8 6 4 2 V DS (V) V DSS (=V GS -V p ) V GS =V V GS =-.5V V GS =-1.V V GS =-1.5V V GS =-2.V 1 2 3 4 8 I D (ma) V p I DSS 1 8 6 4 2-2 -1 1 V GS (V)
9 (a) (S) (G) (Oxide) (Metal) p (Semiconductor) (Body) (D) (b) (G) (S) (D) (G) (S) (D) (body)
1 (a) (S) (G) (Oxide) (D) C p (Body) (b) (S) (G) (D) p (c) (S) (G) (D) p V GS =V th (d) (S) (G) (D) p V GS >V th V GS -V th
11 C p (a) n + (b) n + (c) 12 (a) (b) (1) (1) (2) (2) (3) (3) (4) C (4) C
V GS V GD 13 V DSS (=V GS -V th ) 1 V GS =4V I D (ma) 8 6 4 2 (a) (b) (c) (d) V GS =3.5V V GS =3.V V GS =2.5V V GS =2.V 1 2 V DS (V) 3 4 V G V S L n C + (c) V th V D V G V S V GS V th (d) C V DS V GD V D 14 (a) (b) V G V S V GS V th C V DS V GD V D V G V S V GS X V th V DS C L V GD V D
15 I D (ma) 1 8 6 4 2 V th 1 2 3 V GS (V) 4 16 (a) (b) PMOS 5 1 A B 5V v O (V) v I NMOS v O 1 5 v I (V)
17 (a) (b) 1