目录 特性...1 应用...1 功能框图...1 产品聚焦...1 修订历史...2 概述...3 技术规格...4 ADC 直流规格...4 ADC 交流规格...6 数字规格...7 开关规格...9 时序规格...1 绝对最大额定值...12 热特性...12 ESD 警告...12 引脚配

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1 16 位 8 MSPS/15 MSPS/125 MSPS 1.8 V 双通道模数转换器 (ADC) 特性信噪比 (SNR):78.2 dbfs(7 MHz 125 MSPS) 无杂散动态范围 (SFDR):88 dbc(7 MHz 125 MSPS) 低功耗 :75 mw (125 MSPS) 1.8 V 模拟电源供电 1.8 V CMOS 或 LVDS 输出供电 1 至 8 整数输入时钟分频器中频采样频率达 3 MHz 小信号输入噪声 : dbm/hz(2 Ω 输入阻抗 7 MHz 125 MSPS) 可选片内扰动可编程 ADC 内部基准电压源集成 ADC 采样保持输入灵活的模拟输入范围 :1 V 峰峰值至 2 V 峰峰值差分模拟输入 65 MHz 带宽 ADC 时钟占空比稳定器 95 db 通道隔离 / 串扰串行端口控制用户可配置的内置自测 (BIST) 功能节能的掉电模式应用通信分集无线电系统多模式数字接收器 (3G) GSM EDGE W-CDMA LTE CDMA2 WiMAX TD-SCDMA I/Q 解调系统智能天线系统通用软件无线电宽带数据应用超声设备 VIN+A VIN A VREF SENSE VCM RBIAS VIN B VIN+B REF SELECT ADC ADC MULTICHIP SYNC 功能框图 SDIO/ DCS SCLK/ DFS SPI CSB PROGRAMMING DATA DIVIDE 1 TO 8 DUTY CYCLE STABILIZER CMOS/LVDS OUTPUT BUFFER CMOS/LVDS OUTPUT BUFFER DRVDD DCO GENERATION AGND SYNC PDWN OEB NOTES 1. PIN NAMES ARE FOR THE CMOS PIN CONFIGURATION ONLY; SEE FIGURE 7 FOR LVDS PIN NAMES. 图 ORA D15A (MSB) TO DA (LSB) CLK+ CLK DCOA DCOB ORB D15B (MSB) TO DB (LSB) 产品聚焦 1. 片内扰动选项可改善低功耗模拟输入信号的无杂散动态范围 (SFDR) 性能 2. 专有差分输入在最高 3 MHz 的输入频率下仍保持出色的信噪比 (SNR) 性能 3. 采用 1.8 V 单电源供电, 数字输出驱动器则采用独立电源供电, 以支持 1.8 V CMOS 或 LVDS 输出 4. 标准串行端口接口 (SPI) 支持各种产品特性和功能, 例如 : 数据格式化 ( 偏移二进制 二进制补码或格雷码 ) 时钟 DCS 使能 节电模式 测试模式以及基准电压模式等 5. 与 AD9258 引脚兼容,16 位产品可轻松转换至 14 位产品 还与面向较低采样速率 低功耗应用的 AD9251 AD9231 和 AD924 系列产品引脚兼容 Rev. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 916, Norwood, MA , U.S.A. Tel: Fax: Analog Devices, Inc. All rights reserved. ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册

2 目录 特性...1 应用...1 功能框图...1 产品聚焦...1 修订历史...2 概述...3 技术规格...4 ADC 直流规格...4 ADC 交流规格...6 数字规格...7 开关规格...9 时序规格...1 绝对最大额定值...12 热特性...12 ESD 警告...12 引脚配置和功能描述...13 典型工作特性...17 等效电路...25 工作原理...26 ADC 架构...26 模拟输入考虑...26 基准电压源...29 时钟输入考虑...3 通道 / 芯片同步...31 功耗和待机模式...32 数字输出...32 时序...33 内置自测 (BIST) 和输出测试...34 内置自测 (BIST)...34 输出测试模式...34 串行端口接口 (SPI)...35 使用 SPI 的配置...35 硬件接口...36 不使用 SPI 的配置...36 SPI 访问特性...36 存储器映射...37 读取存储器映射寄存器表...37 存储器映射寄存器表...38 存储器映射寄存器描述...4 应用信息...41 设计指南...41 外形尺寸...42 订购指南...42 修订历史 29 年 9 月 修订版 至修订版 A 更改特性列表...1 更改技术规格部分...4 更改表 更改典型工作特性部分 年 5 月 修订版 : 初始版 Rev. A Page 2 of 44

3 概述 是一款双通道 16 位 8 MSPS/15 MSPS/125 MSPS 模数转换器 (ADC), 旨在支持需要高性能 低成本 小尺寸且具多功能性的通信应用 这款双通道 ADC 内核采用多级 差分流水线架构, 并集成了输出纠错逻辑 每个 ADC 均具有宽带宽 差分采样保持模拟输入放大器, 支持用户可选的各种输入范围 集成基准电压源可简化设计 占空比稳定器可用来补偿 ADC 时钟占空比的波动, 使转换器保持出色的性能 ADC 输出数据可以直接送至两个外部 16 位输出端口, 这些输出可以设置为 1.8 V CMOS 或 LVDS 需要时, 灵活的掉电选项可以明显降低功耗 设置与控制的编程利用三线式 SPI 兼容型串行接口来完成 采用 64 引脚 LFCSP 封装, 额定温度范围为 4 C 至 +85 C 工业温度范围 Rev. A Page 3 of 44

4 技术规格 ADC 直流规格除非另有说明, = 1.8 V DRVDD = 1.8 V 最大采样速率 VIN = 1. dbfs 差分输入 1. V 内部基准电压 DCS 使能 表 1. BCPZ-8 BCPZ-15 BCPZ-125 参数 温度 最小值典型值 最大值 最小值典型值 最大值 最小值典型值 最大值 单位 分辨率 全 位 精度 无失码 全 保证 保证 保证 失调误差 全 ±.2 ±.4 ±.2 ±.5 ±.4 ±.65 % FSR 增益误差 全 ±.4 ±2.5 ±.4 ±2.5 ±.4 ±2.5 % FSR 微分非线性 (DNL) 1 全 LSB 积分非线性 (INL) 1 匹配特性 25 C ±.65 ±.7 ±.7 LSB 全 ±4.5 ±5.1 ±5.5 LSB 25 C ±2. ±3. ±3. LSB 失调误差增益误差温度漂移失调误差增益误差内部基准电压 输出电压误差 (1 V 模式 ) ma 全全 全全 全 全 ±.1 ±.4 ±.1 ±.4 ±.2 ±.45 % FSR ±.3 ±1.3 ±.3 ±1.3 ±.3 ±1.3 % FSR ±2 ±2 ±2 ppm/ C ±15 ±15 ±15 ppm/ C ±5 ±12 ±5 ±12 ±5 ±12 mv mv 输入端参考噪声 VREF = 1. V 模拟输入输入范围,VREF = 1. V 25 C LSB rms 全 V p-p 输入电容 2 输入共模电压 基准电压输入阻抗 电源电源电压 DRVDD 电源电流 I 1 IDRVDD 1 (1.8 V CMOS) IDRVDD 1 (1.8 V LVDS) 全全 全 全全 全全 全 pf V kω V V ma ma ma Rev. A Page 4 of 44

5 BCPZ-8 BCPZ-15 BCPZ-125 参数温度最小值典型值最大值最小值典型值最大值最小值典型值最大值单位 功耗直流输入正弦波输入 1 (DRVDD = 1.8 V CMOS 输出模式 ) 全全 mw mw 正弦波输入 1 (DRVDD = 1.8 V LVDS 输出模式 ) 待机功耗 3 掉电功耗 全 全全 mw mw mw 1 测量条件为 : 低输入频率 满量程正弦波 每个输出位的负载约为 5 pf 2 输入电容指一个差分输入引脚与 AGND 之间的有效电容 3 待机功耗的测量条件为 : 直流输入 CLK 引脚无动作 ( 设为 或 AGND) Rev. A Page 5 of 44

6 ADC 交流规格 除非另有说明, = 1.8 V DRVDD = 1.8 V 最大采样速率 VIN = 1. dbfs 差分输入 1. V 内部基准电压 DCS 使能 表 2. BCPZ-8 BCPZ-15 BCPZ 参数 温度 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 单位 信噪比 (SNR) fin = 2.4 MHz 25 C dbfs fin = 7 MHz 25 C dbfs 全 dbfs fin = 14 MHz 25 C dbfs fin = 2 MHz 25 C dbfs 信纳比 (SINAD) fin = 2.4 MHz 25 C dbfs fin = 7 MHz 25 C dbfs 全 dbfs fin = 14 MHz 25 C dbfs fin = 2 MHz 25 C dbfs 有效位数 (ENOB) fin = 2.4 MHz 25 C fin = 7 MHz 25 C fin = 14 MHz 25 C fin = 2 MHz 25 C 最差的二次 / 三次谐波 fin = 2.4 MHz 25 C dbc fin = 7 MHz 25 C dbc 全 dbc fin = 14 MHz 25 C dbc fin = 2 MHz 25 C dbc 无杂散动态范围 (SFDR) fin = 2.4 MHz 25 C dbc fin = 7 MHz 25 C dbc 全 dbc fin = 14 MHz 25 C dbc fin = 2 MHz 25 C dbc 无杂散动态范围 (SFDR) 无扰动 (AIN@ 23 dbfs) fin = 2.4 MHz 25 C dbfs fin = 7 MHz 25 C dbfs fin = 14 MHz 25 C dbfs fin = 2 MHz 25 C dbfs 有片内扰动 (AIN@ 23 dbfs) fin = 2.4 MHz 25 C dbfs fin = 7 MHz 25 C dbfs fin = 14 MHz 25 C dbfs fin = 2 MHz 25 C dbfs 位位位位 Rev. A Page 6 of 44

7 BCPZ-8 BCPZ-15 BCPZ 参数温度最小值典型值最大值最小值典型值最大值最小值典型值最大值单位 最差其它谐波或杂散无扰动 fin = 2.4 MHz 25 C dbc fin = 7 MHz 25 C dbc 有片内扰动 全 dbc fin = 14 MHz 25 C dbc fin = 2 MHz 25 C dbc With On-Chip Dither fin = 2.4 MHz 25 C dbc fin = 7 MHz 25 C dbc 全 dbc fin = 14 MHz 25 C dbc fin = 2 MHz 25 C dbc 双音无杂散动态范围 (SFDR), 无扰动 fin = 29 MHz ( 7 dbfs ), 32 MHz ( 7 dbfs) 25 C dbc fin = 169 MHz ( 7 dbfs ), 172 MHz ( 7 dbfs) 25 C dbc 全 串扰 2 模拟输入带宽 1 如需了解完整的定义, 请参阅应用笔记 AN-835: 了解高速 ADC 测试和评估 2 串扰的测量条件 : 一个通道输入参数为 1 dbfs 1 MHz 信号且另一个通道上无输入信号 db 25 C MHz 数字规格 除非另有说明, = 1.8 V DRVDD = 1.8 V 最大采样速率 VIN = 1. dbfs 差分输入 1. V 内部基准电压 DCS 使能 3. 参数 温度 最小值 典型值 最大值 单位 差分时钟输入 (CLK+ CLK ) 逻辑兼容内部共模偏置差分输入电压输入电压范围输入共模范围高电平输入电流低电平输入电流输入电容输入电阻同步输入逻辑兼容内部偏置输入电压范围高电平输入电压低电平输入电压高电平输入电流低电平输入电流输入电容输入电阻 全全全全全全全全 全全全全全全全全 CMOS/LVDS/LVPECL.9 V V p-p AGND V V 1 +1 µa 1 +1 µa 4 pf kω CMOS.9 V AGND V 1.2 V AGND.6 V 1 +1 µa 1 +1 µa 1 pf kω Rev. A Page 7 of 44

8 参数温度最小值典型值最大值单位 逻辑输入 (CSB) 1 高电平输入电压低电平输入电压高电平输入电流低电平输入电流输入电阻输入电容逻辑输入 (SCLK/DFS) 2 高电平输入电压低电平输入电压高电平输入电流 (VIN = 1.8 V) 低电平输入电流输入电阻输入电容逻辑输入 / 输出 (SDIO/DCS) 1 高电平输入电压低电平输入电压高电平输入电流低电平输入电流输入电阻输入电容逻辑输入 (OEB PDWN) 2 高电平输入电压低电平输入电压高电平输入电流 (VIN = 1.8 V) 低电平输入电流输入电阻输入电容数字输出 CMOS 模式 DRVDD = 1.8 V 高电平输出电压 I OH = 5 μa I OH =.5 ma 低电平输出电压 I OL = 1.6 ma I OL = 5 μa LVDS 模式 DRVDD = 1.8 V 差分输出电压 (V OD ),ANSI 模式输出偏移电压 (V OS ),ANSI 模式差分输出电压 (V OD ), 小摆幅模式输出偏移电压 (V OS ),, 小摆幅模式 1 上拉 2 下拉 全全全全全全 全全全全全全 全全全全全全 全全全全全全 全全 全全 全全全全 V.6 V 1 +1 µa µa 26 kω 2 pf V.6 V µa 1 +1 µa 26 kω 2 pf V.6 V 1 +1 µa µa 26 kω 5 pf V.6 V µa 1 +1 µa 26 kω 5 pf 1.79 V 1.75 V.2 V.5 V mv V mv V Rev. A Page 8 of 44

9 开关规格 除非另有说明, = 1.8 V DRVDD = 1.8 V 最大采样速率 VIN = 1. dbfs 差分输入 1. V 内部基准电压 DCS 使能 表 4. BCPZ-8 BCPZ-15 BCPZ 参数温度最小值典型值最大值最小值典型值最大值最小值典型值最大值单位 时钟输入参数输入时钟速率转换速率 1 DCS 使能 DCS 禁用时钟周期 一分频模式 (t CLK ) 时钟脉宽高电平 (t CH ) 一分频模式,DCS 使能一分频模式,DCS 禁用二分频至八分频模式 全 全全全 全全全 ns 孔径延迟 (t A ) 孔径不确定 ( 抖动,t J ) 数据输出参数 CMOS 模式数据传播延迟 (t PD ) DCO 传播延迟 (t DCO ) 2 DCO 至数据偏斜 (t SKEW ) LVDS 模式数据传播延迟 (t PD ) DCO 传播延迟 (t DCO ) 2 DCO 至数据偏斜 (t SKEW ) CMOS 模式流水线延迟 LVDS 模式流水线延迟通道 A/ 通道 B 唤醒时间 3 超范围恢复时间 1 转换速率指分频之后的时钟速率 全全 全全全 全全全全 全 全全 ns ns ns ps rms 周期 周期 周期 2 写入 SPI 寄存器的位 至位 4 可以增加额外的 DCO 延迟时间 ( 见表 17) 3 唤醒时间指从掉电模式返回正常工作模式所需的时间 Rev. A Page 9 of 44

10 时序规格 表 5. 参数 条件 限值 同步时序要求 tssync thsync SPI 时序要求 tds tdh tclk ts th thigh tlow ten_sdio SYNC 至 CLK+ 建立时间的上升沿 SYNC 至 CLK+ 保持时间的上升沿 数据与 SCLK 上升沿之间的建立时间数据与 SCLK 上升沿之间的保持时间 SCLK 周期 CSB 与 SCLK 之间的建立时间 CSB 与 SCLK 之间的保持时间 SCLK 高电平脉冲宽度 SCLK 低电平脉冲宽度相对于 SCLK 下降沿,SDIO 引脚从输入状态切换到输出状态所需的时间.3 ns, 典型值.4 ns, 典型值 2 ns, 最小值 2 ns, 最小值 4 ns, 最小值 2 ns, 最小值 2 ns, 最小值 1 ns, 最小值 1 ns, 最小值 1 ns, 最小值 tdis_sdio 相对于 SCLK 上升沿,SDIO 引脚从输出状态切换到输入状态所需的时间 1 ns, 最小值 时序图 VIN N 1 N t A N + 3 N + 4 N + 5 N + 1 N + 2 CLK+ CLK DCOA/DCOB t CH t CLK t DCO t SKEW CH A/CH B DATA N 13 t PD N 12 N 11 N 1 N 9 N 图 2. CMOS 默认输出模式数据输出时序 VIN N 1 N t A N + 3 N + 4 N + 5 N + 1 N + 2 CLK+ CLK t CH t CLK t DCO DCOA/DCOB t SKEW t PD CH A/CH B DATA CH A N 12 CH B N 12 CH A N 11 CH B N 11 CH A N 1 CH B N 1 CH A N 9 CH B N 9 CH A N 图 3. CMOS 交错输出模式数据输出时序 Rev. A Page 1 of 44

11 VIN N 1 N t A N + 3 N + 4 N + 5 N + 1 N + 2 CLK+ t CH t CLK CLK t DCO DCOA/DCOB t SKEW t PD CH A/CH B DATA CH A N 12 CH B N 12 CH A N 11 CH B N 11 CH A N 1 CH B N 1 CH A N 9 CH B N 9 CH A N 图 4. LVDS 模式数据输出时序 CLK+ t SSYNC t HSYNC SYNC 图 5. SYNC 输入时序要求 Rev. A Page 11 of 44

12 绝对最大额定值 表 6. 参数额定值 1 电气参数 至 AGND.3 V 至 +2. V DRVDD 至 AGND.3 V 至 +2. V VIN+A/VIN+B VIN A/VIN B 至 AGND.3 V 至 +.2 V CLK+ CLK 至 AGND.3 V 至 +.2 V SYNC 至 AGND.3 V 至 +.2 V VREF 至 AGND.3 V 至 +.2 V SENSE 至 AGND.3 V 至 +.2 V VCM 至 AGND.3 V 至 +.2 V RBIAS 至 AGND.3 V 至 +.2 V CSB 至 AGND.3 V 至 DRVDD +.2 V SCLK/DFS 至 AGND.3 V 至 DRVDD +.2 V SDIO/DCS 至 AGND.3 V 至 DRVDD +.2 V OEB.3 V 至 DRVDD +.2 V PDWN.3 V 至 DRVDD +.2 V DA/DB - D15A/D15B 至 AGND.3 V 至 DRVDD +.2 V DCOA/DCOB 至 AGND 环境参数工作温度范围 ( 环境 ) 偏置条件下的最大结温 存储温度范围 ( 环境 ).3 V 至 DRVDD +.2 V 4 C 至 +85 C 15 C 65 C 至 +15 C 1 输入和输出的额定工作电压为电源电压 ( 或 ARVDD)+.2 V, 但不得超过 2.1 V 热特性 LFCSP 封装的裸露焊盘必须焊接到接地层 将裸露焊盘焊接到 PCB 上可提高焊接可靠性, 从而最大限度发挥封装的热性能 θ JA 典型值的测试条件为带实接地层的四层 PCB 如表 7 所示, 气流可改善散热, 从而降低 θ JA 另外, 直接与封装引脚接触的金属, 包括金属走线 通孔 接地层 电源层, 可降低 θ JA 表 7. 热阻 封装类型 64 引脚 LFCSP (CP-64-6) ESD 警告 气流速度 (m/s) θja 1, 2 θjc 1, 3 θjb 1, 4 单位 C/W C/W C/W 1 按照 JEDEC 51-7, 加上 JEDEC S2P 测试板 2 按照 JEDEC JESD51-2( 静止空气 ) 或 JEDEC JESD51-6( 流动空气 ) 3 按照 MIL-Std 883 方法 按照 JEDEC JESD51-8( 静止空气 ) ESD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利或专有保护电路, 但在遇到高能量 ESD 时, 器件可能会损坏 因此, 应当采取适当的 ESD 防范措施, 以避免器件性能下降或功能丧失 注意, 超出上述绝对最大额定值可能会导致器件永久性损坏 这只是额定最值, 不表示在这些条件下或者在任何其它超出本技术规范操作章节中所示规格的条件下, 器件能够正常工作 长期在绝对最大额定值条件下工作会影响器件的可靠性 Rev. A Page 12 of 44

13 引脚配置和功能描述 VIN+B VIN B RBIAS VCM SENSE VREF VIN A VIN+A PIN 1 INDICATOR CLK+ 1 CLK 2 SYNC 3 DB (LSB) 4 D1B 5 D2B 6 D3B 7 D4B 8 D5B 9 DRVDD 1 D6B 11 D7B 12 D8B 13 D9B 14 D1B 15 D11B 16 PARALLEL CMOS TOP VIEW (Not to Scale) 48 PDWN 47 OEB 46 CSB 45 SCLK/DFS 44 SDIO/DCS 43 ORA 42 D15A (MSB) 41 D14A 4 D13A 39 D12A 38 D11A 37 DRVDD 36 D1A 35 D9A 34 D8A 33 D7A D12B D13B DRVDD D14B D15B (MSB) ORB DCOB DCOA DA (LSB) D1A D2A DRVDD D3A D4A D5A D6A NOTES 1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 图 6. LFCSP 并行 CMOS 引脚配置 ( 顶视图 ) 表 8. 引脚功能描述 ( 并行 CMOS 模式 ) 引脚编号 引脚名称 类型 描述 ADC 电源 1, 19, 28, 37 DRVDD 电源 49, 5, 53, 54, 59, 电源 6, 63, 64 AGND, 地 裸露焊盘 数字输出驱动器电源 ( 标称值 1.8 V) 模拟电源 ( 标称值 1.8 V) 封装底部的裸露热焊盘为器件提供模拟地 该焊盘必须与地相连, 才能正常工作 ADC 模拟 51 VIN+A 52 VIN A 62 VIN+B 61 VIN B 55 VREF 56 SENSE 58 RBIAS 57 VCM 1 CLK+ 2 CLK 数字输入 3 SYNC 数字输出 25 DA (LSB) 26 D1A 27 D2A 29 D3A 3 D4A 31 D5A 32 D6A 输入输入输入输入输入 / 输出输入输入 / 输出输出输入输入 输入 输出输出输出输出输出输出输出 通道 A 的差分模拟输入引脚 (+) 通道 A 的差分模拟输入引脚 ( ) 通道 B 的差分模拟输入引脚 (+) 通道 B 的差分模拟输入引脚 ( ) 基准电压输入 / 输出 基准电压模式选择 详情请参见表 11 外部基准偏置电阻 模拟输入的共模电平偏置输出 ADC 时钟输入 (+) ADC 时钟输入 ( ) 数字同步引脚 仅用于从机模式 通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据 Rev. A Page 13 of 44

14 引脚编号引脚名称类型描述 33 D7A 34 D8A 35 D9A 36 D1A 38 D11A 39 D12A 4 D13A 41 D14A 42 D15A (MSB) 43 ORA 4 DB (LSB) 5 D1B 6 D2B 7 D3B 8 D4B 9 D5B 11 D6B 12 D7B 13 D8B 14 D9B 15 D1B 16 D11B 17 D12B 18 D13B 2 D14B 21 D15B (MSB) 22 ORB 24 DCOA 23 DCOB SPI 控制 45 SCLK/DFS 44 SDIO/DCS 46 CSB ADC 配置 47 OEB 48 PDWN 输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出 输入输入 / 输出输入 输入输入 通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A CMOS 输出数据通道 A 超量程输出 通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B CMOS 输出数据通道 B 超量程输出 通道 A 数据时钟输出通道 B 数据时钟输出 在外部引脚模式下,SPI 串行时钟 / 数据格式选择引脚 在外部引脚模式下,SPI 串行数据输入 / 输出 / 占空比稳定器引脚 SPI 片选 ( 低电平有效 ) 在外部引脚模式下, 输出使能输入 ( 低电平有效 ) 引脚 在外部引脚模式下, 掉电输入引脚 在 SPI 模式下, 此输入引脚可以配置为掉电或待机引脚 Rev. A Page 14 of 44

15 PIN 1 INDICATOR D6 D6+ DRVDD D7 D7+ D8 D8+ DCO DCO+ D9 D9+ DRVDD D1 D1+ D11 D VIN+B VIN B RBIAS VCM SENSE VREF VIN A VIN+A CLK+ 1 CLK 2 SYNC 3 D (LSB) 4 D+ (LSB) 5 D1 6 D1+ 7 D2 8 D2+ 9 DRVDD 1 D3 11 D3+ 12 D4 13 D4+ 14 D5 15 D5+ 16 PARALLEL LVDS TOP VIEW (Not to Scale) 48 PDWN 47 OEB 46 CSB 45 SCLK/DFS 44 SDIO/DCS 43 OR+ 42 OR 41 D15+ (MSB) 4 D15 (MSB) 39 D D14 37 DRVDD 36 D D13 34 D D12 表 9. 引脚功能描述 ( 交错并行 LVDS 模式 ) 引脚编号 引脚名称 类型 描述 ADC 电源 1, 19, 28, 37 DRVDD 电源 49, 5, 53, 54, 59, 电源 6, 63, 64 AGND, 地 裸露焊盘 NOTES 1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 图 7. LFCSP 交错并行 LVDS 引脚配置 ( 顶视图 ) 数字输出驱动器电源 ( 称值 1.8 V) 模拟电源 ( 标称值 1.8 V) 封装底部的裸露热焊盘为器件提供模拟地 该焊盘必须与地相连, 才能正常工作 ADC 模拟 51 VIN+A 52 VIN A 62 VIN+B 61 VIN B 55 VREF 56 SENSE 58 RBIAS 57 VCM 1 CLK+ 2 CLK 数字输入 3 SYNC 数字输出 5 D+ (LSB) 4 D (LSB) 7 D1+ 6 D1 9 D2+ 8 D2 12 D3+ 输入输入输入输入输入 / 输出输入输入 / 输出输出输入输入 输入 输出输出输出输出输出输出输出 通道 A 的差分模拟输入引脚 (+) 通道 A 的差分模拟输入引脚 ( ) 通道 B 的差分模拟输入引脚 (+) 通道 B 的差分模拟输入引脚 ( ) 基准电压输入 / 输出 基准电压模式选择 详情请参见表 11 外部基准偏置电阻 模拟输入的共模电平偏置输出 ADC 时钟输入 (+) ADC 时钟输入 ( ) 数字同步引脚 仅用于从机模式 通道 A/ 通道 B LVDS 输出数据 (+) 通道 A/ 通道 B LVDS 输出数据 ( ) 通道 A/ 通道 B LVDS 输出数据 1(+) 通道 A/ 通道 B LVDS 输出数据 1( ) 通道 A/ 通道 B LVDS 输出数据 2(+) 通道 A/ 通道 B LVDS 输出数据 2( ) 通道 A/ 通道 B LVDS 输出数据 3(+) Rev. A Page 15 of 44

16 引脚编号引脚名称类型描述 11 D3 14 D4+ 13 D4 16 D5+ 15 D5 18 D6+ 17 D6 21 D7+ 2 D7 23 D8+ 22 D8 27 D9+ 26 D9 3 D1+ 29 D1 32 D D11 34 D D12 36 D D13 39 D D14 41 D15+ (MSB) 4 D15 (MSB) 43 OR+ 42 OR 25 DCO+ 24 DCO SPI 控制 45 SCLK/DFS 44 SDIO/DCS 46 CSB ADC 配置 47 OEB 48 PDWN 输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出输出 输入输入 / 输出输入 输入输入 通道 A/ 通道 B LVDS 输出数据 3( ) 通道 A/ 通道 B LVDS 输出数据 4(+) 通道 A/ 通道 B LVDS 输出数据 4( ) 通道 A/ 通道 B LVDS 输出数据 5(+) 通道 A/ 通道 B LVDS 输出数据 5( ) 通道 A/ 通道 B LVDS 输出数据 6(+) 通道 A/ 通道 B LVDS 输出数据 6( ) 通道 A/ 通道 B LVDS 输出数据 7(+) 通道 A/ 通道 B LVDS 输出数据 7( ) 通道 A/ 通道 B LVDS 输出数据 8(+) 通道 A/ 通道 B LVDS 输出数据 8( ) 通道 A/ 通道 B LVDS 输出数据 9(+) 通道 A/ 通道 B LVDS 输出数据 9( ) 通道 A/ 通道 B LVDS 输出数据 1(+) 通道 A/ 通道 B LVDS 输出数据 1( ) 通道 A/ 通道 B LVDS 输出数据 11(+) 通道 A/ 通道 B LVDS 输出数据 11( ) 通道 A/ 通道 B LVDS 输出数据 12(+) 通道 A/ 通道 B LVDS 输出数据 12( ) 通道 A/ 通道 B LVDS 输出数据 13(+) 通道 A/ 通道 B LVDS 输出数据 13( ) 通道 A/ 通道 B LVDS 输出数据 14(+) 通道 A/ 通道 B LVDS 输出数据 14( ) 通道 A/ 通道 B LVDS 输出数据 15(+) 通道 A/ 通道 B LVDS 输出数据 15( ) 通道 A/ 通道 B LVDS 超量程输出 (+) 通道 A/ 通道 B LVDS 超量程输出 ( ) 通道 A/ 通道 B LVDS 数据时钟输出 (+) 通道 A/ 通道 B LVDS 数据时钟输出 ( ) 在外部引脚模式下,SPI 串行时钟 / 数据格式选择引脚 在外部引脚模式下,SPI 串行数据输入 / 输出 / 占空比稳定器引脚 SPI 片选 ( 低电平有效 ) 在外部引脚模式下, 输出使能输入 ( 低电平有效 ) 引脚 在外部引脚模式下, 掉电输入引脚 在 SPI 模式下, 此输入引脚可以配置为掉电或待机引脚 Rev. A Page 16 of 44

17 典型工作特性除非另有说明, = 1.8 V DRVDD = 1.8 V 额定采样速率 DCS 使能 1. V 内部基准电压 2 V 峰峰值差分输入 VIN = 1. dbfs 32k 采样 T A = 25 C 2 8MSPS 1dBFS SNR = 79.dB (8.dBFS) SFDR = 98dBc 2 8MSPS 1dBFS SNR = 74.3dB (75.3dBFS) SFDR = 83dBc 4 4 AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC FREQUENCY (MHz) 图 单音 FFT(f IN = 2.4 MHz) FREQUENCY (MHz) 图 单音 FFT(f IN = 2.1 MHz) MSPS 1dBFS SNR = 77.5dB (78.5dBFS) SFDR = 89.2dBc 2 8MSPS 6dBFS SNR = 73.dB (79.dBFS) SFDR = 98dBc 4 4 AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC FREQUENCY (MHz) FREQUENCY (MHz) 图 单音 FFT(f IN = 7.1 MHz) 图 单音 FFT(f IN = 7.1 MHz, 扰动使能 ) AMPLITUDE (dbfs) SECOND HARMONIC 8MSPS 1dBFS SNR = 76.dB (77.dBFS) SFDR = 81.1dBc THIRD HARMONIC FREQUENCY (MHz) 图 单音 FFT(f IN = 14.1 MHz) SNR/SFDR (dbc AND dbfs) SNR (dbfs) 2 SFDR (dbc) SNR (dbc) SFDR (dbfs) INPUT AMPLITUDE (dbfs) 图 单音 SNR/SFDR 与输入幅度 (A IN ) 的关系 (f IN = MHz) Rev. A Page 17 of 44

18 , 18, 16, 2.17 LSB rms 14, SNR/SFDR (dbfs) 1 9 SNRFS (DITHER ON) SNRFS (DITHER OFF) SFDRFS (DITHER ON) SFDRFS (DITHER OFF) NUMBER OF HITS 12, 1, 8, 6, 8 4, 2, INPUT AMPLITUDE (dbfs) 图 单音 SNR/SFDR 与输入幅度 (A IN ) 的关系 (f IN = 3 MHz, 扰动禁用 ) N 11 N 1 N 9 N 8 N 7 N 6 N 5 N 4 N 3 N 2 N 1 N N + 1 N + 2 N + 3 N + 4 N + 5 N + 6 N + 7 N + 8 N + 9 N + 1 N + 11 OUTPUT CODE 图 接地输入直方图 SNR/SFDR (dbfs/dbc) C 4 C +25 C +25 C +85 C +85 C INL ERROR (LSB) DITHER ENABLED DITHER DISABLED INPUT FREQUENCY (MHz) 图 单音 SNR/SFDR 与输入频率 (f IN ) 的关系 (2 V 峰峰值满量程 ) , 2, 3, 4, 5, 6, OUTPUT CODE 图 INL 误差 (f IN = 9.7 MHz) SNR/SFDR (dbfs AND dbc) SNR, CHANNEL B SFDR, CHANNEL B SNR, CHANNEL A SFDR, CHANNEL A DNL ERROR (LSB) SAMPLE RATE (MSPS) 图 单音 SNR/SFDR 与采样率 (f s ) 的关系 (f IN = 7.1 MHz) , 2, 3, 4, 5, 6, OUTPUT CODE 图 DNL 误差 (f IN = 9.7 MHz) Rev. A Page 18 of 44

19 2 15MSPS 6dBFS SNR = 78.2dB (79.2dBFS) SFDR = 9dBc 2 15MSPS 1dBFS SNR = 74.dB (75.dBFS) SFDR = 79dBc 4 4 AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC FREQUENCY (MHz) 图 单音 FFT(f IN = 2.4 MHz) FREQUENCY (MHz) 图 单音 FFT(f IN = 2.3 MHz) MSPS 1dBFS SNR = 77.5dB (78.5dBFS) SFDR = 93.dBc 2 15MSPS 6dBFS SNR = 72.7dB (78.7dBFS) SFDR = 97.6dBc 4 4 AMPLITUDE (dbfs) THIRD HARMONIC SECOND HARMONIC AMPLITUDE (dbfs) THIRD HARMONIC SECOND HARMONIC FREQUENCY (MHz) FREQUENCY (MHz) 图 单音 FFT(f IN = 7.1 MHz) 图 单音 FFT(f IN = 7.1 MHz, 扰动使能 ) AMPLITUDE (dbfs) MSPS 1dBFS SNR = 75.7dB (76.7dBFS) SFDR = 85.5dBc THIRD HARMONIC SECOND HARMONIC FREQUENCY (MHz) 图 单音 FFT(f IN = 14.1 MHz) SNR/SFDR (dbc AND dbfs) SNR (dbfs) 2 SFDR (dbc) SNR (dbc) SFDR (dbfs) INPUT AMPLITUDE (dbfs) 图 单音 SNR/SFDR 与输入幅度 (A IN ) 的关系 (f IN = MHz) Rev. A Page 19 of 44

20 12 25, 2.23 LSB rms 11 2, SNR/SFDR (dbfs) 1 9 SNRFS (DITHER ON) SNRFS (DITHER OFF) SFDRFS (DITHER ON) SFDRFS (DITHER OFF) NUMBER OF HITS 15, 1, 8 5, INPUT AMPLITUDE (dbfs) 图 单音 SNR/SFDR 与输入幅度 (A IN ) 的关系 (f IN = 3 MHz, 扰动禁用 ) N 11 N 1 N 9 N 8 N 7 N 6 N 5 N 4 N 3 N 2 N 1 N N + 1 N + 2 N + 3 N + 4 N + 5 N + 6 N + 7 N + 8 N + 9 N + 1 N + 11 OUTPUT CODE 图 接地输入直方图 SNR/SFDR (dbfs AND dbc) C 4 C +25 C +25 C +85 C +85 C INL ERROR (LSB) DITHER ENABLED DITHER DISABLED INPUT FREQUENCY (MHz) 图 单音 SNR/SFDR 与输入频率 (f IN ) 的关系 (2 V 峰峰值满量程 ) , 2, 3, 4, 5, 6, OUTPUT CODE 图 INL 误差 (f IN = 9.7 MHz) SNR/SFDR (dbfs AND dbc) SNR, CHANNEL B SFDR, CHANNEL B SNR, CHANNEL A SFDR, CHANNEL A DNL ERROR (LSB) SAMPLE RATE (MSPS) 图 单音 SNR/SFDR 与采样率 (fs) 的关系 (f IN = 7.1 MHz) , 2, 3, 4, 5, 6, OUTPUT CODE 图 DNL 误差 (f IN = 9.7 MHz) Rev. A Page 2 of 44

21 2 125MSPS 1dBFS SNR = 77.7dB (78.7dBFS) SFDR = 9dBc 2 125MSPS 1dBFS SNR = 76.dB (77.dBFS) SFDR = 84.dBc AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC AMPLITUDE (dbfs) AMPLITUDE (dbfs) FREQUENCY (MHz) MSPS 1dBFS SNR = 77.4dB (78.4dBFS) SFDR = 91.2dBc THIRD HARMONIC SECOND HARMONIC FREQUENCY (MHz) 图 单音 FFT(f IN = 2.4 MHz) 图 单音 FFT(f IN = 3.3 MHz) 125MSPS 1dBFS SNR = 77.2dB (78.2dBFS) SFDR = 87.8dBc SECOND HARMONIC THIRD HARMONIC FREQUENCY (MHz) 图 单音 FFT(f IN = 7.1 MHz) AMPLITUDE (dbfs) AMPLITUDE (dbfs) FREQUENCY (MHz) MSPS 1dBFS SNR = 74.7dB (75.7dBFS) SFDR = 8dBc THIRD HARMONIC SECOND HARMONIC FREQUENCY (MHz) 图 单音 FFT(f IN = 14.1 MHz) 图 单音 FFT(f IN = 2.3 MHz) 125MSPS 1dBFS SNR = 74.3dB (75.3dBFS) SFDR = 78.5dBc THIRD HARMONIC SECOND HARMONIC FREQUENCY (MHz) 图 单音 FFT(f IN = 22.1 MHz) Rev. A Page 21 of 44

22 2 125MSPS 6dBFS SNR = 72.2dB (78.2dBFS) SFDR = 97dBc 12 1 SFDR (dbfs) AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC SNR/SFDR (dbc AND dbfs) SFDR (dbc) SNR (dbfs) SNR (dbc) FREQUENCY (MHz) 图 单音 FFT (f IN = dbfs, 扰动使能 ) INPUT AMPLITUDE (dbfs) 图 单音 SNR/SFDR 与输入幅度 (A IN ) 的关系 (f IN = 2.4 MHz) AMPLITUDE (dbfs) MSPS 23dBFS SNR = 56.8dB (79.8dBFS) SFDR = 67.7dBc SECOND HARMONIC THIRD HARMONIC SNR/SFDR (dbc AND dbfs) SFDR (dbfs) SNR (dbfs) SFDR (dbc) SNR (dbc) FREQUENCY (MHz) 图 单音 FFT (f IN = dbfs, 扰动禁用,1M 采样点 ) INPUT AMPLITUDE (dbfs) 图 单音 SNR/SFDR 与输入幅度 (A IN ) 的关系 (f IN = MHz) MSPS 23dBFS SNR = 56.2dB (57.2dBFS) SFDR = 86.6dBc SFDR (DITHER ON) AMPLITUDE (dbfs) SECOND HARMONIC THIRD HARMONIC SNR/SFDR (dbfs) SNR (DITHER OFF) SNR (DITHER ON) SFDR (DITHER OFF) FREQUENCY (MHz) 图 单音 FFT (f IN = dbfs, 扰动使能,1M 采样点 ) INPUT AMPLITUDE (dbfs) 图 单音 SNR/SFDR 与输入幅度 (AIN) 的关系 (f IN = 3 MHz, 扰动禁用 ) Rev. A Page 22 of 44

23 SNR/SFDR (dbfs AND dbc) C 4 C +25 C +25 C +85 C +85 C SFDR/IMD3 (dbc AND dbfs) IMD3 (dbc) SFDR (dbfs) SFDR (dbc) INPUT FREQUENCY (MHz) 图 单音 SNR/SFDR 与输入频率 (f IN ) 的关系 (2 V 峰峰值满量程 ) IMD3 (dbfs) INPUT AMPLITUDE (dbfs) 图 双音 SFDR/IMD3 与输入幅度 (A IN ) 的关系 (f IN1 = MHz f IN2 = MHz f S = 125 MSPS) SNR/SFDR (dbfs/dbc) SNR (dbfs) SFDR (dbc) AMPLITUDE (dbfs) MSPS 7dBFS 7dBFS SFDR = 89dBc (96dBFS) INPUT FREQUENCY (MHz) 图 单音 SNR/SFDR 与输入频率 (f IN ) 的关系 (1 V 峰峰值满量程 ) FREQUENCY (MHz) 图 双音 FFT (f IN1 = 29.1 MHz f IN2 = 32.1 MHz) SFDR/IMD3 (dbc AND dbfs) IMD3 (dbc) SFDR (dbc) AMPLITUDE (dbfs) MSPS 7dBFS 7dBFS SFDR = 81.8dBc (88.8dBFS) 1 SFDR (dbfs) 12 IMD3 (dbfs) INPUT AMPLITUDE (dbfs) 图 双音 SFDR/IMD3 与输入幅度 (A IN ) 的关系 (f IN1 = 29.1 MHz f IN2 = 32.1 MHz f S = 125 MSPS) FREQUENCY (MHz) 图 双音 FFT (f IN1 = MHz f IN2 = MHz) Rev. A Page 23 of 44

24 SNR/SFDR (dbfs/dbc) SNR (dbfs), CHANNEL B SFDR (dbc), CHANNEL B SFDR (dbc), CHANNEL A DNL ERROR (LSB) SNR (dbfs), CHANNEL A SAMPLE RATE (MSPS) 图 单音 SNR/SFDR 与采样率 (fs) 的关系 (f IN = 7.1 MHz) ,384 32,768 49,152 65,536 OUTPUT CODE 图 DNL 误差 (f IN = 9.7 MHz) LSB rms 1 9 SFDR (dbc) NUMBER OF HITS SNR/SFDR (dbfs/dbc) SNR (dbfs) 5 4 N 1 N 9 N 8 N 7 N 6 N 5 N 4 N 3 N 2 N 1 N N + 1 N + 2 N + 3 N + 4 N + 5 N + 6 N + 7 N + 8 N + 9 N + 1 OUTPUT CODE 图 接地输入直方图 INPUT COMMON-MODE VOLTAGE (V) 图 单音 SNR/SFDR 与采样率 (fs) 的关系 (f IN = 7.1 MHz) DITHER ENABLED DITHER DISABLED 2 INL ERROR (LSB) ,384 32,768 49,152 65,536 OUTPUT CODE 图 INL 误差 (f IN = 9.7 MHz) Rev. A Page 24 of 44

25 VIN SENSE 35Ω CLK+ 1kΩ.9V 1kΩ CLK DRVDD PAD DRVDD SDIO/DCS 35Ω 26kΩ 图 55. 等效模拟输入电路 图 6. 等效 SENSE 电路 DRVDD CSB 35Ω 26kΩ 图 56. 等效时钟输入电路 图 61. 等效 CSB 输入电路 VREF 6kΩ 图 57. 数字输出 图 62. 等效 VREF 电路 PDWN 35Ω 26kΩ 图 58. 等效 SDIO/DCS 电路 图 63. 等效 PDWN 输入电路 DRVDD SCLK/DFS OR OEB 35Ω 26kΩ /DFS or OEB Input Circuit 图 59. 等效 SCLK/DFS 或 OEB 输入电路 Rev. A Page 25 of 44

26 工作原理 双核模数转换器 (ADC) 设计可用于信号分集接收 ; 两个 ADC 以相同方式处理来自两个独立天线的相同载波 另外,ADC 还可处理单独的模拟输入信号 用户能够借助 ADC 输入端的低通滤波器或带通滤波器, 对任一 f S /2 频段 ( 从直流到 2 MHz) 的信号进行采样, 这不会明显降低 ADC 的性能 ADC 可对 3 MHz 模拟输入信号进行处理, 但这会加大 ADC 的噪声和失真 在非分集应用场合, 可用作基带或直接下变频接收机 此时, 可将一个 ADC 用于 I 输入数据, 另一个用于 Q 输入数据 同步功能用于多个器件之间的同步定时 借助一个三线型 SPI 兼容的串行接口, 可对 进行编程和控制 ADC 架构 架构由一个双前端采样保持电路和其后的流水线型开关电容 ADC 组成 各个级的量化输出组合在一起, 在数字校正逻辑中最终形成一个 16 位转换结果 流水线结构允许第一级处理新的输入采样点, 而其它级继续处理之前的采样点 采样在时钟的上升沿进行 除最后一级以外, 流水线的每一级都包括一个低分辨率 Flash 型 ADC 一个开关电容数模转换器(DAC) 和一个级间余量放大器 (MDAC) MDAC 用于放大重构 DAC 输出与闪存型输入之间的差, 以用于流水线的下一级 为了便于实现闪存误差的数字校正, 每一级设定了 1 位的冗余量 最后一级仅由一个闪存型 ADC 组成 每个通道的输入级包含一个差分采样电路, 可在差分或单端模式下完成交流耦合或直流耦合 输出级模块能够实现数据对准 错误校正, 且能将数据传输到输出缓冲器 输出缓冲器需要单独供电, 以便将数字输出噪声与模拟内核隔离 在掉电期间, 输出缓冲器进入高阻态 模拟输入考虑 的模拟输入端是一个差分开关电容电路, 其处理差分输入信号的性能极佳 输入根据时钟信号, 在采样模式和保持模式之间切换 ( 见图 64) 当输入切换到采样模式时, 信号源必须能够对采样电容充电, 且在半个时钟周期内完成建立 每个输入端都串联一个小电阻, 可以降低驱动源输出级所需的峰值瞬态电流 在两个输入端之间可配置一个并联电容, 以提供动态充电电流 此无源网络能在 ADC 输入端形成低通滤波器 ; 因此, 模数转换的精度取决于应用 在中频 (IF) 欠采样应用中, 需要去掉并联电容 因为并联电容与驱动源阻抗共同作用, 会限制输入带宽 关于此话题的更多信息, 请参阅应用笔记 AN-742 开关电容 ADC 的频域响应 应用笔记 AN-827 放大器与开关电容 ADC 接口的谐振匹配方法 和 Analog Dialogue 的文章 用于宽带模数转换器的变压器耦合前端 ( S VIN+ C PAR1 VIN C PAR1 S BIAS S C S C FB C PAR2 H S S C S C C PAR2 S FB BIAS 图 64. 开关电容输入为得到最佳动态性能, 必须保证驱动 VIN+ 的源阻抗与驱动 VIN 的源阻抗相匹配, 并且使两输入保持差分平衡 内部差分基准缓冲器用于形成正负基准电压, 进而决定 ADC 内核的输入范围 ADC 内核的输入范围由该缓冲器设置为 2 VREF 输入共模 的模拟输入端无内部直流偏置 在交流耦合应用中, 用户必须提供外部偏置 为能够获得最佳性能, 建议用户对器件进行设置, 使得 VCM =.5 ( 或.9 V); 但器件在更宽的范围内都能获得合理的性能 ( 见图 54) 芯片通过 VCM 引脚提供板上共模基准电压 通过 VCM 引脚提供模拟输入共模电压 ( 典型值为.5 ) 时, 可实现芯片的最佳性能 必须用一个.1 μf 电容对 VCM 引脚去耦到地, 如 应用信息 部分所述 Rev. A Page 26 of 44

27 共模电压伺服 如果 的 VCM 输出与模拟输入之间可能存在电压损 失, 可以使能共模电压伺服 当输入采用交流耦合, 并且 VCM 输出与模拟输入之间放置一个 1 Ω 以上的电阻时, 可能会出现显著的压降, 这时应使能共模电压伺服 将寄存器 xf 的位 设置为逻辑高电平即可使能 VCM 伺服模式 在这种模式下, 监控模拟输入端的共模输入电平并调整 VCM 输出电平, 使共模输入电压保持在最佳电平 如果两个通道均工作, 则监控通道 A 不过, 如果通道 A 处于掉电或待机模式, 则监控通道 B 输入 扰动 有一个可选的扰动模式, 可以针对一个或两个通道选择该模式 扰动指将已知但随机的白噪声量 ( 一般称为 扰动 ) 注入 ADC 输入端的行为 扰动具有改善 ADC 传递函数上不同点的局部线性度的作用 当量化小信号输入时 ( 输入电平通常低于 6 dbfs), 扰动能够显著改善 SFDR 如图 65 所示, 以数字方式精确扣除扰动 DAC 施加于 ADC 输入端的扰动量, 从而使 SNR 性能下降的幅度最小 使能扰动时, 扰动 DAC 由一个伪随机数发生器 (PN 发生器 ) 驱动 在 中, 扰动 DAC 经过精密校准,SNR 和 SINAD 性能所受的影响非常小 当扰动使能时,SNR 和 SINAD 的典型下降值分别只有 1 db 和.8 db VIN DITHER DAC PN GEN ADC CORE DITHER ENABLE 图 65. 扰动框图 DOUT 大信号 FFT 在大多数情况下, 扰动不会改善接近满量程的大信号输入 ( 例如 1 dbfs 输入 ) 的 SFDR 对于大信号输入,SFDR 通常受限于前端采样失真, 扰动无法改善这一状况 然而, 即使是这种大信号输入, 扰动对某些应用也可能有用, 因为它能使噪底更平 含有器件随机失配所引起的小 DNL 误差, 这是流水线型 ADC 的常见现象 ; 这种误差会产生杂散或干扰音, 使得不同器件的噪底呈现为随机的杂散分布 虽然这些干扰音一般都非常低, 不会限制 ADC 量化 大信号输入时的 SFDR 性能, 但扰动会将其转换为噪声, 产生更平的噪底 小信号 FFT 对于小信号输入, 前端采样电路对失真的贡献一般非常小, 因此,SFDR 可能会受 DNL 误差 ( 源于随机器件失配 ) 所引起的干扰音限制 因此, 对于小信号输入 ( 通常低于 6 dbfs), 扰动能够通过将这些 DNL 干扰音转换为白噪声而显著改善 SFDR 静态线性度扰动还能消除 ADC INL 传递函数中的局部陡峭不连续部分, 从而降低整体峰到峰 INL 在接收机应用中, 扰动有助于减小会引起小信号增益误差的 DNL 误差 通常, 解决这一问题的方法是将输入噪声设置得比转换器噪声高 5 db 到 1 db 而利用转换器内置的扰动功能来校正 DNL 误差, 就可以降低输入噪声要求 差分输入配置通过差分输入配置驱动 时, 可实现芯片的最佳性能 在基带应用中,AD8138 ADA 和 ADA 差分驱动器能够为 ADC 提供出色的性能和灵活的接口 通过 的 VCM 引脚, 可以方便地设置 ADA 的输出共模电压 ( 见图 66); 驱动器可以配置为 Sallen-Key 滤波器拓扑电路结构, 从而对输入信号进行带宽限制 15pF 2Ω 33Ω 15Ω 9Ω VIN 76.8Ω VIN 5pF ADA µF 33Ω 15Ω 12Ω VIN+ VCM 15pF 2Ω 图 66. 利用 ADA 进行差分输入配置在 SNR 为关键参数的基带应用中, 建议使用的输入配置是差分变压器耦合, 如图 67 的示例 为实现模拟输入偏置, 须将 VCM 电压连接到至变压器次级绕组的中心抽头处 C2 R2 VIN+ R1 2V p-p 49.9Ω C1 R1 R2 VIN VCM.1µF C2 图 67. 差分变压器耦合配置 Rev. A Page 27 of 44

28 在选择变压器时, 必需考虑其信号特性 大多数射频变压器在工作频率低于几兆赫兹时, 产生饱和现象 信号功率过大也可导致内核饱和, 从而导致失真 当输入频率处于第二或更高奈奎斯特区域时, 大多数放大器的噪声性能无法满足要求以达到 真正的 SNR 性能 在 SNR 为关键参数的应用中, 建议使用的输入配置是差分双巴伦耦合 ( 见图 68) 在这种配置中, 输入交流耦合,CML 通过一个 33 Ω 电阻提供给各输入 这些电阻补偿输入巴伦的损耗, 向驱动器提供 5 Ω 阻抗 在双巴伦和变压器配置中, 输入电容和电阻的值取决于输入频率和源阻抗, 并且可能需要降低或去掉 表 1 列出了设置 RC 网络的建议值 当输入频率较高时, 将铁氧体磁珠与电阻串联并去掉电容可以实现良好的性能 不过, 这些值取决于输入信号, 且只能用作初始参考 表 1. RC 网络示例 频率范围 (MHz) 串联电阻 R1 (Ω) 差分电容 C1 (pf) 串联电阻 R2 (Ω) 并联电容 C2 (pf) to 至 至 去掉 66 去掉 1 这种配置中,R1 为铁氧体磁珠, 其值为 1 1 MHz 频率在第二奈奎斯特区域内的时候, 除了使用变压器耦合输入外, 还可以使用 AD8352 差分驱动器, 实例如图 69 所示 更多信息参见 AD8352 数据手册 2V p-p.1µf P A S S P.1µF.1µF 33Ω 33Ω.1µF C2 R1 C1 R1 R2 R2 VIN+ VIN VCM C 图 68. 差分双巴伦输入配置 V CC.1µF Ω ANALOG INPUT C D R D R G ANALOG INPUT Ω.1µF , AD µF.1µF.1µF.1µF R 2Ω C 2Ω R.1µF VIN+ VIN VCM 图 69. 利用 AD8352 进行差分输入配置

29 基准电压源 内置稳定 精确的基准电压源 通过改变施加于 的基准电压 ( 内部基准电压或外部基准电压 ), 可以调整电压输入范围 ADC 输入范围跟随基准电压呈线性变化 在接下来的部分中, 将对各种基准电压模式进行介绍 基准电压去耦 部分详细描述基准电压的最佳 PCB 布局布线 内部基准电压连接 的内置比较器可检测出 SENSE 引脚的电压, 从而将基准电压配置成四种不同的模式 ( 见表 11) 如果 SENSE 引脚接地, 则基准放大器开关与内部电阻分压器相连 ( 见图 7), 因而将 VREF 设为 1. V( 对于 2. V 峰峰值满量程输入 ) 在这种模式下,SENSE 接地, 也可以通过 SPI 端口调整满量程, 方法是调整寄存器 x18 的位 6 和位 7 利用这些位可以将满量程更改为 1.25 V 峰峰值 1.5 V 峰峰值 1.75 V 峰峰值或默认的 2. V 峰峰值, 如表 17 所示 将 SENSE 引脚与 VREF 引脚相连, 可将基准放大器输出端切换至 SENSE 引脚, 从而形成一个环路, 提供.5 V 基准输出电压 ( 对于 1 V 峰峰值满量程输入 ) 1.µF.1µF VIN+A/VIN+B VREF VIN A/VIN B R2 SENSE R1 SELECT LOGIC.5V 图 71. 可编程基准电压配置 如果芯片与一个外部电阻分压器相连 ( 如图 71), 则开关也 切换至 SENSE 引脚 这样, 可使基准放大器进入同相模式 ;VREF 输出端电压的计算公式如下 : R2 VREF = R1 无论芯片使用内部基准电压还是外部基准电压,ADC 的电压输入范围始终是基准电压引脚 (VREF) 电压的两倍 ADC CORE VIN+A/VIN+B VIN A/VIN B ADC CORE 如需利用 的内部基准电压来驱动多个转换器, 从而提高增益的匹配度, 则必须考虑到其它转换器对基准电压的负载 图 72 说明负载如何影响内部基准电压 1.µF.1µF VREF SENSE SELECT LOGIC.5V 图 7. 内部基准电压配置 REFERENCE VOLTAGE ERROR (%) VREF = 1V VREF =.5V 表 11. 基准电压配置汇总 LOAD CURRENT (ma) 所选模式 SENSE 电压 相应的 VREF (V) 相应的差分范围 (Vp-p) 外部基准电压 N/A 2 外部基准电压 内部固定基准电压 VREF.5 1. 可编程基准电压 内部固定基准电压.2 V 至 VREF R ( 见图 71) 2 VREF R1 AGND to.2 V 图 72. 基准电压精度与负载电流的关系 Rev. A Page 29 of 44

30 外部基准电压 采用外部基准电压有可能进一步提高 ADC 增益精度 改善热漂移特性 图 73 显示内部基准电压为 1. V 时的典型漂移特性 将 SENSE 引脚与 相连, 可以禁用内部基准电压, 从而允许使用外部基准电压 外部基准电压等效为 6 kω 负载 ( 见图 62) 内部缓冲器为 ADC 内核生成正 负满量程基准电压 因此, 外部基准电压的最大值为 1. V REFERENCE VOLTAGE ERROR (mv) VREF = 1.V TEMPERATURE ( C) CLK+ 4pF 图 73. 典型 VREF 漂移 时钟输入考虑为了充分发挥芯片的性能, 应利用一个差分信号作为 采样时钟输入端 (CLK+ 和 CLK ) 的时钟信号 通常, 应使用一个变压器或两个电容器将该信号交流耦合到 CLK+ 引脚和 CLK 引脚内 CLK+ 和 CLK 引脚有内部偏置 ( 见图 74), 无需外部偏置 如果这些输入悬空, 应将 CLK 引脚拉低以防止杂散时钟.9V 图 74. 等效时钟输入电路 4pF CLK 时钟输入选项 的时钟输入结构非常灵活 CMOS LVDS LVPECL 或正弦波信号均可作为其时钟输入信号 无论采用哪种信号, 都必须考虑到时钟源抖动 ( 见 抖动考虑 部分说明 ) 图 75 和图 76 显示两种为 提供时钟信号的首选方 ( 时钟速率可达 625 MHz) 利用射频巴伦或射频变压器, 可将低抖动时钟源的单端信号转换成差分信号 对于 125 MHz 至 625 MHz 的时钟频率, 建议采样射频巴伦配置 ; 对于 1 MHz 至 2 MHz 的时钟频率, 建议采样射频变压器配置 跨接在变压器 / 巴伦次级上的背对背肖特基二极管可以将输入到 中的时钟信号限制为约差分.8 V 峰峰值 这样, 既可以防止时钟的大电压摆幅馈通至 的其它部分, 还可以保留信号的快速上升和下降时间, 这一点对低抖动性能来说非常重要 CLOCK INPUT CLOCK INPUT CLOCK INPUT CLOCK INPUT 5kΩ CLOCK INPUT CLOCK INPUT 5kΩ Mini-Circuits ADT1-1WT, 1:1Z.1µF.1µF XFMR 5Ω 1Ω.1µF 5Ω 1nF 1nF.1µF.1µF 5kΩ.1µF.1µF 5kΩ.1µF.1µF.1µF AD951x PECL DRIVER AD951x LVDS DRIVER 24Ω SCHOTTKY DIODES: HSMS2822 SCHOTTKY DIODES: HSMS Ω 1Ω ADC CLK+ CLK 图 75. 变压器耦合差分时钟 ( 频率可达 2 MHz) ADC CLK+ CLK 图 76. 巴伦耦合差分时钟 ( 频率可达 625 MHz) 如果没有低抖动的时钟源, 那么, 另一种方法是对差分 PECL 信号进行交流耦合, 并传输至采样时钟输入引脚 ( 如图 77 所示 ) AD951/AD9511/AD9512/AD9513/AD9514/ AD9515/AD9516/AD9517/AD9518 时钟驱动器具有出色的抖动性能.1µF 1Ω.1µF.1µF.1µF 图 77. 差分 PECL 采样时钟 ( 频率可达 625 MHz) CLK CLK+ CLK CLK ADC 第三种方法是对差分 LVDS 信号进行交流耦合, 并传输至采样时钟输入引脚 ( 如图 78 所示 ) AD951/AD9511/ AD9512/AD9513/AD9514/AD9515/AD9516/AD 9517/AD9518 时钟驱动器具有出色的抖动性能 ADC 图 78. 差分 LVDS 采样时钟 ( 频率可达 625 MHz) Rev. A Page 3 of 44

31 在某些应用中, 可以利用单端 CMOS 信号来驱动采样时钟输入 在此类应用中,CLK+ 引脚应直接由 CMOS 门电路驱动,CLK 引脚应通过一个.1 μf 电容旁路至地 ( 见图 79) CLOCK INPUT 5Ω 1.1µF V CC 1kΩ 1kΩ 1 5Ω RESISTOR IS OPTIONAL. AD951x CMOS DRIVER OPTIONAL 1Ω.1µF.1µF CLK+ ADC CLK 图 79. 单端 1.8 V CMOS 输入时钟 ( 频率可达 2 MHz) 输入时钟分频器 内置一个输入时钟分频器, 可对输入时钟进行 1 至 8 整数倍分频 对于分频比 1 2 或 4, 占空比稳定器 (DCS) 是可选的 对于其它分频比 ( 和 8), 必须使能占空比稳定器才能保证器件正常工作 利用外部 SYNC 输入信号, 可同步 时钟分频器 通过对寄存器 x1 的位 1 和位 2 进行写操作, 可以设置每次收到 SYNC 信号或者仅第一次收到 SYNC 信号后, 对时钟分频器再同步 有效 SYNC 可使分频器复位至初始状态 该同步特性可让多个器件的时钟分频器对准, 从而保证同时进行输入采样 时钟占空比典型的高速 ADC 利用两个时钟边沿产生不同的内部定时信号, 因此, 它对时钟占空比非常敏感 为保持 ADC 的动态性能, 对时钟占空比的容差有严格要求 内置一个占空比稳定器 (DCS), 可对非采样边沿 ( 下降沿 ) 进行重新定时, 并提供标称占空比为 5% 的内部时钟信号 因此, 用户可提供的时钟输入占空比范围非常广, 且不会影响 的性能 当 DCS 使能时, 在很宽的占空比范围内, 噪声和失真性能几乎是平坦的 输入上升沿的抖动依然非常重要, 且无法借助内部稳定电路来轻松降低这种抖动 当时钟速率低于 2 MHz( 标称值 ) 时, 占空比控制环路没有作为 在时钟速率动态改变的应用中, 必须考虑与环路相关的时间常量 在 DCS 环路重新锁定输入信号前, 都需要等待 1.5 μs 至 5 μs 的时间 在环路处于非锁定状态时,DCS 环路被旁路, 内部器件定时取决于输入时钟信号的占空比 在此类应用中, 建议禁用占空比稳定器 在所有其它应用中, 建议使能 DCS 电路, 以便获得最佳交流性能 抖动考虑高速 高分辨率 ADC 对时钟输入信号的质量非常敏感 对于接近满量程的输入, 在给定的输入频率 (f INPUT ) 下, 由于抖动 (t JRMS ) 造成的信噪比 (SNR) 下降 ( 相对于低频信噪比 SNR LF ) 可通过下式计算 : ( SNR LF / 1) SNRHF = 1 log[(2π finput tjrms) ] 上式中, 均方根孔径抖动表示时钟输入抖动规格 中频欠采样应用对抖动尤其敏感 ( 如图 8 所示 ) 图 8 所示曲线的测量条件是使用抖动约为 65 fs 的 ADC 时钟源, 它与 固有的 7 fs 抖动共同产生所示的结果 SNR (dbc) 8.5ps 75 MEASURED 7.2ps ps 55 1.ps 1.5ps k INPUT FREQUENCY (MHz) 图 8. 信噪比与输入频率和抖动的关系当孔径抖动可能影响 的动态范围时, 应将时钟输入信号视为模拟信号 时钟驱动器电源应与 ADC 输出驱动器电源分离, 以免在时钟信号内混入数字噪声 低抖动的晶体控制振荡器可提供最佳时钟源 如果时钟信号来自其它类型的时钟源 ( 通过门控 分频或其它方法 ), 则需要在最后一步中利用原始时钟进行重定时 如需更深入了解与 ADC 相关的抖动性能信息, 请参阅应用笔记 AN-51 和 AN-756( 通道 / 芯片同步 有一个同步 (SYNC) 输入端, 允许用户通过灵活的同步选项实现时钟分频器同步 时钟分频器的同步特性可保证多个 ADC 的采样时钟同步 可以使能输入时钟分频器以在第一次或每次出现 SYNC 信号时进行同步 SYNC 输入信号在内部与采样时钟同步, 但为避免多个器件之间出现定时不确定性,SYNC 输入信号应在外部与输入时钟信号同步, 满足表 5 所示的建立和保持时间要求 SYNC 输入信号应由单端 CMOS 型信号驱动 Rev. A Page 31 of 44

32 功耗和待机模式 如图 81 所示, 的功耗随着采样速率而变化 在 CMOS 输出模式下, 数字功耗主要由数字驱动器的强度和每个输出位的负载大小决定 最大 DRVDD 电流值 (IDRVDD) 的计算公式如下 : TOTAL POWER (W) TOTAL POWER (W) IDRVDD = VDRVDD CLOAD fclk N 其中 N 为输出位数 ( 对于,N = 32+2 个 DCO 输出 ) 当每个输出位在每个时钟周期内都发生切换时 ( 即以 f CLK /2 的奈奎斯特频率产生满量程方波时 ), 电流达到最高值 实际操作中,DRVDD 电流由输出位切换的平均数确定, 该平均数取决于采样速率和模拟输入信号的特性 降低输出驱动器的容性负载可以降低数字功耗 图 81 中的数据是在 LVDS 输出模式下, 采用与测量典型性能特性相同的工作条件得出 I TOTAL POWER IDRVDD ENCODE FREQUENCY (MHz) 图 功率和电流与编码频率的关系 (LVDS 输出模式 ) TOTAL POWER I I DRVDD ENCODE FREQUENCY (MSPS) 图 功率和电流与编码频率的关系 (LVDS 输出模式 ) SUPPLY CURRENT (A) SUPPLY CURRENT (A) TOTAL POWER (W) I TOTAL POWER I DRVDD ENCODE FREQUENCY (MSPS) 图 功率和电流与编码频率的关系 (LVDS 输出模式 ) 置位 PDWN( 通过 SPI 端口或将 PDWN 引脚置位高电平 ), 可使 进入掉电模式 在这种状态下,ADC 的典型功耗为 3.3 mw 在掉电模式下, 输出驱动器处于高阻抗状态 将 PDWN 引脚置位低电平后, 返回正常工作模式 在掉电模式下, 通过关闭基准电压 基准电压缓冲器 偏置网络以及时钟, 可实现低功耗 进入低调电模式时, 内部电容放电 ; 返回正常工作模式时, 内部电容必须重新充电 使用 SPI 端口接口时, 用户可将 ADC 置于掉电模式或待机模式 如需较短的唤醒时间, 可以使用待机模式, 该模式下内部基准电压电路处于通电状态 数字输出 输出驱动器可以配置为与 1.8 V CMOS 逻辑系列接口 此外, 使用一个 1.8 V DRVDD 电源, 也可将 配置为 LVDS 输出 ( 标准 ANSI 或小输出摆幅模式 ) 在 CMOS 输出模式下, 输出驱动器应能够提供足够的输出电流, 以便驱动各种逻辑电路 然而, 大驱动电流可能导致在电源信号中产生毛刺脉冲, 影响转换器的性能 因此, 在那些需要 ADC 来驱动大容性负载或较大扇出的应用中, 可能需要用到外部缓冲器或锁存器 默认输出模式为 CMOS, 各通道在单独的总线上输出, 如图 2 所示 也可以通过 SPI 端口将输出配置为交错 CMOS 模式 在这种交错 CMOS 模式下, 两个通道的数据均通过通道 A 输出位输出, 通道 B 输出则置于高阻态模式 交错 CMOS 输出模式的时序图见图 3 在外部引脚模式下, 设置 SCLK/DFS 引脚可以控制数据以偏移二进制格式或二进制补码格式输出 ( 见表 12) SUPPLY CURRENT (A)

33 如应用笔记 AN-877 通过 SPI 与高速 ADC 接口 中所述, 在 SPI 控制模式下, 数据的输出格式可选择偏移二进制 二进制补码或格雷码 表 12. SCLK/DFS 模式选择 ( 外部引脚模式 ) 引脚电压 SCLK/DFS SDIO/DCS AGND 偏移二进制 ( 默认 ) 二进制补码 DCS 禁用 DCS 使能 ( 默认 ) 数据输出使能功能 (OEB) 的数字输出引脚具有灵活的三态功能 三态模式通过 OEB 引脚或 SPI 接口使能 若 OEB 引脚处于低电平状态, 则使能输出数据驱动器和 DCO 若 OEB 引脚处于高电平状态, 则将输出数据驱动器和 DCO 置于高阻态 OEB 功能不适用于快速访问数据总线 注意,OEB 以数据输出驱动器电源电压 (DRVDD) 为基准, 且不得高于该电压 使用 SPI 接口时, 通过寄存器 x14 的位 4( 输出使能位 ), 可以独立设置每个通道的数据输出和 DCO 三态 时序 提供流水线延迟为 12 个时钟周期的锁存数据 在经过时钟信号上升沿后的一个传播延迟时间 (tpd) 之后, 产生输出数据 为降低 内的瞬时现象, 应尽可能缩短输出数据线的长度并降低输出负载 瞬时现象可降低转换器的动态性能 的典型最低转换速率为 1 MSPS 当时钟速率低于 1 MSPS 时, 芯片的动态性能会有所下降 数据时钟输出 (DCO) 提供两路数据时钟输出 (DCO) 信号, 用于采集外部寄存器中的数据 在 CMOS 输出模式下, 数据输出在 DCO 的上升沿有效, 除非通过 SPI 改变了 DCO 时钟的极性 在 LVDS 输出模式下,DCO 和数据输出开关沿接近一致 通过 SPI 寄存器 x17 可以给 DCO 输出增加额外延迟, 以延长数据建立时间 这种情况下, 通道 A 输出数据在 DCO 的上升沿有效, 通道 B 输出数据在 DCO 的下降沿有效 有关输出模式的图形化时序说明, 参见图 2 图 3 和图 4 表 13. 输出数据格式 输入 (V) 条件 (V) 偏移二进制输出模式 二进制补码模式 超量程 VIN+ VIN < VREF.5 LSB 1 1 VIN+ VIN = VREF 1 VIN+ VIN = 1 VIN+ VIN = +VREF 1. LSB VIN+ VIN > +VREF.5 LSB Rev. A Page 33 of 44

34 内置自测 (BIST) 和输出测试 包括内置测试功能, 支持对各通道的完整性验证, 同时也有利于电路板级调试 内置自测 (BIST) 功能可以对 数字数据路径的完整性进行验证 此外还提供了多种输出测试选项, 以便将可预测的值放在 的输出上 内置自测 (BIST) BIST 能够对所选 信号路径的数字部分进行详尽的测试 使能时, 从内部伪随机噪声 (PN) 源到数字数据路径, 从 ADC 模块输出开始执行测试 BIST 序列运行 512 个周期后停止 通道 A 或通道 B 的 BIST 签名值置于寄存器 x24 和寄存器 x25 中 如果选择一个通道, 其 BIST 签名将写入这两个寄存器 如果选择两个通道, 则通道 A 的结果置于 BIST 签名寄存器中 测试期间输出不断开, 因此可以观察到 PN 序列的运行过程 根据寄存器 xe 位 2 中的值不同,PN 序列既可以从上一个值继续, 也可以复位到开始值 BIST 签名结果视通道配置而定 输出测试模式输出测试选项如表 17 所示 当使能输出测试模式时,ADC 的模拟部分与数字后端模块断开, 测试码经过输出格式化模块 有些测试码需要进行输出格式化, 有些则不需要 如果设置寄存器 xd 的位 4 或位 5, 使 PN 复位位用来将发生器保持在复位模式, 则可以强制设定 PN 序列的种子值 执行这些测试时, 模拟信号可有可无 ( 如有, 则忽略模拟信号 ), 但编码时钟必不可少 如需了解详细信息, 请参阅应用笔记 AN-877: 通过 SPI 与高速 ADC 接口 Rev. A Page 34 of 44

35 串行端口接口 (SPI) 串行端口接口 (SPI) 允许用户利用 ADC 内部的一个 结构化寄存器空间来配置转换器, 以满足特定功能和操作的需要 SPI 具有灵活性, 可根据具体的应用进行定制 通过串行端口, 可访问地址空间 对地址空间进行读写 存储空间以字节为单位进行组织, 并且可以进一步细分成多个区域, 如存储器映射部分所述 如需了解详细操作信息, 请参阅应用笔记 AN-877: 通过 SPI 与高速 ADC 接口 使用 SPI 的配置该 ADC 的 SPI 由三部分组成 :SCLK/DFS 引脚 SDIO/DCS 引脚和 CSB 引脚 ( 见表 14) SCLK/DFS( 串行时钟 ) 引脚用于同步 ADC 的读出和写入数据 SDIO/DCS( 串行数据输入 / 输出 ) 双功能引脚允许将数据发送至内部 ADC 存储器映射寄存器或从寄存器中读出数据 CSB( 片选信号 ) 引脚是低电平有效控制引脚, 它能够使能或者禁用读写周期 表 14. 串行端口接口引脚 引脚 SCLK SDIO CSB 功能串行时钟 串行移位时钟输入, 用来同步串行接口的读 写操作 串行数据输入 / 输出 双功能引脚 ; 通常用作输入或输出, 取决于发送的指令和时序帧中的相对位置 片选信号 低电平有效控制信号, 用来选通读写周期 CSB 的下降沿与 SCLK 的上升沿共同决定帧的开始 图 84 为串行时序图范例, 相应的定义见表 5 CSB 可以在多种模式下工作 当 CSB 始终维持在低电平状态时, 器件一直处于使能状态 ; 这称作流 CSB 可以在字节之间停留在高电平, 这样可以允许其他外部时序 CSB 引脚拉高时,SPI 功能处于高阻态模式 在该模式下, 可以开启 SPI 引脚的第二功能 在一个指令周期内, 传输一条 16 位指令 在指令传输后将进行数据传输, 数据长度由 W 位和 W1 位共同决定 除了字长, 指令周期还决定串行帧是读操作指令还是写操作指令, 从而通过串行端口对芯片编程或读取片上存储器内的数据 多字节串行数据传输帧的第一个字节的第一位表示发出的是读命令还是写命令 如果指令是回读操作, 则执行回读操作会使串行数据输入 / 输出 (SPIO) 引脚的数据传输方向, 在串行帧的一定位置由输入改为输出 所有数据均由 8 位字组成 数据可通过 MSB 优先模式或 LSB 优先模式进行发送 芯片上电后, 默认采用 MSB 优先的方式, 可以通过 SPI 端口配置寄存器来更改数据发送方式 如需了解更多关于该特性及其它特性的信息, 请参阅应用笔记 AN-877: 通过 SPI 与高速 ADC 接口 CSB t DS t HIGH t CLK t S t DH t LOW t H SCLK DON T CARE DON T CARE SDIO DON T CARE R/W W1 W A12 A11 A1 A9 A8 A7 D5 D4 D3 D2 D1 D DON T CARE 图 84. 串行端口接口时序图 Rev. A Page 35 of 44

36 硬件接口表 14 中所描述的引脚包括用户编程器件与 的串行端口之间的物理接口 当使用 SPI 接口时,SCLK 引脚和 CSB 引脚用作输入引脚 SDIO 引脚是双向引脚, 在写入阶段, 用作输入引脚 ; 在回读阶段, 用作输出引脚 SPI 接口非常灵活,FPGA 或微控制器均可控制该接口 应用笔记 AN-812 基于微控制器的串行端口接口 (SPI) 启动电路 中详细介绍了一种 SPI 配置方法 当需要转换器充分发挥其全动态性能时, 应禁用 SPI 端口 通常 SCLK 信号 CSB 信号和 SDIO 信号与 ADC 时钟是异步的, 因此, 这些信号中的噪声会降低转换器性能 如果其它器件使用板上 SPI 总线, 则可能需要在该总线与 之间连接缓冲器, 以防止这些信号在关键的采样周期内, 在转换器的输入端发生变化 当不使用 SPI 接口时, 有些引脚用作第二功能 在器件上电期间, 当引脚与 或接地端连接时, 这些引脚可起到特定的作用 数字输出部分介绍了 支持的绑定功能 不使用 SPI 的配置在不使用 SPI 控制寄存器接口的应用中,SDIO/DCS 引脚 SCLK/DFS 引脚 OEB 引脚和 PDWN 引脚用作独立的 CMOS 兼容控制引脚 当器件上电后, 假设用户希望将这些引脚用作静态控制线, 分别控制占空比稳定器 输出数据格式 输出使能和掉电特性控制 在此模式下,CSB 片选引脚应与 相连, 用于禁用串行端口接口 表 15. 模式选择 引脚 外部电压 配置 SDIO/DCS ( 默认 ) AGND SCLK/DFS AGND ( 默认 ) OEB AGND ( 默认 ) PDWN AGND ( 默认 ) SPI 访问特性表 16 简要说明了可通过 SPI 访问的一般特性 如需详细了解这些特性, 请参阅应用笔记 AN-877: 通过 SPI 与高速 ADC 接口 器件特定的特性详见表 17( 外部存储器映射寄存器表 ) 表 16. 可通过 SPI 访问的特性特性名称描述 模式 时钟 失调测试 I/O 输出模式输出相位输出延迟 VREF 占空比稳定器使能占空比稳定器禁用二进制补码使能偏移二进制使能 输出处于高阻抗状态输出使能芯片处于掉电或待机状态正常工作 允许用户设置掉电模式或待机模式允许用户访问 DCS, 设置时钟分频器, 设置时钟分频器相位, 以及使能同步允许用户以数字方式调整转换器失调允许用户设置测试模式, 以便在输出位上获得已知数据允许用户设置输出模式, 包括 LVDS 允许用户设置输出时钟极性允许用户改变 DCO 延迟允许用户设置基准电压 当器件处于 SPI 模式时,PDWN 和 OEB 引脚仍然有效 为通过 SPI 控制输出使能和掉电, 应将 OEB 和 PDWN 引脚设为默认状态

37 存储器映射读取存储器映射寄存器表 存储器映射寄存器表的每一行有 8 位 存储器映射大致分 为四个部分 : 芯片配置寄存器 ( 地址 x 至地址 x2); 通 道索引和传送寄存器 ( 地址 x5 至地址 xff);adc 功能寄 存器, 包括设置寄存器 控制寄存器和测试寄存器 ( 地址 x8 至地址 x3); 以及数字特性控制寄存器 ( 地址 x1) 存储器映射寄存器表 ( 表 17) 记录了每个十六进制地址及其十六进制默认值 位 7(MSB) 栏为给定十六进制默认值的起始位 例如,VREF 选择寄存器 ( 地址 x18) 的十六进制默认值为 xc 这表明, 位 7 = 1 位 6 = 1 其余位均为 此设置是默认的基准电压选择设置 默认值对应 2. V 峰峰基准电压 如需了解更多关于该功能及其它功能的信息, 请参阅应用笔记 AN-877: 通过 SPI 与高速 ADC 接口 该应用笔记详细描述了寄存器 x 至寄存器 xff 控制的功能 存储器映射寄存器表 部分介绍了其它寄存器 ( 寄存器 x1) 禁用的地址此器件目前不支持表 17 中未包括的所有地址和位 有效地址中未使用的位应写为 在该地址( 例如 : 地址 x18) 仅有部分位处于禁用状态时, 才可以对这些位置进行写操作 如果整个地址 ( 例如 : 地址 x13) 均禁用, 则不应对该地址进行写操作 逻辑电平以下是逻辑电平的术语说明 : 置位 指将某位设置为逻辑 1 或向某位写入逻辑 1 清除位 指将某位设置为逻辑 或向某位写入逻辑 传送寄存器映射地址 x8 至地址 x18 和地址 x3 被屏蔽 除非通过向地址 xff 写入 x1, 设置传输位, 以发出传输命令, 否则, 向这些地址进行写操作不会影响器件的运行 这样, 设置传输位时, 就可以在内部同时更新这些寄存器 设置传输位时, 进行内部更新, 且传输位自动清零 特定通道寄存器可通过编程, 单独为每个通道设置某些通道功能 ( 例如 : 信号监控阈值 ) 在这些情况下, 每个通道在内部复制通道地址位置 这些寄存器及相应的局部寄存器位, 见表 17 通过设置寄存器 x5 的通道 A 位或通道 B 位, 可访问这些局部寄存器及相应位 如果这两个位均置位, 后续写操作将影响两个通道的寄存器 在一个读周期内, 仅允许将一个通道位 ( 通道 A 位或通道 B 位 ) 置位, 以便对其中的一个或两个寄存器执行读操作 如果在一个 SPI 读周期内置位两个通道位, 则器件返回通道 A 的值 表 17 给出的全局寄存器及相应位会影响整个器件或通道的特性, 不允许分别设置每个通道 寄存器 x5 中的设置不影响全局寄存器及相应位的值 默认值 复位后, 将向关键寄存器内载入默认值 表 17( 存储器映像寄存器表 ) 内列出了各寄存器的默认值 Rev. A Page 37 of 44

38 存储器映射寄存器表此器件目前不支持表 17 中未包括的所有地址和位 表 17. 存储器映射寄存器 地址 ( 十六进制 ) 寄存器名称芯片配置寄存器 SPI 端口配置 ( 全局 ) 位 7 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 位 (LSB) 默认值 ( 十六进制 ) 默认值注释 x LSB 优先 软复位 1 1 软复位 LSB 优先 x18 半字节之间是镜 像关系, 使得无 论在何种移位模 式下,LSB 优先 或 MSB 优先模式 寄存器均能正确 记录数据 x1 芯片 ID ( 全局 ) 8 位芯片 ID[7:] ( = x32)( 默认 ) x32 只读 x2 芯片等级 ( 全局 ) 禁用 禁用 速度等级 ID 1 = 125 MSPS 1 = 15 MSPS 11 = 8 MSPS 禁用禁用禁用禁用 速度等级 ID, 用来区分器件 ; 只读 通道索引和传送寄存器 x5 通道索引 禁用 禁用 禁用 禁用 禁用 禁用 数据通道 B( 默认 ) 数据通道 A( 默认 ) x3 设置这些位以决定片内何器件接收下一个写命令 ; 仅适用于局部寄存器 xff 传送 禁用禁用禁用禁用禁用禁用禁用传送 x 从主移位寄存器向从移位寄存器同步传输数据 ADC 功能 x8 功耗模式 1 禁用 禁用 禁用 禁用 x8 ( 局部 ) 外部掉电引脚功能 ( 局部 ) = 掉电 1 = 待机 内部掉电模式 ( 局部 ) = 正常工作 1 = 完全掉电 1 = 待机 11 = 正常工作 决定芯片的一般工作模式 x9 全局时钟 ( 全局 ) 禁用禁用禁用禁用禁用禁用禁用 占空比稳定器 ( 默认 ) x1 xb 时钟分频器 ( 全局 ) 禁用禁用禁用禁用禁用时钟分频比 = 1 分频 1 = 2 分频 1 = 3 分频 11 = 4 分频 1 = 5 分频 11 = 6 分频 11 = 7 分频 111 = 8 分频 x 以外的时钟分频值会使占空比稳定器自动启用 xd 测试模式 ( 局部 ) 禁用 禁用 产生复位 产生复位 禁用 PN 长序列 PN 短序列 输出测试模式 = 关 ( 默认 ) 1 = 中间电平短路 1 = 正 FS 11 = 负 FS 1 = 交替棋盘形式 11 = PN 长序列 11 = PN 短序列 111 = 1/ 字反转 x 设置此寄存器后, 测试数据将取代正常数据被置于输出引脚上 Rev. A Page 38 of 44

39 地址 ( 十六进制 ) 寄存器名称 位 7 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 位 (LSB) 默认值 ( 十六进制 ) 默认值注释 xe BIST 使能 ( 全局 ) 禁用 禁用 禁用 禁用 禁用 复位 BIST 序列 禁用 BIST 使能 x4 xf ADC 输入 ( 全局 ) 禁用 禁用 禁用 禁用 禁用 禁用 禁用 共模伺服使能 x x1 失调调整 ( 局部 ) 失调调整以 LSB 为单位, 从 +127 到 128 ( 二进制补码格式 ) x x14 输出模式 驱动强度 输出类型 CMOS 输出 输出使能 禁用 输出反转 输出格式 x 配置输出和 = ANSI = CMOS 交错使能 ( 局部 ) ( 必须为 ( 局部 ) = 偏移二进制 数据格式 LVDS 1 = LVDS ( 全局 ) 低电平 ) 1 = 二进制补码 1 = 小摆幅 ( 全局 ) 1 = 格雷码 LVDS 11 = 偏移二进制 ( 全局 ) ( 局部 ) x16 时钟相位控制 ( 全局 ) DCO 时钟反相 禁用禁用禁用禁用 输入时钟分频器相位调整 = 无延迟 1 = 1 输入时钟周期 1 = 2 输入时钟周期 11 = 3 输入时钟周期 1 = 4 输入时钟周期 11 = 5 输入时钟周期 11 = 6 输入时钟周期 111 = 7 输入时钟周期 x 允许选择输入时钟分频器的时钟延迟时间 x17 DCO 输出延迟 ( 全局 ) 禁用 禁用 禁用 DCO 时钟延迟 ( 延迟 = 25 ps 寄存器值 /31) = ps 1 = 81 ps 1 = 161 ps 1111 = 2419 ps = 25 ps x x18 VREF 选择 ( 全局 ) 基准电压选择 = 1.25 V p-p 1 = 1.5 V p-p 1 = 1.75 V p-p 11 = 2. V p-p( 默认 ) 禁用 禁用禁用禁用禁用禁用 xc x24 x25 x3 BIST 签名 LSB ( 局部 ) BIST 签名 MSB (local) 扰动使能 ( 局部 ) BIST 签名 [7:] BIST 签名 [15:8] 禁用禁用禁用扰动使能禁用禁用禁用禁用 x x x 只读 只读 数字特性控制 x1 同步控制 禁用 禁用禁用禁用 禁用 时钟分频器 时钟分频器 主机同步 x ( 全局 ) 仅与下一同 同步使能 使能 步脉冲同步 Rev. A Page 39 of 44

40 存储器映射寄存器描述如需了解有关寄存器 x 至寄存器 xff 所控制的功能的更多信息, 请参阅应用笔记 AN-877: 通过 SPI 与高速 ADC 接口 同步控制 ( 寄存器 x1) 位 [7:3] 保留位 2 时钟分频器仅与下一同步脉冲同步如果主机同步使能位 ( 地址 x1 的位 ) 和时钟分频器同步使能位 ( 地址 x1 的位 1) 均为高电平, 则位 2 允许时钟 分频器与它接收到的下一个同步脉冲同步, 并忽略其它同步脉冲 同步后, 时钟分频器同步使能位 ( 地址 x1 的位 1) 复位 位 1 时钟分频器同步使能位 1 选通时钟分频器的同步脉冲 当位 1 为高电平且位 为高电平时, 同步信号使能 这是连续同步模式 位 主机同步使能要使能任何同步功能, 位 必须为高电平 如果不用同步功能, 此位应保持低电平以省电

41 应用信息设计指南 在进行 的系统设计和布局之前, 建议设计者先熟悉下述设计指南, 其中讨论了某些引脚所需的特殊电路连接和布局布线要求 电源和接地建议建议使用两个独立的 1.8 V 电源为 供电 : 一个用于模拟端 (), 一个用于数字输出端 (DRVDD) 对于 和 DRVDD, 应使用多个不同的去耦电容以支持高频和低频 去耦电容应放置在接近 PCB 入口点和接近器件引脚的位置, 并尽可能缩短走线长度 仅需要一个 PCB 接地层 对 PCB 模拟 数字和时钟模块进行合理的去耦和巧妙的分隔, 可以轻松获得最佳的性能 LVDS 操作上电时, 默认采用 CMOS 输出模式 如果需要 LVDS 工作模式, 必须在上电后利用 SPI 配置寄存器设置此模式 当 上电后处于 CMOS 模式, 并且输出端有 LVDS 端接电阻 (1 Ω) 时,DRVDD 电流可能高于典型值, 除非将器件置于 LVDS 模式 这一额外的 DRVDD 电流不会损坏, 但在考虑器件的最大 DRVDD 电流时, 必须对此加以考虑 为消除这一额外 DRVDD 电流, 可以在上电时拉高 OEB 引脚, 从而禁用 输出 通过 SPI 端口将器件置于 LVDS 模式之后, 可以拉低 OEB 引脚以使能输出 裸露焊盘散热块建议为获得最佳的电气性能和热性能, 必须将 ADC 底部的裸露焊盘连接至模拟地 (AGND) PCB 上裸露 ( 无阻焊膜 ) 的连续铜平面应与 的裸露焊盘 ( 引脚 ) 匹配 铜平面上应有多个通孔, 以便获得尽可能低的热阻路径以通过 PCB 底部进行散热 应当填充或堵塞这些通孔, 防止通孔渗锡而影响连接性能 为了最大化地实现 ADC 与 PCB 之间的覆盖与连接, 应在 PCB 上覆盖一个丝印层, 以便将 PCB 上的连续平面划分为多个均等的部分 这样, 在回流焊过程中, 可在 ADC 与 PCB 之间提供多个连接点 而一个连续的 无分割的平面则仅可保证在 ADC 与 PCB 之间有一个连接点 如需了解有关封装和芯片级封装 PCB 布局布线的详细信息, 请参阅应用笔记 AN-772: LFCSP 封装设计与制造指南 ( VCM VCM 引脚应通过一个.1 μf 电容去耦至地 ( 见图 67) RBIAS 要求用户将一 1 kω 电阻置于 RBIAS 引脚与地之间 该电阻用来设置 ADC 内核的主基准电流, 该电阻容差至少为 1% 基准电压源去耦 VREF 引脚应通过外部一个低 ESR.1 μf 陶瓷电容和一个低 ESR 1. μf 电容的并联去耦至地 SPI 端口当需要转换器充分发挥其全动态性能时, 应禁用 SPI 端口 通常 SCLK 信号 CSB 信号和 SDIO 信号与 ADC 时钟是异步的, 因此, 这些信号中的噪声会降低转换器性能 如果其它器件使用板上 SPI 总线, 则可能需要在该总线与 之间连接缓冲器, 以防止这些信号在关键的采样周期内, 在转换器的输入端发生变化 Rev. A Page 41 of 44

42 外形尺寸 PIN 1 INDICATOR 9. BSC SQ.6 MAX MAX 64 1 PIN 1 INDICATOR TOP VIEW 8.75 BSC SQ.5 BSC EXPOSED PAD (BOTTOM VIEW) SQ SEATING PLANE 12 MAX.8 MAX.65 TYP REF MAX.2 NOM REF COMPLIANT TO JEDEC STANDARDS MO-22-VMMD MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 订购指南型号 温度范围 封装描述 封装选项 BCPZ C 至 +85 C 64 引脚引脚架构芯片级封装 [LFCSP_VQ] CP-64-6 BCPZRL C 至 +85 C 64 引脚引脚架构芯片级封装 [LFCSP_VQ] CP-64-6 BCPZ C 至 +85 C 64 引脚引脚架构芯片级封装 [LFCSP_VQ] CP-64-6 BCPZRL C 至 +85 C 64 引脚引脚架构芯片级封装 [LFCSP_VQ] CP-64-6 BCPZ C 至 +85 C 64 引脚引脚架构芯片级封装 [LFCSP_VQ] CP-64-6 BCPZRL C 至 +85 C 64 引脚引脚架构芯片级封装 [LFCSP_VQ] CP EBZ 1-15EBZ 1-125EBZ 1 评估板评估板评估板 1 Z = 符合 RoHS 标准的器件 图 引脚 LFCSP_VQ[ 引脚架构芯片级 ] 封装 9 mm x 9 mm, 超薄体 (CP-64-6) 图示尺寸单位 :mm 4159-A Rev. A Page 42 of 44

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44 注释 29 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D /9(A) Rev. A Page 44 of 44