目录 产品特性... 1 应用... 1 产品特色... 1 功能框图... 1 修订历史... 2 概述... 3 技术规格... 4 交流规格... 4 数字规格... 7 开关规格... 8 ADC 时序图... 9 绝对最大额定值...1 热阻...1 ESD 警告...1 引脚配置和功能描

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1 产品特性 8 通道 LNA VGA AAF ADC 与 I/Q 解调器低噪声前置放大器 (LNA) 折合到输入端噪声 : 典型值.75 nv/ Hz(5 MHz, 增益为 21.3 db) SPI 可编程增益 :15.6 db/17.9 db/21.3 db 单端输入 :V IN 最大值 = 733 mv p-p/55 mv p-p/367 mv p-p 双模式有源输入阻抗匹配带宽 (BW):>1 MHz 满量程 (FS) 输出 :4.4 V p-p 差分可变增益放大器 (VGA) 衰减器范围 : 42 db 至 db 后置放大器增益 :21 db/24 db/27 db/3 db 线性 db 增益控制抗混叠滤波器 (AAF) 可编程二阶 LPF 范围 :8 MHz 至 18 MHz 可编程 HPF 模数转换器 (ADC) 1 MSPS 至 8 MSPS 时为 12 位信噪比 (SNR):7 db 无杂散动态范围 (SFDR):75 db 串行 LVDS(ANSI-644,IEEE 缩小范围链路 ) 数据时钟输出和帧时钟输出 CW 模式 I/Q 解调器独立可编程相位旋转每个通道的输出动态范围 :>16 dbfs/ Hz 低功耗 : 在 12 位 /4 MSPS (TGC) 时, 每个通道为 195 mw; 在 CW 多普勒模式下, 每个通道为 94 mw 灵活的省电模式过载恢复时间 :<1 ns 可从低功耗待机模式快速恢复 :<2 μs 1 引脚 TQFP_EP 封装 AVDD1 AVDD2 功能框图 8 通道 LNA/VGA/AAF/12 位 ADC 与 CW I/Q 解调器 AD9276 PDWN 应用医疗成像 / 超声汽车雷达产品特色 1. 小尺寸 一个小型封装中集成 8 个通道, 节省空间 完整的 TGC 路径 ADC 和 I/Q 解调器集成在 1 引脚 16 mm 16 mm TQFP 封装内 2. 低功耗 在 TGC 模式下,4 MSPS 时每个通道功耗较低, 为 195 mw 在 CW 模式下, 每个通道功耗超低, 仅为 94 mw 3. 集成具有相位旋转的高动态范围 I/Q 解调器 4. 易于使用 数据时钟输出 (DCO±) 的工作频率高达 48 MHz, 支持双倍数据速率 (DDR) 操作 5. 使用灵活 串行端口接口 (SPI) 控制提供丰富灵活的特性, 可满足各种特定系统的需求 6. 集成二阶抗混叠滤波器 该滤波器位于 ADC 之前, 可编程范围为 8 MHz 至 18 MHz STBY DRVDD LO-A TO LO-H LOSW-A TO LOSW-H I/Q DEMODULATOR 8 CHANNELS LI-A TO LI-H LG-A TO LG-H LNA VGA AAF 12-BIT ADC SERIAL LVDS DOUTA+ TO DOUTH+ DOUTA TO DOUTH LO GENERATION REFERENCE SERIAL PORT INTERFACE DATA RATE MULTIPLIER FCO+ FCO DCO+ DCO RESET 4LO+ 4LO GAIN+ GAIN CWI CWI+ CWQ CWQ+ VREF RBIAS GPO[:3] CSB SCLK SDIO CLK+ CLK 图 1. Rev. Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 916, Norwood, MA , U.S.A. Tel: Fax: Analog Devices, Inc. All rights reserved. ADI 中文版数据手册是英文版数据手册的译文, 敬请谅解翻译中可能存在的语言组织或翻译错误,ADI 不对翻译中存在的差异或由此产生的错误负责 如需确认任何词语的准确性, 请参考 ADI 提供的最新英文版数据手册

2 目录 产品特性... 1 应用... 1 产品特色... 1 功能框图... 1 修订历史... 2 概述... 3 技术规格... 4 交流规格... 4 数字规格... 7 开关规格... 8 ADC 时序图... 9 绝对最大额定值...1 热阻...1 ESD 警告...1 引脚配置和功能描述...11 典型性能参数...14 TGC 模式...14 CW 多普勒模式...17 等效电路...19 工作原理...21 超声...21 通道概述...22 输入过驱...25 CW 多普勒操作...25 TGC 操作...29 ADC...33 时钟输入考虑...33 数字输出和时序...35 串行端口接口 (SPI)...39 硬件接口...4 存储器映射...41 读取存储器映射表...41 保留位置...41 默认值...41 逻辑电平...41 应用信息...45 电源和接地建议...45 裸露焊盘散热块建议...45 外形尺寸...46 订购指南...46 修订历史 29 年 7 月 - 修订版 : 初始版 Rev. Page 2 of 48

3 概述 AD9276 针对低成本 低功耗 小尺寸及易于使用的应用而设计 它内置八通道的可变增益放大器 (VGA) 低噪声前置放大器 (LNA) 抗混叠滤波器(AAF) 12 位 1 MSPS 至 8 MSPS 模数转换器 (ADC) 以及具有可编程相位旋转的 I/Q 解调器 每个通道均具有 42 db 的可变增益范围 完全差分信号路径 有源输入前置放大器终端 最大 52 db 的增益以及转换速率高达 8 MSPS 的 ADC 通道专门针对动态范围与低功耗而优化, 适合要求小封装尺寸的应用 LNA 具有单端转差分增益, 可以通过 SPI 进行选择 增益为 21.3 db 时,LNA 输入噪声典型值为.75 nv/ Hz; 在最大增益下, 所有通道的折合到输入端噪声为.85 nv/ Hz 假设噪声带宽为 15 MHz 且 LNA 增益为 21.3 db, 则输入信噪比 (SNR) 约为 92 db 在 CW 多普勒模式下, 各 LNA 输出驱动一个 I/Q 解调器 各解调器具有 16 种相位设置, 可以通过 SPI 实现独立可编程相位旋转 AD9276 要求采用 LVPECL/CMOS/LVDS 兼容型采样速率时钟信号, 以便充分发挥其工作性能 无需外部基准电压源或驱动器件即可满足许多应用需求 该 ADC 会自动倍乘采样速率时钟, 以便产生合适的 LVDS 串行数据速率 它提供一个数据时钟 (DCO±) 用于在输出端捕获数据, 以及一个帧时钟 (FCO±) 触发器用于发送新输出字节信号 各通道可单独进入掉电模式, 从而延长便携式应用的电池使用时间 利用待机模式选项可以快速上电, 以便开机重启 以 CW 多普勒模式工作时,VGA AAF 和 ADC 均进入省电模式 TGC 路径的功耗与可选 ADC 速度功耗模式成正比 ADC 内置多种功能特性, 例如可编程时钟 数据对准 生成可编程数字测试码等, 可使器件的灵活性达到最佳 系统成本降至最低 数字测试码包括内置的固定码和伪随机码, 以及通过串行端口接口输入的用户自定义测试码 AD9276 采用先进的 CMOS 工艺制造, 提供 16 mm 16 mm 符合 RoHS 标准的 1 引脚 TQFP 封装 额定温度范围为 4 C 至 +85 C 工业温度范围 Rev. Page 3 of 48

4 技术规格交流规格 除非另有说明,AVDD1 = 1.8 V,AVDD2 = 3. V,DRVDD = 1.8 V,1. V 内部 ADC 基准电压源,f IN = 5 MHz,R S = 5 Ω, LNA 增益 = 21.3 db,lna 偏置 = 高,PGA 增益 = 27 db,gain- =.8 V,AAF LPF 截止频率 = f SAMPLE /3( 模式 I/ 模式 II), f SAMPLE /4.5( 模式 III),HPF 截止频率 = LPF 截止频率 /2.7, 模式 I = f SAMPLE = 4 MSPS, 模式 II = f SAMPLE = 65 MSPS, 模式 III = f SAMPLE = 8 MSPS, 全温度范围,ANSI-644 LVDS 模式 表 1. 1 参数 测试条件 / 注释 最小值 典型值 最大值 单位 低噪声放大器参数增益 单端输入至差分输出 15.6/17.9/21.3 db 单端输入至单端输出 9.6/11.9/15.3 db 输入电压范围 ( 单端 ) LNA 输出限制为 4.4 V p-p 差分输出 LNA 增益 = 15.6 db 733 mv p-p LNA 增益 = 17.9 db 55 mv p-p LNA 增益 = 21.3 db 367 mv p-p 输入共模 (LI-x,LG-x) 1. V 输出共模 (LO-x) 1.5 V 输出共模 (LOSW-x) 开关断开 高阻态 Ω 开关闭合 1.5 V 输入电阻 (LI-x) RFB = 25 Ω 5 Ω RFB = 5 Ω 1 Ω RFB = 15 kω 输入电容 (LI-x) 22 pf 3 db 带宽 1 MHz 输入电压噪声 RS = Ω, RFB = LNA 增益 = 15.6 db.98 nv/ Hz LNA 增益 = 17.9 db.86 nv/ Hz LNA 增益 = 21.3 db.75 nv/ Hz 输入电流噪声 RFB = 1 pa/ Hz 输入 1 db 压缩点 GAIN+ = V LNA 增益 = 15.6 db 1. V p-p LNA 增益 = 17.9 db.8 V p-p LNA 增益 = 21.3 db.5 V p-p 噪声系数 RS = 5 Ω 匹配有源终端 LNA 增益 = 15.6 db, RFB = 2 Ω 4.8 db LNA 增益 = 17.9 db, RFB = 25 Ω 4.1 db LNA 增益 = 21.3 db, RFB = 35 Ω 3.2 db 终端开路 LNA 增益 = 15.6 db, RFB = 3.4 db LNA 增益 = 17.9 db, RFB = 2.8 db LNA 增益 = 21.3 db, RFB = 2.3 db 全通道 (TGC) 特征 AAF 低通截止频率 范围内 3 db, 可编程 8 18 MHz 范围内 AAF 带宽容差 ±1 % 群延迟偏差 f = 1 MHz 至 18 MHz, GAIN+ = V 至 1.6 V ±.5 ns 折合到输入端电压噪声 GAIN+ = 1.6 V, RFB = LNA 增益 = 15.6 db 1.26 nv/ Hz LNA 增益 = 17.9 db 1.4 nv/ Hz LNA 增益 = 21.3 db.85 nv/ Hz Rev. Page 4 of 48

5 1 参数 测试条件 / 注释 最小值 典型值 最大值 单位 噪声系数 GAIN+ = 1.6 V, RS = 5 Ω 有源端接匹配模式 I/ LNA 增益 = 15.6 db, RFB = 2 Ω 8./7.7/7.6 db 模式 II/ 模式 III LNA 增益 = 17.9 db, RFB = 25 Ω 6.6/6.2/6.1 db LNA 增益 = 21.3 db, RFB = 35 Ω 4.7/4.5/4.4 db 终端开路 LNA 增益 = 15.6 db, RFB = 4.7 db LNA 增益 = 17.9 db, RFB = 3.7 db LNA 增益 = 21.3 db, RFB = 2.8 db 相关噪声比 无信号, 相关 / 非相关 3 db 输出失调 LSB 信噪比 (SNR) 模式 I/ fin = 5 MHz at 1 dbfs, GAIN+ = V 65/64/63 dbfs 模式 II/ 模式 III fin = 5 MHz at 1 dbfs, GAIN+ = 1.6 V 57/56/54.5 dbfs 谐波失真模式 I/ 模式 II/ 模式 III 二次谐波 fin = 5 MHz at 1 dbfs, GAIN+ = V 62/ 58/ 55 dbc fin = 5 MHz at 1 dbfs, GAIN+ = 1.6 V 6/ 61/ 58 dbc 三次谐波 fin = 5 MHz at 1 dbfs, GAIN+ = V 71/ 6/ 6 dbc fin = 5 MHz at 1 dbfs, GAIN+ = 1.6 V 57/ 55/ 56 dbc 双音交调 (IMD3) frf1 = 5.15 MHz, frf2 = 5.2 MHz, 55 dbc ARF1 = db, ARF2 = 2 db, GAIN+ = 1.6 V, IMD3 相对于 ARF2 通道间串扰 fin = 5 MHz at 1 dbfs 7 db 2 超量程条件 65 db 通道间延迟偏差 TGC 完整路径,f IN = 5 MHz,GAIN+ = V 至 1.6 V.3 度 PGA 增益 差分输入至差分输出 21/24/27/3 db 增益精度 25 C 增益法则一致性误差模式 I/ 模式 II/ 模式 III < GAIN+ <.16 V 1.5 db.16 V < GAIN+ < 1.44 V 1.5/ 1.5/ +1.5/+1.5/ db V < GAIN+ < 1.6 V 1.5/ 1.5/ /+1.5/ +1.6 db 线性增益误差 GAIN+ =.8 V, 针对理想 AAF 损耗进行规格化处理 db 通道间匹配.16 V < GAIN+ < 1.44 V.1 db 增益控制接口 正常工作范围 1.6 V 增益范围 GAIN+ = V 至 1.6 V 42 db 比例因子 28.5 db/v 响应时间 42 db 变化 75 ns GAIN+ 阻抗 单端 1 MΩ GAIN- 阻抗 单端 7 kω CW 多普勒模式 LO 频率 flo = f4lo/4 1 1 MHz 相位增量 每通道 22.5 度 输出直流偏置 ( 单端 ) CWI+, CWI, CWQ+, CWQ 1.5 V 最大输出摆幅 每个 CWI+ CWI CWQ+ CWQ, ±1.25 ma 每个所使能通道 跨导 ( 差分 ) 经过解调的 I OUT /V IN, 每个 I 或 Q 输出 LNA 增益 = 15.6 db 1.8 ma/v LNA 增益 = 17.9 db 2.4 ma/v LNA 增益 = 21.3 db 3.5 ma/v Rev. Page 5 of 48

6 1 参数 测试条件 / 注释 最小值 典型值 最大值 单位 折合到输入端电压噪声 RS = Ω, RFB = LNA 增益 = 15.6 db 1.5 nv/ Hz LNA 增益 = 17.9 db 1.4 nv/ Hz LNA 增益 = 21.3 db 1.3 nv/ Hz 噪声系数 RS = 5 Ω, RFB = LNA 增益 = 15.6 db 5.7 db LNA 增益 = 17.9 db 5.3 db LNA 增益 = 21.3 db 4.8 db 折合到输入端动态范围 RS = Ω, RFB = LNA 增益 = 15.6 db 164 dbfs/ Hz LNA 增益 = 17.9 db 162 dbfs/ Hz LNA 增益 = 21.3 db 16 dbfs/ Hz 折合到输出端信噪比 3 dbfs 输入,f RF = 2.5 MHz,f 4LO = 1 MHz, 155 dbc/ Hz 1 khz 偏移 双音交调 (IMD3) frf1 = 5.15 MHz, frf2 = 5.2 MHz, 58 db f4lo = 2 MHz, ARF1 = db, ARF2 = 2 db, IMD3 相对于 ARF2 正交相位误差 I 至 Q, 所有相位,1 σ.15 度 I/Q 幅度不平衡 I 至 Q, 所有相位,1 σ.15 db 通道间匹配 I 至 I,Q 至 Q 相位,1 σ.5 度 I 至 I,Q 至 Q 幅度,1 σ.25 db 电源模式 I/ 模式 II/ 模式 III AVDD V AVDD V DRVDD V IAVDD1 TGC 模式 19/263/317 ma CW 多普勒模式 15 ma IAVDD2 TGC 模式, 无信号 365 ma CW 多普勒模式, 每个所使能通道, 3 ma 无信号 IDRVDD 49/51/52 ma 总功耗 ( 包括输出驱动器 ) TGC 模式, 无信号 156/169/ 18/194/ mw CW 多普勒模式, 且使能 8 个通道, 75 mw 无信号 关断功耗 5 mw 待机功耗 175/2/21 mw 电源抑制比 1.6 mv/v (PSRR) ADC 分辨率 12 位 ADC 基准电压输出电压误差 VREF = 1 V ±2 mv 负载调整 (1. ma) VREF = 1 V 2 mv 输入电阻 6 kω 1 如需了解完整的定义以及这些测试的实现方式, 请参阅应用笔记 AN-835: 了解高速 ADC 测试和评估 2 超量程条件规定为超出满量程输入范围 6 db Rev. Page 6 of 48

7 数字规格 除非另有说明,AVDD1 = 1.8 V,AVDD2 = 3. V,DRVDD = 1.8 V,1. V 内部 ADC 基准电压,f IN = 5 MHz, 整个温度范围 表 2. 1 参数 温度 最小值 典型值 最大值 单位 时钟输入 (CLK+ CLK ) 逻辑兼容 CMOS/LVDS/LVPECL 2 差分输出电压 全 25 mv p-p 输入共模电压 全 1.2 V 输入电阻 ( 差分 ) 25 C 2 kω 输入电容 25 C 1.5 pf CW 4LO 输入 (4LO+ 4LO ) 逻辑兼容 CMOS/LVDS/LVPECL 2 差分输出电压 全 25 mv p-p 输入共模电压 全 1.2 V 输入电阻 ( 差分 ) 25 C 2 kω 输入电容 25 C 1.5 pf 逻辑输入 (PDWN STBY SCLK RESET) 逻辑 1 电压 全 V 逻辑 电压 全.3 V 输入电阻 25 C 3 kω 输入电容 25 C.5 pf 逻辑输入 (CSB) 逻辑 1 电压 全 V 逻辑 电压 全.3 V 输入电阻 25 C 7 kω 输入电容 25 C.5 pf 逻辑输入 (SDIO) 逻辑 1 电压 全 1.2 DRVDD +.3 V 逻辑 电压 全.3 V 输入电阻 25 C 3 kω 输入电容 25 C 2 pf 逻辑输出 (SDIO) 3 逻辑 1 电压 (I OH = 8 μa) 全 1.79 V 逻辑 电压 (I OL = 5 μa) 全.5 V 数字输出 (DOUTx+ DOUTx ),(ANSI-644) 1 逻辑兼容 LVDS 差分输出电压 (V OD ) 全 mv 输出失调电压 (V OS ) 全 V 输出编码 偏移二进制 数字输出 (DOUTx+ DOUTx ), )1 ( 低功耗 减少信号选项 逻辑兼容 LVDS 差分输出电压 (V OD ) 全 mv 输出失调电压 (V OS ) 全 V 输出编码 偏移二进制 逻辑输出 (GPO, GPO1, GPO2, GPO3) 逻辑 电压 (I OL = 5 μa) 全.5 V 1 如需了解完整的定义以及这些测试的实现方式, 请参阅应用笔记 AN-835: 了解高速 ADC 测试和评估 2 仅针对 LVDS 和 LVPECL 3 针对共用同一连接的 13 个 SDIO 引脚 AD9276 Rev. Page 7 of 48

8 开关规格 除非另有说明,AVDD1 = 1.8 V,AVDD2 = 3. V,DRVDD = 1.8 V,1. V 内部 ADC 基准电压,f IN = 5 MHz, 整个温度范围 表 3. 1 参数 温度 最小值 典型值 最大值 单位 2 时钟时钟速率 4 MSPS( 模式 I) 全 1 4 MHz 65 MSPS( 模式 II) 全 1 65 MHz 8 MSPS( 模式 III) 全 1 8 MHz 时钟脉冲宽度高电平 (t EH ) 全 6.25 ns 时钟脉冲宽度低电平 (t EL ) 全 6.25 ns 2, 3 输出参数传播延迟 (t PD ) 全 (tsample/2) (tsample/2) (tsample/2) ns 上升时间 (t R )(2% 至 8%) 全 3 ps 下降时间 (t F )(2% 至 8%) 全 3 ps FCO 传播延迟 (t FCO ) 全 (tsample/2) (tsample/2) (tsample/2) ns DCO 传播延迟 (t CPD ) 4 全 tfco + (tsample/24) ns DCO 至数据延迟 (t DATA ) 4 全 (tsample/24) 3 (tsample/24) (tsample/24) + 3 ps DCO 至 FCO 延迟 (t FRAME ) 4 全 (tsample/24) 3 (tsample/24) (tsample/24) + 3 ps 数据至数据偏斜 (t DATA-MAX t DATA-MIN ) 全 ±1 ±35 ps 唤醒时间 ( 待机模式 ),GAIN+ =.5 V 25 C 2 µs 唤醒时间 ( 省电模式 ) 25 C 1 ms 流水线延迟 全 8 时钟周期 孔径孔径不确定 ( 抖动 ) 25 C <1 ps rms LO 生成 4LO 频率 全 4 4 MHz 5 LO 分频器 RESET 建立时间 全 5 ns 5 LO 分频器 RESET 保持时间 全 5 ns LO 分频器 RESET 高电平脉冲宽度 全 2 ns 1 如需了解完整的定义以及这些测试的实现方式, 请参阅应用笔记 AN-835: 了解高速 ADC 测试和评估 2 可通过 SPI 进行调整 3 将器件焊接在 FR-4 材料上进行测量 4 t SAMPLE /24 基于位数的一半, 因为延迟基于一半的占空比 5 RESET 沿至 4LO 上升沿 Rev. Page 8 of 48

9 ADC 时序图 N 1 AIN N CLK t EH t EL CLK+ DCO t CPD DCO+ t FCO t FRAME FCO FCO+ DOUTx DOUTx+ t PD MSB N 8 D1 N 8 D9 N 8 D8 N 8 D7 N 8 t DATA D6 N 8 D5 N 8 D4 N 8 D3 N 8 D2 N 8 D1 N 8 D N 8 MSB N 7 D1 N 图 2.12 位数据串行流 N 1 AIN N CLK t EH t EL CLK+ DCO t CPD DCO+ FCO t FCO t FRAME FCO+ DOUTx t PD LSB N 8 D N 8 D1 N 8 D2 N 8 D3 N 8 t DATA D4 N 8 D5 N 8 D6 N 8 D7 N 8 D8 N 8 D9 N 8 D1 N 8 LSB N 7 D N 7 DOUTx 图 3.12 位数据串行流,LSB 优先 Rev. Page 9 of 48

10 绝对最大额定值 表 4. 参数 额定值 AVDD1 至 GND.3 V 至 +2. V AVDD2 至 GND.3 V 至 +3.9 V DRVDD 至 GND.3 V 至 +2. V GND 至 GND.3 V 至 +.3 V AVDD2 至 AVDD1 2. V 至 +3.9 V AVDD1 至 DRVDD 2. V 至 +2. V AVDD2 至 DRVDD 2. V 至 +3.9 V 数字输出 (DOUTx+, DOUTx,.3 V 至 +2. V DCO+, DCO, FCO+, FCO ) 至 GND CLK+, CLK, SDIO 至 GND.3 V 至 +2. V LI-x, LO-x, LOSW-x 至 GND.3 V 至 +3.9 V CWI, CWI+, CWQ, CWQ+ 至 GND.3 V 至 +3.9 V PDWN, STBY, SCLK, CSB 至 GND.3 V 至 +2. V GAIN+, GAIN, RESET, 4LO+, 4LO,.3 V 至 +3.9 V GPO, GPO1, GPO2, GPO3 至 GND RBIAS, VREF 至 GND.3 V 至 +2. V 工作温度范围 ( 环境 ) 4 C 至 +85 C 存储温度范围 ( 环境 ) 65 C 至 +15 C 最高结温 15 C 引脚温度 ( 焊接,1 秒 ) 3 C 注意, 超出上述绝对最大额定值可能会导致器件永久性损坏 这只是额定最值, 不表示在这些条件下或者在任何其它超出本技术规范操作章节中所示规格的条件下, 器件能够正常工作 长期在绝对最大额定值条件下工作会影响器件的可靠性 热阻 表 5. 气流速度 (m/s) θja 1 θjb θjc 单位. 2.3 C/W C/W C/W 1 θ JA 的测试条件为有实接地层的四层 PCB( 仿真 ) 裸露焊盘焊接到 PCB ESD 警告 ESD( 静电放电 ) 敏感器件 带电器件和电路板可能会在没有察觉的情况下放电 尽管本产品具有专利或专有保护电路, 但在遇到高能量 ESD 时, 器件可能会损坏 因此, 应当采取适当的 ESD 防范措施, 以避免器件性能下降或功能丧失 Rev. Page 1 of 48

11 引脚配置和功能描述 LI-E LG-E 1 2 PIN 1 INDICATOR AVDD2 3 AVDD1 LO-F LOSW-F EXPOSED PADDLE, PIN (BOTTOM OF PACKAGE) LI-F LG-F AVDD2 AVDD AD9276 TOP VIEW (Not to Scale) LO-G 11 LOSW-G 12 LI-G 13 LG-G 14 AVDD2 15 AVDD1 16 LO-H 17 LOSW-H 18 LI-H 19 LG-H 2 AVDD2 21 AVDD1 22 CLK 23 CLK+ 24 AVDD DRVDD DOUTH DOUTH+ DOUTG DOUTG+ DOUTF DOUTF+ DOUTE DOUTE+ DCO DCO+ FCO FCO+ DOUTD DOUTD+ DOUTC DOUTC+ DOUTB DOUTB+ DOUTA DOUTA+ DRVDD STBY PDWN AVDD LOSW-E LO-E GND GND GND CWQ+ CWQ CWI+ CWI AVDD2 VREF RBIAS GAIN+ GAIN AVDD2 AVDD2 4LO+ 4LO RESET GPO3 GPO2 GPO1 GPO LO-D LOSW-D LI-D LG-D 73 AVDD AVDD1 LO-C LOSW-C LI-C LG-C AVDD2 AVDD1 65 LO-B 64 LOSW-B 63 LI-B 62 LG-B 61 AVDD2 6 AVDD1 59 LO-A 58 LOSW-A 57 LI-A 56 LG-A 55 AVDD2 54 AVDD1 53 CSB 52 SDIO 51 SCLK NOTES 1. THE EXPOSED PAD SHOULD BE TIED TO A QUIET ANALOG GROUND. 图 4. 引脚配置 表 6. 引脚功能描述引脚编号 名称 说明, 96, 97, 98 GND 地 裸露焊盘应与低噪声模拟地相连 1 LI-E E 通道 LNA 模拟输入 2 LG-E E 通道 LNA 接地 3, 9, 15, 21, 55, 61, AVDD2 3. V 模拟电源 67, 73, 85, 86, 91 4, 1, 16, 22, 25, 5, AVDD1 1.8 V 模拟电源 54, 6, 66, 72 5 LO-F F 通道 LNA 模拟反相输出 6 LOSW-F 7 LI-F 8 LG-F 11 LO-G 12 LOSW-G 13 LI-G 14 LG-G 17 LO-H 18 LOSW-H 19 LI-H 2 LG-H F 通道 LNA 模拟开关输出 F 通道 LNA 模拟输入 F 通道 LNA 接地 G 通道 LNA 模拟反相输出 G 通道 LNA 模拟开关输出 G 通道 LNA 模拟输入 G 通道 LNA 接地 H 通道 LNA 模拟反相输出 H 通道 LNA 模拟开关输出 H 通道 LNA 模拟输入 H 通道 LNA 接地 Rev. Page 11 of 48

12 引脚编号 名称 说明 23 CLK 时钟输入 ( ) 24 CLK+ 时钟输入 (+) 26, 47 DRVDD 1.8 V 数字输出驱动器电源 27 DOUTH ADC H 数字输出 ( ) 28 DOUTH+ ADC H 数字输出 (+) 29 DOUTG ADC G 数字输出 ( ) 3 DOUTG+ ADC G 数字输出 (+) 31 DOUTF ADC F 数字输出 ( ) 32 DOUTF+ ADC F 数字输出 (+) 33 DOUTE ADC E 数字输出 ( ) 34 DOUTE+ ADC E 数字输出 (+) 35 DCO 数字时钟输出 ( ) 36 DCO+ 数字时钟输出 (+) 37 FCO 数字帧时钟输出 ( ) 38 FCO+ 数字帧时钟输出 (+) 39 DOUTD ADC D 数字输出 ( ) 4 DOUTD+ ADC D 数字输出 (+) 41 DOUTC ADC C 数字输出 ( ) 42 DOUTC+ ADC C 数字输出 (+) 43 DOUTB ADC B 数字输出 ( ) 44 DOUTB+ ADC B 数字输出 (+) 45 DOUTA ADC A 数字输出 ( ) 46 DOUTA+ ADC A 数字输出 (+) 48 STBY 待机关断 49 PDWN 完全关断 51 SCLK 串行时钟 52 SDIO 串行数据输入 / 输出 53 CSB 片选信号 56 LG-A A 通道 LNA 接地 57 LI-A A 通道 LNA 模拟输入 58 LOSW-A A 通道 LNA 模拟开关输出 59 LO-A A 通道 LNA 模拟反相输出 62 LG-B B 通道 LNA 接地 63 LI-B B 通道 LNA 模拟输入 64 LOSW-B B 通道 LNA 模拟开关输出 65 LO-B B 通道 LNA 模拟反相输出 68 LG-C C 通道 LNA 接地 69 LI-C C 通道 LNA 模拟输入 7 LOSW-C C 通道 LNA 模拟开关输出 71 LO-C C 通道 LNA 模拟反相输出 74 LG-D D 通道 LNA 接地 75 LI-D D 通道 LNA 模拟输入 76 LOSW-D D 通道 LNA 模拟开关输出 77 LO-D D 通道 LNA 模拟反相输出 78 GPO 通用开漏输出 79 GPO1 通用开漏输出 1 8 GPO2 通用开漏输出 2 81 GPO3 通用开漏输出 3 82 RESET 重置为 4LO 4 分频计数器同步 83 4LO CW 多普勒 4LO 输入 ( ) 84 4LO+ CW 多普勒 4LO 输入 (+) 87 GAIN 增益控制电压输入 ( ) 88 GAIN+ 增益控制电压输入 (+) Rev. Page 12 of 48

13 引脚编号 名称 说明 89 RBIAS 用于设置 ADC 内核偏置电流的外部电阻 9 VREF 基准电压输入 / 输出 92 CWI CW 多普勒 I 输出 ( ) 93 CWI+ CW 多普勒 I 输出 (+) 94 CWQ CW 多普勒 Q 输出 ( ) 95 CWQ+ CW 多普勒 Q 输出 (+) 99 LO-E E 通道 LNA 模拟反相输出 1 LOSW-E E 通道 LNA 模拟开关输出 Rev. Page 13 of 48

14 典型性能参数 TGC 模式 f SAMPLE = 4 MSPS,f IN = 5 MHz,R S = 5 Ω,LNA 增益 = 21.3 db,lna 偏置 = 高,PGA 增益 = 27 db,aaf LPF 截止频率 = f SAMPLE /3,HPF 截止频率 = LPF 截止频率 / GAIN ERROR (db) C +25 C +85 C PERCENTAGE OF UNITS (%) GAIN+ (V) 图 5. 三种温度下增益误差与 GAIN+ 的关系 GAIN ERROR (db) 图 8. 增益误差直方图,GAIN+ = 1.44 V PERCENTAGE OF UNITS (%) PERCENTAGE OF UNITS (%) GAIN ERROR (db) 图 6. 增益误差直方图,GAIN+ =.16 V CHANNEL-TO-CHANNEL GAIN MATCHING (db) 图 9. 增益匹配直方图,GAIN+ =.3 V PERCENTAGE OF UNITS (%) PERCENTAGE OF UNITS (%) GAIN ERROR (db) 图 7. 增益误差直方图,GAIN+ =.8 V CHANNEL-TO-CHANNEL GAIN MATCHING (db) 图 1. 增益匹配直方图,GAIN+ = 1.3 V Rev. Page 14 of

15 5k 126 NUMBER OF HITS 45k 4k 35k 3k 25k 2k 15k 1k 5k OUTPUT-REFERRED NOISE (dbfs/hz) LNA GAIN = 21.3dB LNA GAIN = 17.9dB LNA GAIN = 15.6dB CODES 图 11. 折合到输出端的噪声直方图,GAIN+ =. V GAIN+ (V) 图 14. 短路, 折合到输出端的噪声与 GAIN+ 的关系 k 64 NUMBER OF HITS 16k 14k 12k 1k 8k 6k 4k 2k SNR/SINAD (dbfs) SNR SINAD CODES 图 12. 折合到输出端的噪声直方图,GAIN+ = 1.6 V GAIN+ (V) 图 15. 信噪比 / 信噪失真比与 GAIN+ 的关系,AIN = -1. dbfs MODE III 8MSPS INPUT-REFERRED NOISE (nv/ Hz) LNA GAIN = 15.6dB LNA GAIN = 17.9dB LNA GAIN = 21.3dB AMPLITUDE (dbfs) MODE I 4MSPS MODE II 65MSPS FREQUENCY (MHz) 图 13. 短路, 折合到输入的噪声与频率的关系, PGA 增益 = 3 db,gain+ = 1.6 V FREQUENCY (MHz) 图 16. 抗混叠滤波器 (AAF) 通带响应, LPF 截止频率 = f SAMPLE /3( 模式 I 和模式 II),f SAMPLE /4.5( 模式 III) Rev. Page 15 of 48

16 SECOND-ORDER HARMONIC DISTORTION (dbfs) GAIN+ =.4V 6 7 GAIN+ = 1.6V GAIN+ = 1.V INPUT FREQUENCY (MHz) 图 17. 二次谐波失真与频率的关系,AIN = 1. dbfs THIRD-ORDER HARMONIC DISTORTION (dbfs) 2 4 GAIN+ = 1.6V 6 GAIN+ = V 8 GAIN+ =.8V ADC OUTPUT LEVEL (dbfs) 图 2. 三次谐波失真与 ADC 输出电平的关系 THIRD-ORDER HARMONIC DISTORTION (dbfs) GAIN+ =.4V GAIN+ = 1.6V GAIN+ = 1.V INPUT FREQUENCY (MHz) 图 18. 三次谐波失真与频率的关系,AIN = 1. dbfs IMD3 (dbfs) f IN2 = f IN1 +.1MHz f IN1 = 1dBFS, f IN2 = 21dBFS 2.3MHz 8MHz GAIN+ (V) 图 21.IMD3 与 GAIN+ 的关系 5MHz SECOND-ORDER HARMONIC DISTORTION (dbfs) 2 4 GAIN+ =.8V 6 GAIN+ = V 8 GAIN+ = 1.6V ADC OUTPUT LEVEL (dbfs) 图 19. 二次谐波失真与 ADC 输出电平的关系 IMD3 (dbfs) f IN1 = 5.MHz, f IN2 = 5.1MHz FUND2 LEVEL = FUND1 LEVEL 2dB GAIN+ = V GAIN+ =.8V GAIN+ = 1.6V AMPLITUDE LEVEL (dbfs) 图 22.IMD3 与幅度水平的关系 Rev. Page 16 of 48

17 CW 多普勒模式 f RF = 2.5 MHz at 3 dbfs,f 4LO = 1 MHz,R S = 5 Ω,LNA 增益 = 21.3 db,lna 偏置 = 高, 使能所有 CW 通道, 相位旋转 QUADRATURE PHASE ERROR (Degrees) k 1k BASEBAND FREQUENCY (Hz) 图 23. 正交相位误差与基带频率的关系 DYNAMIC RANGE (dbfs/ Hz) CH A + B + C + D + E + F + G + H CH A + B + C + D CH A , BASEBAND FREQUENCY (Hz) 图 26. 小信号动态范围 CH A + B QUADRATURE AMPLITUDE IMBALANCE (db) NOISE FIGURE (db) k 1k BASEBAND FREQUENCY (Hz) , BASEBAND FREQUENCY (Hz) 图 24. 正交幅度不平衡与基带频率的关系 图 27. 噪声系数与基带频率的关系 OUTPUT-REFERRED SNR (dbc/ Hz) kHz OFFSET 16 5kHz OFFSET INPUT LEVEL (dbfs) 图 25. 折合到输出端信噪比与输入电平的关系 OUTPUT-REFERRED SNR (dbc/ Hz) , BASEBAND FREQUENCY (Hz) 图 28. 折合到输出端信噪比与基带频率的关系 Rev. Page 17 of 48

18 DYNAMIC RANGE (db) LNA GAIN = 15.6dB LNA GAIN = 17.9dB LNA GAIN = 21.3dB RF FREQUENCY (MHz) 图 29. 小信号动态范围与 RF 频率的关系 Rev. Page 18 of 48

19 等效电路 图 3. 等效 LNA 输入电路 图 34. 等效 SDIO 输入电路 图 31. 等效 LNA 输出电路 图 35. 等效数字输出电路 图 32. 等效时钟输入电路 图 36. 等效 SCLK PDWN 或 STBY 输入电路 图 33. 等效 4LO 输入电路 图 37. 等效 RESET 输入电路 Rev. Page 19 of 48

20 AVDD1 AVDD1 AVDD2 CSB 35Ω 7kΩ GAIN+ 5Ω 图 38. 等效 CSB 输入电路 图 41. 等效 GAIN+ 输入电路 AVDD2.8V VREF 6kΩ GAIN 5Ω 7kΩ 图 39. 等效 VREF 电路 图 42. 等效 GAIN- 输入电路 AVDD2 RBIAS 1Ω CWx+, CWx 图 43. 等效 CWI± CWQ± 输出电路 图 4. 等效 RBIAS 电路 AVDD2 GPOx 1Ω 图 44. 等效 GPOx 输出电路 Rev. Page 2 of 48

21 工作原理超声 AD9276 主要应用于医用超声领域 图 45 所示为超声系统的简化功能框图 超声系统的重要功能是为生理信号衰减进行时间增益控制 (TGC) 补偿 因为超声信号的衰减与距离 ( 时间 ) 呈指数关系, 因此线性 db 可变增益放大器为最佳解决方案 超声信号链的主要要求有超低噪声 有源输入匹配 快速过载恢复 低功耗以及 ADC 差分驱动 由于超声设备使用波束形成技术, 要求大量二进制加权通道 ( 例如,32 至 512), 所以在可能的最低噪声下实现最低功耗至关重要 大多数现代超声设备使用数字波束形成技术 信号经 TGC 放大器后立即转换至数字格式, 然后完成数字波束形成 12 位 ADC 采样速率最高达 8 MSPS, 可同时满足通用型和高端系统的要求 对于低端和便携式超声设备而言, 节省电力和低成本是两个重要考虑因素,AD9276 的设计就能够满足这些要求 有关超声波系统的其他信息, 请参考 影响超声系统前端器件选择的考量因素 ( 模拟对话 第 36 卷第 3 期,22 年 5-7 月 ) 以及 AD9271- 便携式超声设备的革命性解决方案 ( 模拟对话 第 41 卷第 7 期,27 年 7 月 ) Tx HV AMPLIFIERS Tx BEAMFORMER BEAMFORMER CENTRAL CONTROL MULTICHANNELS HV MUX/ DEMUX T/R SWITCHES LNA VGA AAF ADC Rx BEAMFORMER (B AND F MODES) TRANSDUCER ARRAY 128, 256, ETC., ELEMENTS BIDIRECTIONAL CABLE CW (ANALOG) BEAMFORMER SPECTRAL DOPPLER PROCESSING MODE IMAGE AND MOTION PROCESSING (B MODE) COLOR DOPPLER (PW) PROCESSING (F MODE) AUDIO OUTPUT 图 45. 简化超声系统功能框图 DISPLAY Rev. Page 21 of 48

22 4LO 4 4LO+ RESET LO GENERATION CWI+ CWI TRANSDUCER T/R SWITCH C S C SH R FB1 R FB2 C LG LO-x LOSW-x LI-x LG-x LNA 15.6dB, 17.9dB, 21.3dB ATTENUATOR 42dB TO db GAIN INTERPOLATOR POST AMP 21dB, 24dB, 27dB, 3dB AAF PIPELINE ADC SERIAL LVDS CWQ+ CWQ DOUTx+ DOUTx X-AMP VGA GAIN+ GAIN 图 46. 单通道简化功能框图 通道概述 C FB R FB1 每个通道都包括 TGC 信号路径和 CW 多普勒信号路径 V O + R FB2 LNA 为两个信号路径提供用户可调的输入阻抗端接 CW 多普勒路径包括一个 I/Q 解调器 TGC 路径包括一个差分 V O LOSW-x X-AMP VGA 一个抗混叠滤波器和一个 ADC 图 46 所示为 LO-x 带外部元件的简化功能框图 V CM V CM 信号路径为全差分路径, 能够实现最大信号摆幅, 并减少偶数阶失真 ; 不过,LNA 为单端信号源驱动 低噪声放大器 (LNA) 良好的噪声性能依赖于信号链始端的具有超低噪声的 LNA, 可将随后的 VGA 噪声分配降至最低 在需要输入阻抗匹配应用中, 有源阻抗控制使噪声性能最佳 LNA 的原理示意图见图 47 LI-x 容性耦合到信号源 片上偏置电压发生器产生约.9 V 的直流输入偏置电压, 将输出共模电平集中在 1.5 V( 二分之一 AVDD2) 电容 C LG 的值与输入耦合电容 C S 的值相同, 与 LG-x 引脚相连并接地 强烈建议通过 LG-x 引脚构成开尔文连接, 连接至输入端或探头接地 简单地将 LG-x 引脚在器件附近接地, 会导致不同地的电位差通过 LNA 放大 通常会产生一个直流偏移电压, 该电压值随不同通道和器件而异, 具体取决于应用和 PCB 的布局 TRANSDUCER T/R SWITCH C S LI-x C SH 图 47.LNA 原理示意图 LG-x LNA 支持高达 4.4 V p-p 差分输出电压, 与 1.5V 的共模电压正负偏移了 ±1.1 V LNA 差分增益可设定饱和前的最大输入信号 可通过 SPI 设置三个增益中的其中之一 增益设置为 15.6 db 17.9 db 和 21.3 时, 对应的满量程输入分别为 733 mv p-p 55 mv p-p 和 367 mv p-p 过载保护可确保从大输入电压状态下快速恢复 因为输入端都容性耦合至电源电压一半左右的偏置电压, 所以无需与 ESD 保护交互, 便可处理大的输入电压 C LG Rev. Page 22 of 48

23 借助低值反馈电阻和输出级的电流驱动能力,LNA 可以实现.75 nv/ Hz 的低折合到输入端噪声电压 ( 增益为 21.3 db) 所需功耗仅 27 ma/ 通带 (8 mw) 片上电阻匹配产生精确的单端增益, 这对准确阻抗控制很关键 由于采用全差动拓扑和负反馈, 失真减至最低 低二阶谐波失真在二次谐波超声成像应用中尤其重要 差分信号使得每个输出端的摆幅变小, 从而进一步降低三阶谐波失真 LNA 带宽 (BW) 大于 1 MHz 最终,LNA 的带宽会限制合成 R IN 的精度 若 R IN = R S, 最高约 2 Ω, 那么最佳匹配介于 1 khz 与 1 MHz 之间, 此时, 频率下限由交流耦合电容的大小确定, 上限由 LNA BW 确定 此外, 输入电容和 R S 限制了更高频的 BW 图 48 显示了各种 R FB 值时 R IN 与频率的关系 有源阻抗匹配 LNA 内置单端电压增益放大器, 具有差分输出端, 外部可提供负输出端 例如, 固定增益为 8 (17.9 db) 时, 在负输出引脚 LO-x 和正输入引脚 LI-x 间连接反馈电阻, 形成有源输入端 通过这种众所周知技术可以在单一系统中连接多个探头阻抗 输入电阻如公式 1 所示 其中 : A/2 为单端增益或 LI-x 输入端至 LO-x 输出端的增益 R FB 是 R FB1 和 R FB2 的组合阻抗 ( 参见图 47) 因为放大器的输入端至差分输出端具有 8 倍增益, 所以必须注意,A/2 是 LI-x 引脚至 LO-x 引脚的增益, 比放大器的增益小 6 db, 即 11.9 db(4 倍 ) 一个 15 kω 的内部偏置电阻与 LI-x 引脚相连的源电阻并联减小了输入电阻值,LG-x 引脚交流接地 等式 2 用来计算得出特定 R IN 所需要的 R FB, 即便是较大 R IN 值 例如, 要将 R IN 设为 2 Ω,R FB 的值必须为 1 Ω 如果用简化式 ( 公式 2) 计算 R IN, 则该值为 188 Ω, 结果, 增益误差小于.6 db 一些因素, 诸如存在动态源电阻, 可能会更明显地影响绝对增益精度 高频率下, 必须考虑 LNA 的输入电容 用户必须确定匹配精度水平并相应调整 R FB 图 48. 各种 R FB 值时 R IN 与频率的关系 ( 同时显示 R S 和 C SH 的影响 ) 应当注意, 在 R IN 最低值 (5 Ω) 时,R IN 峰值会出现在频率大 于 1 MHz 时 这是因为 LNA BW 滚降的关系, 如前文所述 但 R IN 值较大时, 在 LNA 到达峰值前, 寄生电容开始滚降信 号 BW C SH 进一步降低了匹配度 ; 因此,C SH 不应用于 R IN 值大于 1 Ω 的情形中 表 7 列出了根据 R IN 的情况 R FB 和 C SH 的推荐值 C FB 需要与 R FB 串联, 因为 LO-x 引脚和 LI-x 引脚的直流电平不相等 表 7. 有源端接外部元件值 LNA 增益 (db) RIN (Ω) RFB (Ω) 最小值 CSH (pf) 不适用 不适用 不适用 72 带宽 (MHz) Rev. Page 23 of 48

24 LNA 噪声短路噪声电压 ( 折合到输入端噪声 ) 是系统性能的一个重要限制因素 增益为 21.3 db 时,LNA 的短路噪声电压为.75 nv/ Hz, 包括 VGA 后置放大器增益为 27 db 时的 VGA 噪声 这些测量值在无反馈电阻情况下测定, 为计算不同配置的输入噪声和噪声系数性能提供了基础 如图 49 所示 UNTERMINATED R IN R S + LI-x V OUT 图 5 所示为相应的噪声系数性能 LNA 增益为 21.3 db 时, 输入阻抗被 RS 扫描以保持每个点的匹配 5 Ω 源阻抗在阻性端接 有源端接和无端接配置时的噪声系数分别为 7.3 db 4.2 db 和 2.8 db 2 Ω 源阻抗的噪声系数分别为 4.5 db 1.7 db 和 1. db 图 51 显示各种 R IN 值时 R S 相关噪声系数, 有助于顺利完成设计 LI-x RESISTIVE TERMINATION R IN R S R S V OUT NOISE FIGURE (db) RESISTIVE TERMINATION ACTIVE IMPEDANCE MATCH R R IN FB R S UNTERMINATED ACTIVE TERMINATION + LI-x V OUT R FB R IN = 1 + A/2 图 49. 输入配置图 5 和 51 显示噪声系数与 R S 关系的仿真结果 其中使用上述配置,VGA 折合到输入端的噪声电压为 3.8 nv/ Hz 无端接 (R FB = ) 运行达到了最低等效输入噪声和噪声系数 图 51 显示噪声系数与源电阻上升的关系,R S 较低时,LNA 电压噪声比源噪声大 ;R S 较高时, 是因为噪声源于 R FB 当 R S 与 R IN 匹配时, 噪声系数最低 输入阻抗匹配主要是为了提高系统的瞬态响应 采用阻性端接时, 因为匹配电阻的热噪声, 以及 LNA 输入电压噪声发生器的贡献增加, 输入噪声增大 不过, 采用有源阻抗匹配时, 两者的贡献比阻性端接时小 1/(1 + LNA 增益 ) NOISE FIGURE (db) 1 1 1k R S (Ω) 图 5. 阻性端接 有源端接匹配和无端接输入时的噪声系数和 R S 的关系,V GAIN =.8 V R IN = 5Ω R IN = 75Ω R IN = 1Ω R IN = 2Ω UNTERMINATED 1 1 1k R S (Ω) 图 51. 各种 R IN 固定值 有源端接匹配输入 V GAIN =.8 V 时噪声系数和 R S 的关系 Rev. Page 24 of 48

25 输入过驱在超声系统中, 出色的过载表现是非常重要的 LNA 和 VGA 都内置过驱保护, 能在过载事件后快速恢复 输入过载保护跟任何放大器一样, 如果应用易受到高瞬态电压的影响, 强烈推荐在输入端前进行电压钳位 图 52 所示为简化的超声传感器接口 普通的传感器元件具有发射与接收超声能量双重功能 在发射阶段, 将向陶瓷基元施加高压脉冲 典型发射 / 接收 (T/R) 开关由四个采用桥式配置的高压二极管组成 尽管理想状态下, 二极管会阻止来自灵敏接收机输入端的发射脉冲, 但二极管特性并不完美, 所以 LI-x 输入端的泄漏瞬态可能会有问题 由于超声系统是一种脉冲系统, 传播时间用于确定深度, 因此从输入过载中快速恢复的功能是至关重要的 前置放大器和 VGA 会出现过载情况 紧接着发射脉冲后, 典型 VGA 增益较低,LNA 受到 T/R 开关泄漏过载的影响 随着增益的增加, 因为近场和声学高密度材料 ( 如骨 ) 造成的强回波可能会引起 VGA 发生过载 图 52 显示外部过载保护方案 应在交流耦合电容前放置一对背靠背信号二极管 注意, 所有二极管都容易出现一定量的散粒噪声 许多类型的二极管可用于实现所需的噪声性能 图 52 所示的配置中往往会增加 2 nv/ Hz 折合到输入端噪声 根据不同的应用, 降低 5 kω 的电阻和增加 2 kω 的电阻可能会改善噪声分布 如图 52 所示, 增加了二极管后, ±.5 V 或更低的钳位电平显著提高了系统的过载性能 +5V CW 多普勒操作 AD9276 每个通道都有一个 I/Q 解调器 每个解调器具有一个单独的可编程移相器 I/Q 解调器是医疗超声领域相控阵波束形成应用的理想选择 每个通道都可以通过 SPI 端口选择 16 延迟状态 (36 /16 或 22.5 / 步进 ) 该器件的 RESET 输入端用来同步每个通道的 LO 分频器 如果使用多个 AD9276, 共有跨阵列 RESET 可确保所有通道相位同步 在 AD9276 内部, 通道 I 和 Q 的输出电流进行求和 如果使用多个 AD9276, 每个 AD9276 都能进行 I 和 Q 输出电流求和, 并使用外部跨导放大器转换为电压 正交产生内部 和 9 LO 数字相位都由 4 分频逻辑电路产生 分频器支持直流耦合输入, 本身为宽带 ; 最高 LO 频率只能通过开关速度来限制 正交 LO 信号的占空比本身为 5%, 不受外部连接 4LO 输入不对称的影响 此外, 利用分频器以满足 4LO 信号对产生内部 LO 信号的最终触发器重新计时, 从而最大限度地减少分频电路引入的噪声 为了获得最佳性能,4LO 输入为差分驱动, 同 AD9276 评估板 每个引脚上的共模电压约为 1.2 V, 标称电源电压 3 V 重要的是, 要获得 CW 信号链的最佳性能, 须确保 LO 源有非常低的相位噪声 ( 抖动 ) 快速压摆率以及充足的输入电平 波束形成应用需要精确的通道间相位关系, 实现多通道之间的一致性 不同 AD9276 在数个阵列使用时, 采用 RESET 引脚同步 LO 分频电路 多个 AD9276 通电后,RESET 引脚将分频器复位到已知状态 使用一个以上 AD9276 时, 只能通过 RESET 引脚上的同一脉冲实现精确的通道间相位匹配 Tx DRIVER 5kΩ HV 1nF AD9276 LNA 5kΩ TRANSDUCER 5V 2kΩ 1nF 图 52. 输入过载保护 Rev. Page 25 of 48

26 I/Q 解调器和移相器 I/Q 解调器由多个双平衡无源混频器组成 RF 输入信号通过跨导级转换成电流, 跨导级具有最大差分输入信号处理能力, 与 LNA 输出满量程相匹配 这些电流然后注入混频器, 混频器将其转换为基带电流 (RF LO) 和两倍射频电流 (RF + LO) 根据 SPI 锁存器中的编程设置码 ( 见表 8), 信号发生相移 整体电路具有相移功能 表 8 第 1 栏所列的相移定义为基带 I 或 Q 输出通道之间的相移 例如, 向 AD9276 的两个 RF 输入端施加同一信号时, 基带输出同相, 以便生成匹配的相位编码 但是, 如果通道 1 的相位编码是, 通道 2 的是 1, 那么通道 2 的输出领先通道 1 的输出 22.5 表 8. 通道间相移的相位选择码 I/Q 解调相位 Φ 移位 (SPI 寄存器 x2d [3:]) 动态范围和噪声图 53 为 AD9276 所有 8 个通道的互连框图 如图所示, 通过线 或 技术连接输出端, 可轻松将更多通道添加到求和通道中 (AD821 用作求和放大器时最多达 32 个 ) 在波束形成应用中, 多个接收通道的 I 和 Q 输出端被求和 该系统的动态范围增加比例为 1 log 1 (N), 其中 N 指通道数 ( 假设为随机无关噪声 ) 图 53 的 8 通道示例中, 噪声增加了 9 db, 而信号变为四倍 (18 db), 总的信噪比改善值为 (18 9) = 9 db CW 信号路径折合到输出端的噪声取决于 LNA 增益 外部求和放大器的选择 和 R FILT 值 要确定折合到输出端的噪声, 必须知道有源低通滤波器 (LPF) 的值 R FILT 和 C FILT, 如图 53 所示 对于单个通道的典型滤波器值,R FILT 为 2 kω,c FILT 为.8 nf; 这些值可以实现一个 1 khz 的单极 LPF 在八个通道合成的情况下,R FILT 和 C FILT 为 25Ω 和 6.4nF 如果 RF 和 LO 偏移 1 khz, 那么解调信号为 1 khz 并通过 LPF 从 RF 输入端到 AD821 输出端的单通道混合增益 ( 例如, I1 Q1 ) 近似为 LNA 增益, 其中 R FILT 和 C FILT 分别为 2 kω 和.8 nf 增加滤波器电阻, 同时保持截止频率, 即可提高该增益 限制增益幅度的因素是输出摆幅, 以及根据 I-V 转换器而选定的运算放大器 ( 在此例中是 AD821) 的驱动能力 任何放大器的驱动能力都有限, 所以可以将有限多个通道进行求和 通道求和范围与放大器的电流驱动能力直接相关, 该放大器用来实现有源低通滤波器和电流 - 电压转换器 使用 AD821 时, 最多支持 AD9276 的 32 个通道 ; 也就是说, 四个 AD9276(4 8 = 32 个通道 ) 可以用一个 AD821 求和 Rev. Page 26 of 48

27 C FILT OTHER AD9276s R FILT CWI+ AD821 CHANNEL A LNA CWI 1.5V 1.5V AD821 I 18-BIT ADC R FILT C FILT C FILT R FILT CWQ+ AD821 CHANNEL H LNA CWQ 1.5V 1.5V AD821 Q 18-BIT ADC R FILT C FILT 4 LO GENERATION RESET 4LO+ 4LO 图 53.CW 模式下 I/Q 输出端的典型连接接口 相位补偿和模拟波束形成 在集成多普勒功能的传统模拟波束形成器中, 每通道有一 波束形成在医疗超声中定义为对多基元超声传感器在不同 个 V-I 转换器和交叉点开关, 然后接无源延时线作为组合 时间接收的同源信号进行相位对准并求和 波束形成有两 相移器和求和电路 系统通过延时线以载波频率 (RF) 运 个功能 : 指定传感器发射方向, 提高其增益 ; 确定人体内 行, 各个通道的信号通过延时线求和, 然后合并信号由 的焦点, 即产生回波的位置 AD9276 I/Q 解调器的主要应 I/Q 解调器下变频 解调器的动态范围会限制可实现的动 用在超声 CW 多普勒模拟波束形成电路中 态范围 现代医学应用超声设备采用多通道接收器实现波束形成 典型 CW 多普勒阵列最多达 64 个接收通道, 这些通道经相移并求和用于提取相干信息 使用多个接收器时, 可对来自每个通道的所需信号求和而产生一个大信号 ( 增加 N 倍,N 为通道数 ), 噪声以通道数的平方根数增加 这种技术提高了设备的信噪比性能 波束形成器设计的关键要素是时域输入信号的对齐方法以及将个别信号求和为复合整体的方法 由此产生的 I 和 Q 信号经过滤波, 然后通过两个高分辨率模数转换器采样 采样信号经过处理, 可提取多普勒相关信息 或者, 射频信号在每个通道上分别进行下变频处理, 并对下变频信号进行相移, 然后合并所有通道 因为波束形成在解调之后使动态范围扩展, 所以解调器的动态范围对输出动态范围的影响不大 AD9276 就是采用这种架构 每个通道上的 I/Q 解调器进行下变频, 求和的电流输出与延迟线方法相同 经 I-V 转换后的滤波器和 ADC 也类似 Rev. Page 27 of 48

28 在 CW 多普勒操作中,AD9276 集 LNA 相移器 变频器和 I/Q 解调器于一体, 并直接产生基带信号 图 54 是简化图, 显示的是四个通道的情况 超声波由超声探头里的 4 个传感器元件 (TE1-TE4) 接收, 并产生信号 E1-E4 此例中,TE1 的相位以 45 领先 TE2 的相位 实际应用中, 相位差取决于基元间距 波长 (λ) 波速 入射角以及其他因素 图 54 中, 信号 E1-E4 由低噪声放大器放大 为达到最佳信噪比性能,LNA 输出直接应用于解调器输入 要对 E1-E4 信号求和, 将通道 2 的相位编码设置为 1, 使 E2 相对于 E1 移相 45,E3 移相 9 ( 相位编码为 1); 以及 E4 移相 135 ( 相位编码为 11) AD9276 输出端的相位对准电流信号在 I - V 转换器中求和, 为合并的输出信号提供四个通道的动态范围改善 ( 理论值 6 db) CW 应用信息在使用多个 AD9276 时,RESET 引脚用于同步 LO 分频器 因为由同一内部 LO 驱动, 任何 AD9276 中的通道本质上是同步的 然而, 使用多个 AD9276 时, 其分频器可能在不同相位状态唤醒 RESET 引脚的功能是对多个 AD9276 的所有 LO 信号进行相位对准 相对于其他 AD9276, 每个 AD9276 的 4LO 分频器开始可以为四种状态之一 : 相对于其他 AD 和 27 每个 AD9276 LO 分频器内部产生的 I/Q 信号始终彼此呈 9 角, 但上电时, 同一阵列使用的多个 AD9276 的分频器之间可能发生相移 RESET 机制也可以用于测量 RF 输入到输出的非混合增益 高电平有效 RESET 脉冲的上升沿任何时间都可能发生 ; 然而, 其持续时间最少应 2 ns 当 RESET 脉冲由高向低转变,LO 分频器在 4LO 时钟的下一个上升沿重新激活 为了保证多个 AD9276 同步运行, 在 4LO 时钟下一个上升沿之前,RESET 脉冲必须在所有器件上拉低 因此, 在 4LO 时钟的下降沿, 最好是拉低 RESET 脉冲 ; 最起码,t SETUP 应该 5 ns RESET 脉冲的最佳时序设置是 : 在 4LO 下降沿拉高, 然后在 4LO 下降沿拉低 ; 这样即使 4LO 频率为 32 MHz( 内部 LO:8 MHz) 时, 建立时间也有 15 ns 使用以下程序来检查多个 AD9276 的同步情况 : 1. 通过在串行接口设置适当的通道使能位, 每个 AD9276 至少激活一个通道 ( 见表 18, 寄存器 x2d, 第 4 位 ) 2. 以相同的逻辑状态设置所有 AD9276 通道的相位编码, 例如 3. 所有设备应用相同的测试信号, 以便在基带输出端产生正弦波, 用来测量每个器件的每个通道输出 4. 向所有 AD9276 施加 RESET 脉冲 5. 由于所有 AD9276 的相位编码都应相同, 多个器件的合并信号应比单个通道大 N 倍 如果合并后的信号比单个通道信号的 N 倍小, 那么单个 AD9276 的一个或更多 LO 相位出错 TRANSDUCER ELEMENTS TE1 THROUGH TE4 CONVERT US TO ELECTRICAL SIGNALS E1 LNA PHASE BIT SETTINGS CH 1 PHASE SET FOR 135 LAG S1 THROUGH S4 ARE NOW IN PHASE S1 4 US WAVES ARE DELAYED 45 EACH WITH RESPECT TO EACH OTHER E2 E3 LNA LNA CH 2 PHASE SET FOR 9 LAG CH 3 PHASE SET FOR 45 LAG S2 S3 SUMMED OUTPUT S1 + S2 + S3 + S4 E4 LNA CH 4 PHASE SET FOR LAG 图 54. 简化的 AD9276 移相器示例 S Rev. Page 28 of 48

29 TGC 操作 TGC 信号路径为全差动路径, 能够实现最大信号摆幅, 并减少偶数阶失真 ; 不过,LNA 为单端信号源驱动 增益值以单端 LNA 输入至差分 ADC 输入为基准 图 55 显示满足最高和最低增益要求的简单测试 所需最高增益由下式确定 : (ADC 噪底 /LNA 输入噪底 ) + 裕量 = 2 log(224/3.9) + 11 db = 46 db 所需最低增益由下式确定 : (ADC 输入 FS/LNA 输入 FS) + 裕量 = 2 log(2/.55) 1 db = 3 db 因此,12 位 4 MSPS ADC( 带宽 15 MHz, 增益 42 db) 应能满足如今大多数超声系统所需的动态范围 系统增益分配如表 9 所列 表 9. 通道增益分配 部分 标称增益 (db) LNA 15.6/17.9/21.3 衰减器 42 至 VGA 放大器 21/24/27/3 滤波器 ADC TGC 路径的线性 db 增益 ( 法则一致性 ) 范围为 42 db 增益控制接口的斜度为 28.5 db/v, 增益控制范围为.8 V 至 +.8 V 公式 3 是差分电压 V GAIN 的表达式, 公式 4 是通道增益的表达式 VGAIN (V) = (GAIN+) (GAIN ) (3) 增益 (db) = 28.5 db/v VGAIN + ICPT (4) 其中,ICPT 是 TGC 增益截点 默认状态下,LNA 的增益为 21.3 db(12 ); 如果 GAIN+ 引脚电压为 V,GAIN 引脚电压为.8 V, 则 VGA 后置放大器的增益为 24 db(42 db 衰减 ) 因此, 如果 LNA 输入不匹配时, 通过 TGC 路径的总增益 ( 或 ICPT) 达到 3.6 db, 或如果 LNA 匹配至 5 Ω(R FB = 35 Ω), 总增益为 2.4 db 但如果 GAIN+ 引脚的电压为 1.6 V,GAIN- 引脚的电压为.8 V( db 衰减 ), 则 VGA 增益为 24 db 此时, 若 LNA 输入不匹配, 通过 TGC 路径的总增益达到 45 db, 或 LNA 输入匹配, 则总增益为 39 db 每个 LNA 输出端都直流耦合至 VGA 输入端 VGA 内置增益范围为 42 db 至 db 的衰减器, 后接增益为 21 db/24 db/27 db /3 db 的放大器 X-AMP 增益内插法会形成低增益误差和均衡带宽, 且差分信号路径将失真降至最低 MINIMUM GAIN ADC FULL SCALE (2V p-p) ~1dB MARGIN LNA FULL SCALE (.55V p-p SINGLE-ENDED) 7dB ADC LNA 94dB >11dB MARGIN ADC NOISE FLOOR (224µV rms) LNA INPUT-REFERRED NOISE FLOOR (3.9µV AAF BW = 15MHz LNA + VGA NOISE = 1.nV/ Hz MAXIMUM GAIN VGA GAIN RANGE > 42dB MAX CHANNEL GAIN > 48dB 图 位 4 MSPS ADC 的 TGC 操作增益要求 Rev. Page 29 of 48

30 1, 2, 3 表 1. 敏感度和动态范围间的权衡考量 LNA VGA 通道 增益 典型输出动态范围 (db) (V/V) (db) 满量程输入 (V p-p) 输入噪声 (nv/ Hz) 后置放大器增益 (db) GAIN+ = V 4 GAIN+ = 1.6 V 5 GAIN+ = 1.6 V (nv/ Hz) 6 时折合到输入端的噪声 LNA: 输出满量程 = 4.4 V p-p 差分 2 滤波器 : 损耗 1 db,nbw = 13.3 MHz,GAIN =.8 V 3 ADC:4 MSPS,7 db SNR,2 V p-p 满量程输入 4 最小 VGA 增益 (VGA 为主的 ) 时的输出动态范围 5 最大 VGA 增益 (LNA 为主的 ) 时的输出动态范围 6 最大 VGA 增益时的通道噪声 表 1 显示相对于各种 LNA 和 VGA 增益设置, 能实现的敏感度和动态范围间的权衡考量 例如, 当 VGA 设定为最小增益电压时,TGC 路径主要是 VGA 噪声, 可实现最大输出信噪比 但随着后置放大器增益选项的增加, 折合到输入端的噪声随之降低, 信噪比性能也下降 如果 VGA 设定为最大增益电压时,TGC 路径主要是 LNA 噪声, 折合到输入端的噪声达到最低, 但输出信噪比性能也下降 TGC (LNA + VGC) 增益越高, 输出信噪比就越低 随着后置放大器增益增加, 折合到输入端的噪声也降低 低增益时,VGA 应限制系统噪声性能 ( 信噪比 ); 高增益时, 噪声取决于噪声源和 LNA 最大电压摆幅则受 ADC 满量程输入电压峰峰值 (2 V p-p) 的限制 TGC 路径的每个部分中,LNA 和 VGA 的满量程范围不同 范围值取决于每个功能框的增益设置, 以及 GAIN+ 与 GAIN- 引脚电压 LNA 有三个范围值, 即通过 SPI 实现的满 量程设置值 同样,VGA 也有四个后置放大器增益设置可通过 SPI 实现 GAIN± 引脚电压确定放大器 (LNA 或 VGA) 饱和的先后顺序 最大信号输入电平与 GAIN± 引脚电压成函数关系, 为 SPI 可选增益选项, 如图 56 至 58 所示 INPUT FULL SCALE (V p-p) PGA GAIN = 21dB PGA GAIN = 24dB.1 PGA GAIN = 27dB PGA GAIN = 3dB GAIN+ (V) 图 56.LNA(15.6dB 增益设置 )/VGA 满量程范围 Rev. Page 3 of 48

31 INPUT FULL SCALE (V p-p) INPUT FULL SCALE (V p-p) PGA GAIN = 27dB PGA GAIN = 21dB PGA GAIN = 24dB PGA GAIN = 3dB GAIN+ (V) 图 57.LNA(17.9dB 增益设置 )/VGA 满量程范围 PGA GAIN = 27dB PGA GAIN = 3dB PGA GAIN = 21dB PGA GAIN = 24dB GAIN+ (V) 图 58.LNA(21.3dB 增益设置 )/VGA 满量程范围可变增益放大器 (VGA) X-AMP 差分 VGA 提供精确输入衰减和插值, 具有 3.8 nv/ Hz 低折合到输入端噪声和出色的增益线性 简化框图如图 59 所示 GAIN± VIP g m 3.5dB GAIN INTERPOLATOR POSTAMP VGA 的输入为 14 级差分电阻梯, 每抽头 3.5 db 由此产生的总增益范围是 42 db, 在端点损失范围之内 每侧的有效输入电阻标称值为 18 Ω, 总差分电阻为 36 Ω 电阻梯由 LNA 的全差分输入信号驱动 LNA 输出为直流耦合, 避免使用外部耦合电容 衰减器和 VGA 的共模电压受控于放大器, 该放大器采用从 LNA 中获得的相同中间电源, 允许 LNA 直流耦合至 VGA, 不会于共模差异而产生较大的失调 但是, 随着增益的增加,LNA 的任何失调都会被放大, 使 VGA 输出失调以指数规律增加 X-AMP 的输入级沿电阻梯分布, 一个由增益接口控制的偏置插值器决定输入抽头点 偏置电流存在重叠, 相继抽头的信号会合并以提供从 42 db 到 db 的平滑衰减 这种电路技术可产生线性 db 增益法则一致性和低失真水平, 仅偏离理想值 ±.5 db 或更少 增益斜率相对于控制电压单调无变化, 在过程 温度和电源供应发生变化时相对稳定 X-AMP 输入端为可编程增益反馈放大器的一部分, 使得 VGA 成为一个完整的器件 其带宽约为 1 MHz 输入级设计用于降低输出馈通, 并确保整个增益设置范围具有出色的频率响应一致性 增益控制增益控制接口 GAIN± 为差分输入端 通过插值器选择连接到输入衰减器的适当输入级,VGAIN 可以改变所有 VGA 的增益 对于.8 V GAIN,28.5 db/v 标称 GAIN+ 范围为 V 至 1.6 V, 最佳增益线性度约为.16 V 至 1.44 V, 误差通常小于 ±.5 db GAIN+ 电压大于 1.44 V 和低于.16 V 时, 误差增大 无增益折叠时,GAIN+ 值可超过电源电压 1 V 增益控制响应时间小于 75 ns, 是最小到最大增益变化最终值的 1% GAIN+ 和 GAIN 引脚可以用两种连接方式之一 可以使用单端法, 即开尔文连接至地, 如图 6 所示 用于驱动多个器件时, 最好使用差分法, 如图 61 所示 对于任何一种方法,GAIN+ 和 GAIN 引脚均应直流耦合, 并驱动以适合 1.6 V 满量程输入 VIN GAIN+ 1Ω V TO 1.6V DC.1µF 5Ω 图 59.VGA 原理示意图 POSTAMP GAIN.1µF KELVIN CONNECTION 图 6. 单端 GAIN+ GAIN 引脚配置 Rev. Page 31 of 48

32 GAIN+ GAIN 1Ω.1µF 1Ω.1µF ±.4V DC AT.8V CM ±.4V DC AT.8V CM 499Ω AD Ω 499Ω.8V CM 523Ω 图 61. 差分 GAIN+ GAIN 引脚配置 AVDD2 31.3kΩ 1kΩ 5Ω ±.8V DC VGA 噪声典型应用中,VGA 将宽动态范围输入信号调整至 ADC 输入范围内 LNA 折合到输入端的噪声限制了最小可分辨输入信号 ; 而折合到输出端噪声 ( 主要取决于 VGA) 限制了最大瞬时动态范围, 该范围可以在任何一个特定的增益控制电压下处理 折合到输出端的噪声范围根据 ADC 的总噪底设置 短路输入条件下, 折合到输出端的噪声与 GAIN+ 成函数关系, 如图 11 图 12 和图 14 所示 输入噪声电压等于输出噪声除以控制范围内每一点的测量增益 在大部分增益范围内, 因为以 VGA 折合到输出端的固定噪声为主, 所以折合到输出端的噪声均为 6 nv/ Hz( 后置放大器增益 = 24 db) 在增益控制范围高端部分, 则主要是 LNA 噪声和源噪声 在最大增益控制电压附近, 折合到输入端的噪声为最小值, 而 VGA 折合到输入端的噪声贡献微乎其微 较低增益时, 折合到输入端的噪声以及噪声系数随着增益的下降而增加 系统的瞬时动态范围不会丢失, 但是, 因为折合到输入端的噪声增加, 输入容量也随之增加 ADC 噪底分布具有同样的相关性 重要的是,VGA 输出噪底的幅度是相对于 ADC 的噪底的幅度而言的 增益控制噪声在极低噪声应用中值得注意 增益控制接口的热噪声可以调制通道增益 由此产生的噪声与输出信号电平成正比, 通常只有出现大信号时会很明显 增益接口包括片上噪声滤波器, 该滤波器能显著降低 5 MHz 以上频率噪声的影响 应注意尽量减少 GAIN± 输入端的噪声冲击 外部 RC 滤波器可用于去除 V GAIN 源噪声 滤波器带宽应足以满足所需的控制带宽 抗混叠滤波器 (AAF) 信号到达 ADC 之前, 抗混叠滤波器用来抑制直流信号, 并限制信号的带宽以达到抗混叠的目的 图 62 显示了滤波器的结构 抗混叠滤波器由单极点高通滤波器和二阶低通滤波器组合而成 高通滤波器可配置为与低通滤波器截止频率成一定比例关系 可通过 SPI 进行选择 该滤波器采用片上调谐来调整电容, 进而设置所需的截止频率并减少变化 3 db 低通滤波器的默认截止频率为 ADC 采样时钟速率的 1/3 或 1/4.5 截止频率可通过 SPI 调整至该频率的 或 1.3 倍 截止频率范围可保持在 8 MHz 至 18 MHz 范围 3C 3C C =.8pF TO 5.1pF n = TO 7 4kΩ 1kΩ/n 4kΩ 2kΩ 4C 2kΩ 图 62. 抗混叠滤波器原理示意图调谐通常关闭以免在关键时刻改变电容设置 调谐电路通过 SPI 使能和禁用 初始上电后, 以及滤波器截止频率缩放比例或 ADC 采样率重新编程后, 必须对滤波器调谐执行初始化 建议在空闲时间偶尔重新调整, 以补偿温度漂移 共有 8 个 SPI 可编程设置值, 用户可以更改高通滤波器截止频率与低通截止频率的函数关系 表 11 所示为两个示例 : 一个是 8 MHz 低通截止频率, 另一个是 18 MHz 低通截止频率 这两种情况下, 低端频率的抑制量随比例下降而逐步增加 因此, 使整个 AAF 频率通带变窄可以减少低频噪声, 或者使谐波处理的动态范围最大 4kΩ C C 4kΩ 表 11.SPI 可选的高通滤波器的截止频率选项高通滤波器截止频率 低通滤波器截止频率 = 8 MHz 低通滤波器截止频率 = 18 MHz SPI 设置 1 比例 khz 872 khz khz MHz MHz MHz MHz MHz MHz MHz MHz MHz MHz 5.17 MHz MHz MHz 1 比例 = 低通滤波器的截止频率 / 高通滤波器的截止频率 Rev. Page 32 of 48

33 ADC AD9276 采用流水线式 ADC 架构 各级的量化输出组合在一起, 在数字校正逻辑中形成一个 12 位转换结果 流水线结构允许第一级处理新的输入采样点, 而其它级继续处理之前的采样点 采样在时钟的上升沿进行 3.3V 5Ω * VFAC3 OUT.1µF.1µF AD951x FAMILY CLK LVDS DRIVER CLK.1µF 1Ω.1µF CLK+ CLK ADC 输出级模块能够实现数据对准 错误校正, 且能将数据传输到输出缓冲器 然后将数据串行化, 并使其与帧和输出时钟对齐 时钟输入考虑为了充分发挥芯片的性能, 应利用一个差分信号作为 AD9276 采样时钟输入端 (CLK+ 和 CLK ) 的时钟信号 该信号通常使用变压器或电容器交流耦合到 CLK+ 和 CLK 引脚内 这两个引脚有内部偏置, 无需其它偏置 图 63 显示了为 AD9276 提供时钟信号的首选方法 使用 RF 变压器, 可以将低抖动时钟源 ( 如 VFAC3-BHL 5 MHz Valpey Fisher 振荡器 ) 从单端转换成差分 跨接在次级变压器上的背对背肖特基二极管可以将输入 AD9276 中的时钟幅度限制为约.8 V p-p 差分信号 这样, 既可以防止时钟的大电压摆幅馈通至 AD9276 的其它部分, 还可以保留信号的快速上升和下降时间, 这一点对低抖动性能来说非常重要 3.3V OUT VFAC3 3.3V 5Ω * VFAC3 OUT.1µF 5Ω.1µF.1µF 1Ω MINI-CIRCUITS ADT1-1WT, 1:1Z.1µF XFMR.1µF.1µF SCHOTTKY DIODES: HSM2812 图 63. 变压器耦合的差分时钟 CLK CLK * 5Ω RESISTOR IS OPTIONAL. AD951x FAMILY PECL DRIVER 24Ω 24Ω 图 64. 差分 PECL 采样时钟.1µF 1Ω.1µF CLK+ CLK CLK+ CLK ADC 如果有低抖动的时钟源, 那么, 另一种方法是对差分 PECL 信号进行交流耦合, 并传输至采样时钟输入引脚 ( 如图 64 所示 ) AD951x 系列时钟驱动器具有出色的抖动性能 ADC * 5Ω RESISTOR IS OPTIONAL. 3.3V VFAC3 OUT 5Ω *.1µF.1µF * 5Ω RESISTOR IS OPTIONAL. 3.3V VFAC3 OUT 5Ω *.1µF.1µF * 5Ω RESISTOR IS OPTIONAL. 图 65. 差分 LVDS 采样时钟 在某些应用中, 可以利用单端 CMOS 信号来驱动采样时钟输入 在此类应用中,CLK+ 引脚直接由 CMOS 门电路驱动,CLK 引脚则通过与 39 kω 电阻并联的.1 μf 电容旁路接地 ( 见图 66) 虽然 CLK+ 输入电路电源为 AVDD1 (1.8 V), 但该输入电路可支持高达 3.3 V 的输入电压, 因此, 驱动逻辑的电压选择非常灵活 CLK CMOS DRIVER CLK AD951x FAMILY.1µF OPTIONAL 1Ω 图 66. 单端 1.8 V CMOS 采样时钟 CLK CMOS DRIVER CLK AD951x FAMILY OPTIONAL 1Ω.1µF 39kΩ.1µF.1µF CLK+ CLK CLK+ CLK ADC ADC 图 67. 单端 3.3 V CMOS 采样时钟时钟占空比考虑典型的高速 ADC 利用两个时钟沿产生不同的内部定时信号 因此, 这些 ADC 可能对时钟占空比很敏感 通常, 为保持 ADC 的动态性能, 时钟占空比容差应为 5% AD9276 内置一个占空比稳定器 (DCS), 可对非采样边沿进行重新定时, 并提供标称占空比为 5% 的内部时钟信号 因此, 时钟输入占空比范围非常广, 且不会影响 AD9276 的性能 当 DCS 处于开启状态时, 在很宽的占空比范围内, 噪声和失真性能几乎是平坦的 但是, 有些应用可能要求关闭 DCS 功能 如果是这样, 则在这种模式下工作时, 应注意动态范围性能可能会受影响 有关使用此功能的更多详细信息, 请参阅表 Rev. Page 33 of 48

34 占空比稳定器利用延迟锁定环 (DLL) 创建非采样边沿 因 4 此, 一旦采样频率发生变化,DLL 就需要大约 8 个时钟周期 35 来获取并锁定新的速率 3 I AVDD1, 8MSPS SPEED GRADE 时钟抖动考虑高速 高分辨率 ADC 对时钟输入信号的质量非常敏感 在给定的输入频率 (f A ) 下, 由于孔径抖动 (t J ) 造成的信噪比 (SNR) 下降计算公式如下 : SNR 下降幅度 = 2 log1(1/2 π fa tj) CURRENT (ma) I AVDD1, 65MSPS SPEED GRADE I AVDD1, 4MSPS SPEED GRADE I DRVDD 公式中, 均方根孔径抖动表示所有抖动源 ( 包括时钟输入信号 模拟输入信号和 ADC 孔径抖动 ) 的均方根 中频欠采样应用对抖动尤其敏感 ( 见图 68) SAMPLING FREQUENCY (MSPS) 图 69. 电源电流与 f SAMPLE 的关系 (f IN = 5 MHz) 当孔径抖动可能影响 AD9276 的动态范围时, 应将时钟输入信号视为模拟信号 时钟驱动器电源应与 ADC 输出驱动器电源隔离, 以免在时钟信号内混入数字噪声 低抖动 晶控振荡器为最佳时钟源, 如 Valpey Fisher VFAC3 系列 如果时钟信号来自其它类型的时钟源 ( 通过门控 分频或其它方法 ), 则需要在最后对原始时钟进行重定时 如需更深入了解与 ADC 相关的抖动性能信息, 请参阅应用笔记 AN-51 和 AN-756( 访问 POWER/CHANNEL (mw) MSPS SPEED GRADE 4MSPS SPEED GRADE 65MSPS SPEED GRADE SNR (db) RMS CLOCK JITTER REQUIREMENT 16 BITS 14 BITS 12 BITS 7 1 BITS 6.125ps 8 BITS 5.25ps.5ps 4 1.ps 2.ps ANALOG INPUT FREQUENCY (MHz) 图 68. 理想信噪比与输入频率和抖动的关系功耗和省电模式如图 69 和图 7 所示,AD9276 的功耗与其采样速率成比例关系 数字功耗变化不大, 因为它主要由 DRVDD 电源和 LVDS 输出驱动器的偏置电流决定 LNA BIAS SETTING HIGH MID-HIGH MID-LOW LOW SAMPLING FREQUENCY (MSPS) 图 7. 每通道功耗与 f SAMPLE 的关系 (f IN = 5 MHz) AD9276 具有可调整 LNA 偏置电流特性 ( 见表 18, 寄存器 x12) 默认 LNA 偏置电流设置为高 图 71 显示每个偏置设置值时 AVDD2 电流减少的典型值 此外,LNA 偏置设置为低时, 建议使用寄存器 x1( 见表 18) 调整 LNA 偏移 TOTAL AVDD2 CURRENT (ma) 图 71. 不同 LNA 偏置设置下的 AVDD2 电流 (f SAMPLE = 4 MSPS) Rev. Page 34 of 48

35 将 PDWN 引脚置位高电平, 可使 AD9276 进入省电模式 在这种状态下, 器件的典型功耗为 5 mw 在省电模式下,LVDS 输出驱动器处于高阻抗状态 将 PDWN 引脚拉低时, AD9276 返回正常工作模式 此引脚兼容 1.8 V 和 3.3 V 电压 将 STBY 引脚置位高电平, 可使 AD9276 进入待机模式 在这种状态下, 器件的典型功耗为 175 mw 待机状态下, 除了内部基准电压源外, 整个器件都断电 LVDS 输出驱动器处于高阻抗状态 这种模式非常适合需要省电的应用, 因为器件能够在不使用时关断, 使用时迅速上电 器件再次上电的时间也大大缩短 将 STBY 引脚拉低时,AD9276 返回正常工作模式 此引脚兼容 1.8 V 和 3.3 V 电压 AD9276 LVDS 输出便于与具有 LVDS 能力的定制 ASIC 和 FPGA 中的 LVDS 接收器连接, 从而在高噪声环境中实现出色的开关性能 推荐使用单一点到点网络拓扑结构, 并将 1 Ω 端接电阻尽可能靠近接收器放置 如果没有远端接收器端接电阻, 或者差分线布线不佳, 可能会导致时序错误 建议走线长度不要超过 24 英寸, 差分输出走线应尽可能彼此靠近且长度相等 图 72 显示了一个走线长度和位置适当的 FCO DCO 和数据流示例 在省电模式下, 通过关闭基准电压源 基准电压缓冲器 PLL 和偏置网络, 可实现低功耗 进入省电模式时,VREF 上的去耦电容放电 ; 返回正常工作模式时, 去耦电容必须重新充电 因此, 唤醒时间与处于省电模式的时间有关 ; 处于省电模式的时间越短, 则相应的唤醒时间越短 器件全面恢复运作需要约.5 毫秒的时间, 建议在 VREF 引脚使用 1 μf 和.1 μf 的去耦电容, 在 GAIN± 引脚使用.1 μf 的去耦电容 时间大多取决于增益去耦 :GAIN± 引脚上的去耦电容值越高, 唤醒时间越长 使用 SPI 端口接口时, 可以使用一些其它省电选项 用户可以分别关断各通道, 或者将整个器件置于待机模式 如需较短的唤醒时间, 可以使用待机模式, 使内部 PLL 处于通电状态 唤醒时间跟增益有一定的关系 当器件处于待机模式时, 要达到 1 μs 的唤醒时间,GAIN± 引脚必须施加.8 V 的电平 有关使用这些功能的更多详细信息, 请参阅表 18 数字输出和时序采用默认设置上电时,AD9276 差分输出符合 ANSI-644 LVDS 标准 通过 SPI 接口, 用寄存器 x14 第 6 位, 可以将它更改为低功耗 减少信号选项 ( 类似于 IEEE 标准 ) 这种 LVDS 标准可以将器件的总功耗进一步降低约 36 mw LVDS 驱动器电流来自芯片, 并将各输出端的输出电流设置为标称值 3.5 ma LVDS 接收器输入端有一个 1 Ω 差分端接电阻, 因此接收器摆幅标称值为 35 mv CH1 5mV/DIV = DCO CH2 5mV/DIV = DATA CH3 5mV/DIV = FCO 5.ns/DIV 图 72.LVDS 输出时序示例 ( 默认 ANSI-644 模式下 ) 图 73 显示使用 ANSI-644 标准 数据眼图的 LVDS 输出示 例和时间间隔误差 (TIE) 抖动直方图, 其中走线长度小于 24 英寸, 并采用标准 FR-4 材料 图 74 显示走线长度超过 24 英寸 采用标准 FR-4 材料的示例 请注意, 从 TIE 抖动直方图可看出, 数据眼图开口随着边沿偏离理想位置而减小 ; 因此, 走线长度超过 24 英寸时, 用户必须确定波形是否满足设计的时序预算要求 附加 SPI 选项允许用户进一步提高所有 8 路输出的内部端接电阻 ( 因而提高电流 ), 从而驱动更长的走线 ( 见图 75) 虽然这会在数据边沿上产生更陡的上升和下降时间, 更不容易发生比特错误, 并且改善了频率分布 ( 见图 75), 但使用此选项会提高 DRVDD 电源的功耗 如果因为负载不匹配而要求提高 DCO± 和 FCO± 输出的驱动器强度, 用户可以通过设置寄存器 x15 中的位, 将驱动强度提高一倍 (2x) 注意, 此功能不能使用寄存器 x15 的位 [5:4], 因为这些位优先于此功能 详情参见表 Rev. Page 35 of 48

36 6 4 4 EYE: ALL BITS ULS: 2398/ EYE: ALL BITS ULS: 2399/2399 EYE DIAGRAM VOLTAGE (V) EYE DIAGRAM VOLTAGE (V) ns 1.ns.5ns ns.5ns 1.ns 1.5ns 4 1.5ns 1.ns.5ns ns.5ns 1.ns 1.5ns TIE JITTER HISTOGRAM (Hits) TIE JITTER HISTOGRAM (Hits) ps 1ps ps 1ps 2ps 图 73.VDS 输出的数据眼 (ANSI-644 模式, 走线长度小于 24 英寸, 标准 FR-4) ps 1ps ps 1ps 2ps 图 74.VDS 输出的数据眼 (ANSI-644 模式, 走线长度大于 24 英寸, 标准 FR-4) Rev. Page 36 of 48

37 EYE DIAGRAM VOLTAGE (V) EYE: ALL BITS ULS: 2396/2396 为了帮助从 AD9276 捕捉数据, 器件提供了 2 个输出时钟 DCO± 用来为输出数据定时, 它等于采样时钟速率的 6 倍 数据逐个从 AD9276 输出, 必须在 DCO± 的上升沿和下降沿进行捕捉 ;DCO± 支持双倍数据速率 (DDR) 捕捉 帧时钟输出 (FCO±) 用于指示新输出字节的开始, 它与采样时钟速率相等 更多信息参见图 2 所示的时序图 使用 SPI 时,DCO± 相位可以相对于数据边沿以 6 增量进行调整 这样, 用户可以根据需要优化系统时序余量 DCO± 默认时序相对于输出数据边沿为 18, 如图 2 所示 TIE JITTER HISTOGRAM (Hits) ns 1.ns.5ns ns.5ns 1.ns 1.5ns 还可以从 SPI 启动 8 1 或 14 位串行流 这样, 用户就可以实现不同串行流并测试与更低和更高分辨率系统的兼容性 当分辨率变为 8 位或 1 位串行流时, 数据流缩短 当使用 14 位选项时, 数据流会在正常 12 位串行数据的末尾填充两个 使用 SPI 时, 通过设置输出模式寄存器 ( 地址 x14) 的位 2, 所有的数据输出也可以从其标准状态反转 这种方式不要与串行流反转到 LSB 优先模式相混淆 在默认模式下, 如图 2 所示, 数据输出串行流首先输出 MSB 但是, 可以将该顺序反转, 使数据输出串行流首先输出 LSB( 见图 3) 2ps 1ps ps 1ps 2ps 图 75.LVDS 输出的数据眼 (ANSI-644 模式,1 Ω 端接电阻, 走线长度大于 24 英寸, 标准 FR-4) 输出数据格式默认为偏移二进制 表 12 提供了输出编码格式的示例 若要将输出数据格式变为二进制补码, 请参阅存储器映射部分 表 12. 数字输出码 代码 (VIN+) (VIN ), 输入范围 = 2 V p-p (V) 数字输出偏移二进制 (D11 至 D) 来自各 ADC 的数据经过串行化后, 通过不同的通道产生 每个串行流的数据速率等于 12 位乘以采样时钟速率, 最大 值为 96 Mbps(12 位 8 MSPS = 96 Mbps) 最低典型转换 速率为 1 MSPS, 但如果特定应用需较低的采样速率,PLL 可以通过 SPI 设置低至 5 MSPS 的编码速率 有关启用此功能 的详细信息, 请参阅表 通过 SPI 可以启动的数字输出测试码选项有 12 个 当验证接收器捕捉和时序功能时, 这个功能很有用 可用的输出位序列选项参见表 13 一些测试码有两个串行序列字, 可以通过各种方式进行交替, 具体取决于所选的测试码 注意有些测试码可能并不遵守数据格式选择选项 此外, 可以在 x19 至 x1c 寄存器地址中指定用户定义的测试码 除 PN 短序列和 PN 长序列以外, 其它测试模式都支持 8 到 14 位字长, 以便验证接收器的数据捕捉是否成功 PN 短序列测试码产生一个伪随机位序列, 每隔 位或 511 位重复一次 关于 PN 短序列的说明以及如何产生, 请参阅 ITU-T O.15 (5/96) 标准的第 5.1 部分 唯一的不同在于起始值是一个特定值, 而不是全 1( 初始值见表 14) Rev. Page 37 of 48

38 表 13. 灵活的输出测试模式 输出测试模式位序列 测试码名称 数字输出字 1 数字输出字 2 接受数据格式选择 关闭 不适用 不适用 不适用 1 中间电平短码 1 相同 是 1 + 满量程短码 相同 是 11 满量程短码 相同 是 1 棋盘形式 否 11 PN 长序列 不适用 不适用 是 11 PN 短序列 不适用 不适用 是 111 1/ 字反转 否 1 用户输入 寄存器 x19 和寄存器 x1a 寄存器 x1b 和寄存器 x1c 否 11 1/ 位反转 不适用 否 11 1 同步 不适用 否 位高电平 1 不适用 否 11 混合位频率 不适用 否 PN 长序列测试码产生一个伪随机位序列, 每隔 位或 8,388,67 位重复一次 关于 PN 长序列的说明以及如何产生, 请参阅 ITU-T O.15 (5/96) 标准的第 5.6 部分 不同之处在于起始值是一个特定值, 而不是全 1, 并且 AD9276 会根据 ITU-T 标准反转位流 ( 初始值见表 14) 表 14.PN 短序列 时序 初始值 前三个采样输出 (MSB 优先 ) PN 短序列 xdf xdf9, x353, x31 PN 长序列 x29b8a x591, xfd7, xa3 有关如何通过 SPI 更改这些附加数字输出时序特性的信息, 请参阅 存储器映射 部分 SDIO 引脚此引脚用于运行 SPI 它内置 3 kω 下拉电阻, 可拉低该引脚 引脚仅兼容 1.8 V 电压 如果应用要求以 3.3 V 逻辑电平驱动此引脚, 则应在此引脚上串联一个 1 kω 电阻以限制电流 SCLK 引脚此引脚用于运行 SPI 端口接口 它内置 3 kω 下拉电阻, 可拉低该引脚 引脚兼容 1.8 V 和 3.3 V 电压 CSB 引脚此引脚用于运行 SPI 端口接口 它内置 7 kω 上拉电阻, 可拉高该引脚 引脚兼容 1.8 V 和 3.3 V 电压 RBIAS 引脚为了设置 ADC 的内核偏置电流, 应在 RBIAS 引脚上串联一个接地电阻 ( 标称值 1. kω) 建议使用 1. kω 电阻, 若使用其它电阻作为 RBIAS 会降低器件的性能 因此, 要实现稳定的性能, 至少应使用 1% 容差的电阻 基准电压源 AD9276 内置稳定 精确的.5 V 基准电压源 基准电压在内部放大 2 倍, 将 VREF 设置为 1. V, 因此 ADC 的满量程差分输入范围为 2. V p-p VREF 默认为内部设置, 但也可以用一个 1. V 外部基准电压源驱动 VREF 引脚, 以便提高精度 不过,AD9276 不支持低于 2. V p-p 的 ADC 满量程范围 对 VREF 引脚应用去耦电容时, 应采用低 ESR 陶瓷电容 这些电容应靠近基准引脚, 并与 AD9276 处于同一层 PCB VREF 引脚应该有一个.1 μf 的电容和一个 1 μf 的电容并联至模拟地 建议 ADC 采用这些电容值以妥善建立和获得下一个有效采样 基准电压源设置可以使用 SPI 来选择 设置允许两种选择 : 使用内部基准电压源或外部基准电压源 内部基准电压源选项为默认设置, 相应的差分范围为 2 V p-p 表 15.SPI 可选择的基准电压设置相应的 SPI 选择模式 VREF (V) 相应的差分范围 (V p-p) 外部基准电压源 不适用 2 外部基准电压 内部基准电压源 Rev. Page 38 of 48

39 串行端口接口 (SPI) AD9276 串行端口接口允许用户利用芯片内部的一个结构化寄存器空间来配置信号链, 以满足特定功能和操作的需要 SPI 具有灵活性, 可根据具体的应用进行定制 通过串行端口, 可访问地址空间, 以及对地址空间进行读写 存储空间以字节为单位进行组织, 并且可以进一步细分成多个区域, 如 存储器映射 部分所述 如需了解详细操作信息, 请参阅 ADI 应用笔记 AN-877: 通过 SPI 与高速 ADC 接口 定义串行端口接口 (SPI) 的是以下三个引脚 :SCLK SDIO 和 CSB( 见表 16) SCLK( 串行时钟 ) 引脚用于同步提供给器件的读出和写入数据 SDIO( 串行数据输入 / 输出 ) 双功能引脚允许将数据发送至内部器件存储器映射寄存器或从寄存器中读出数据 CSB( 片选信号 ) 引脚是低电平有效控制引脚, 它能够使能或者禁用读写周期 表 16. 串行端口引脚引脚功能 SCLK 串行时钟 串行移位时钟输入 SCLK 用来使串行接口的读写操作同步 SDIO 串行数据输入 / 输出 双功能引脚 ; 通常用作输入或输出, 取决于发送的指令和时序帧中的相对位置 CSB 片选信号 ( 低电平有效 ) 用来控制读写周期的选通 CSB 的下降沿与 SCLK 的上升沿共同决定帧序列的开始 在指令周期传输一条 16 位指令, 然后是一个或多个数据字节, 由位域 W 和 W1 决定 图 76 为串行时序图示例, 相应的定义见表 17 t DS t HIGH t CLK t S t DH t H CSB t LOW SCLK DON T CARE DON T CARE SDIO DON T CARE R/W W1 W A12 A11 A1 A9 A8 A7 D5 D4 D3 D2 D1 D DON T CARE 图 76. 串行时序详图 表 17. 串行时序定义 参数 时序 ( 最小值,ns) 说明 tds 5 数据与 SCLK 上升沿之间的建立时间 tdh 2 tclk 4 ts 5 th 2 thigh 16 tlow 16 ten_sdio 1 tdis_sdio 1 数据与 SCLK 上升沿之间的保持时间时钟周期 CSB 与 SCLK 之间的建立时间 CSB 与 SCLK 之间的保持时间 SCLK 应处于逻辑高电平状态的最短时间 SCLK 应处于逻辑低电平状态的最短时间相对于 SCLK 下降沿, SDIO 引脚从输入状态切换到输出状态所需的最短时间 ( 图 76 未显示 ) 相对于 SCLK 上升沿, SDIO 引脚从输出状态切换到输入状态所需的最短时间 ( 图 76 未显示 ) Rev. Page 39 of 48

40 正常工作时,CSB 用来告知器件准备接收和处理 SPI 命令 当 CSB 被拉低时, 器件通过 SCLK 和 SDIO 来执行指令 一般而言,CSB 将一直保持低电平, 直到通信周期结束 然而, 如果与慢速器件相连, 可以在两个字节之间拉高 CSB, 使老式微控制器有足够的时间将数据传输至移位寄存器 当传输一个 两个或三个字节的数据时,CSB 可以保持不变 当 W 和 W1 设置为 11 时, 器件进入流模式并继续处理数据 ( 读出或写入 ), 直到 CSB 被拉高以结束通信周期 这样就可以传输整个存储器而无需额外的指令 无论何种模式, 如果 CSB 在字节传输期间被拉高, 则 SPI 状态机复位, 器件等待新的指令 除了操作模式之外, 可配置 SPI 端口以不同的方式操作 对于不需要控制端口的应用,CSB 线可以连接并保持高电平 这将把其余 SPI 引脚置于其第二模式 ( 见应用笔记 AN-877) CSB 也可以接低电平, 以使能双线模式 当 CSB 接低电平时, 通信只需要 SCLK 和 SDIO 引脚 虽然器件在上电期间已同步, 但在使用双线模式时, 应注意确保串行端口仍然与 CSB 线同步 在双线模式下, 建议仅使用 1 2 或 3 字节传输 无有效 CSB 线的情况下, 可以进入但无法退出流模式 除了字长, 指令阶段还决定串行帧是读操作指令还是写操作指令, 从而通过串行端口对芯片编程或读取片上存储器内的数据 如果指令是回读操作, 则执行回读操作会使串行数据输入 / 输出 (SDIO) 引脚的数据传输方向, 在串行帧的一定位置由输入改为输出 数据可通过 MSB 优先模式或 LSB 优先模式发送 芯片上电后, 默认采用 MSB 优先的方式, 可以通过调整配置寄存器来更改数据发送方式 如需了解更多关于该特性及其它特性的信息, 请参阅应用笔记 AN-877 通过 SPI 与高速 ADC 接口 硬件接口表 16 中所描述的引脚构成用户编程器件与 AD9276 的串行端口之间的物理接口 当使用 SPI 接口时,SCLK 引脚和 CSB 引脚用作输入引脚 SDIO 引脚是双向引脚, 在写入阶段, 用作输入引脚 ; 在回读阶段, 用作输出引脚 如果多个 SDIO 引脚共用一个连接, 应注意确保其达到正确的 V OH 电平 假设每个 AD9276 的负载相同, 图 77 显示了可以连在一起的 SDIO 引脚数量以及相应的 V OH 电平 V OH (V) NUMBER OF SDIO PINS CONNECTED TOGETHER 图 77.SDIO 引脚负载 SPI 接口非常灵活, 串行 PROM 或 PIC 微控制器均可控制该接口, 因而除了完整 SPI 控制器之外, 用户还可以使用其它方法对器件编程 ( 参阅应用笔记 AN-812) Rev. Page 4 of 48

41 存储器映射读取存储器映射表 存储器映射寄存器表的每一行有 8 位 存储器映射大致分 为三个部分 : 芯片配置寄存器映射 ( 地址 x 至地址 x2) 器件索引和传送寄存器映射( 地址 x4 至 xff) 以及程序寄存器映射 ( 地址 x8 至地址 x2d) 存储器映射的第一栏显示寄存器地址号码, 倒数第二栏显示默认值 位 7 (MSB) 栏为给定十六进制默认值的起始位 例如, 地址 x9( 时钟寄存器 ) 的默认值为 x1, 表示位 7 = 位 6 = 位 5 = 位 4 = 位 3 = 位 2 = 位 1 = 位 = 1, 或者 1( 二进制 ) 此设置是占空比稳定器在开启状态下的默认值 通过向该地址的位 写入, 然后在寄存器 xff( 传送位 ) 写入的 x1 之后至, 关闭占空比稳定器 在每个写入序列后对传送位写入 1 以更新 SPI 寄存器, 这点很重要 除了寄存器 x x2 x4 x5 和 xff 之外的所有寄存器都利用主从锁存器进行缓冲, 并要求对传送位写入 1 如需了解更多关于该功能及其它功能的信息, 请参阅应用笔记 AN-877 通过 SPI 与高速 ADC 接口 保留位置不得写入未定义的存储器位置, 除非写入本数据手册建议的默认值 值标示为 的地址应被视为保留地址, 上电期间应将 写入其寄存器 默认值复位后, 关键寄存器自动加载默认值 表 18 显示了这些值, 其中 X 表示未定义的特性 逻辑电平以下是逻辑电平的说明 : 置位 是指将某位设置为逻辑 1 或向某位写入逻辑 1 类似地, 清除位 是指将某位设置为逻辑 或向某位写入逻辑 Rev. Page 41 of 48

42 表 18AD9276 存储器映射寄存器 地址 ( 十六进制 ) 寄存器名称 芯片配置寄存器 x chip_port_config LSB 优先 = 关 位 7 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 软复位 = 关 1 1 软复位 = 关 x1 chip_id 芯片 ID 位 [7:] (AD9276 = x72, 默认 ) x2 chip_grade X X 子 ID [5:4] ( 在芯片 ID 下确定器件等级 ) : 模式 I (4 MSPS) 1: 模式 II (65 MSPS) 1: 模式 III (8 MSPS) 器件索引和传送寄存器 x4 device_index_2 X X X X 数据通道 H = 关 x5 device_index_1 X X 时钟通道 DCO± = 关 时钟通道 FCO± = 关 LSB 优先 = 关 位 (LSB) 默认值 注释 x18 半字节之间应建立镜像关系, 使得无论在何种移位模式下, 均能正确设置 LSB 优先或 MSB 优先模式 默认值为唯一芯 片 ID, 各器件均 不相同 只读寄 存器 X X X X x 子 ID 用来区分 ADC 速度功耗模式 数据通道 D = 关 数据通道 G = 关数据通道 C = 关 数据通道 F = 关数据通道 B = 关 数据通道 E = 关数据通道 A = 关 xff device_update X X X X X X X 软件传输 = 关 程序功能寄存器 x8 模式 X X X LNA 输入阻抗 1 = 5 kω = 15 kω 内部省电模式 = 芯片运行 1 = 完全关断 1 = 待机 11 = 复位 1 = CW 模式 (TGC PDWN) x9 时钟 X X X X X X X DCS = 关 xd test_io 用户测试模式 = 关, 单一交替, 单一一次 1, 交替一次 产生复位 PN 长序列 = 关 产生复位 PN 短序列 = 关 输出测试模式 见表 13 = 关 1 = 中间电平短码 1 = +FS 短码 11 = -FS 短码 1 = 棋盘形式输出 11 = PN 长序列 11 = PN 短序列 111 = 1/ 字反转 1 = 用户输入 11 = 1/ 位反转 11 = 1 同步 111 = 1 位高电平 11 = 混合位频率 ( 格式由 output_mode 决定 ) xf xf x x x1 设置这些位以决定哪一个片内器件接收下一个写命令 设置这些位以决定哪一个片内器件接收下一个写命令 从主移位寄存器向从移位寄存器同步传输数据 决定芯片运行的一般工作模式 ( 全局 ) 打开和关闭内部占空比稳定器 (DCS)( 全局 ) x 设置此寄存器后, 测试数据将取代正常数据被置于输出引脚上 ( 局部,PN 序列除外 ) xe GPO 输出 X X X X 通用数字输出 x 各值置于 GPO[:3] 引脚上 ( 全局 ) Rev. Page 42 of 48

43 地址 ( 十六进制 ) 寄存器名称 xf flex_channel_input 滤波器截止频率控制 = 1.3 1/3 fsample 1 = 1.2 1/3 fsample 1 = 1.1 1/3 fsample 11 = 1. 1/3 fsample 1 =.9 1/3 fsample 11 =.8 1/3 fsample 11 =.7 1/3 fsample 1 = 1.3 1/4.5 fsample 11 = 1.2 1/4.5 fsample 11 = 1.1 1/4.5 fsample 111 = 1. 1/4.5 fsample 11 =.9 1/4.5 fsample 111 =.8 1/4.5 fsample 111 =.7 1/4.5 fsample 位 7 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 x1 flex_offset X X 6 位 LNA 失调调节 1 用于 LNA 偏置高 中高 中低 1 1 用于 LNA 偏置低 x11 flex_gain X X X X PGA 增益 = 21 db 1 = 24 db 1 = 27 db 11 = 3 db 位 (LSB) 默认值 注释 X X X X x3 抗混叠滤波器 截止频率 ( 全局 ) LNA 增益 = 15.6 db 1 = 17.9 db 1 = 21.3 db x12 bias_current X X X X 1 X LNA 偏置 = 高 1 = 中高 1 = 中低 11 = 低 x14 output_mode X = LVDS ANSI = LVDS 低功耗 ( 类似于 IEEE ) x15 output_adjust X X 输出驱动器端接 = 无 1 = 2 Ω 1 = 1 Ω 11 = 1 Ω X X X 输出反相使能 = 关 数据格式选择 = 偏移二进制 1 = 二进制补码 X X X DCO± 和 FCO ± 2 倍驱动强度 = 关 x16 output_phase X X X X 11 = 输出时钟相位调整 ( 至 11) ( 默认 : 相对于数据边沿为 18 ) = 相对于数据边沿为 1 = 相对于数据边沿为 6 1 = 相对于数据边沿为 = 相对于数据边沿为 18 1 = 相对于数据边沿为 = 相对于数据边沿为 3 11 = 相对于数据边沿为 = 相对于数据边沿为 42 1 = 相对于数据边沿为 = 相对于数据边沿为 = 相对于数据边沿为 至 1111 = 相对于数据边沿为 66 x18 flex_vref X = 内部基准电压源 1 = 外部基准电压源 x2 x6 x8 x x x3 LNA 强制失调校正 ( 局部 ) LNA 和 PGA 增益调整 ( 全局 ) LNA 偏置电流调整 ( 全局 ) 配置输出和数据的格式 ( 位 [7:3] 和位 [1:] 为全局 ; 位 2 为局部 ) 决定 LVDS 或其它输出属性 主要功能是设置 LVDS 范围和共模电平, 代替外部电阻 ( 位 [7:1] 为全局 ; 位 为局部 ) 用于利用全局时钟分频的器件上, 决定使用分频器输出的哪一个相位来提供输出时钟 内部锁存不受影响 X X X X X X x 选择内部基准电压源 ( 推荐的默认值 ) 或外部基准电压源 ( 全局 ) Rev. Page 43 of 48

44 地址 ( 十六进制 ) 位 7 寄存器名称 (MSB) 位 6 位 5 位 4 位 3 位 2 位 1 位 (LSB) 默认值 注释 x19 user_patt1_lsb B7 B6 B5 B4 B3 B2 B1 B x 用户定义的测试码 1,LSB( 全局 ) x1a user_patt1_msb B15 B14 B13 B12 B11 B1 B9 B8 x 用户定义的测试码 1,MSB( 全局 ) x1b user_patt2_lsb B7 B6 B5 B4 B3 B2 B1 B x 用户定义的测试码 2,LSB( 全局 ) x1c user_patt2_msb B15 B14 B13 B12 B11 B1 B9 B8 x 用户定义的测试码 2,MSB( 全局 ) x21 serial_control LSB 优先 = 关 X X X <1 MSPS, 低编码速率模式 = 关 串行位流长度 = 12 位 ( 默认, 正常位流 ) 1 = 8 位 1 = 1 位 11 = 12 位 1 = 14 位 x22 serial_ch_stat X X X X X X 通道输出复位 = 关 x2b flex_filter X 使能自动低通调谐 ( 自清零 ) X X 高通滤波器截止频率 = flp/2.7 1 = flp/ = flp/ = flp/6. 1 = flp/ = flp/ = flp/ = flp/3.1 通道掉电 = 关 x2c analog_input X X X X X X LO-x LOSW-x 连接 = ( )LNA 输出, 高阻态 1 = ( )LNA 输出, ( )LNA 输出 1 = ( )LNA 输出, (+)LNA 输出 11 = 高 -Z, 高 -Z x2d CW 多普勒 I/Q 解调器相位 X X X CW 多普勒通道使能 = 关 I/Q 解调器相位 = 1 = = = = 9 11 = = = = = = = = = = = x 串行流控制 ( 全局 ) x x x 用来关断转换器的各个部分 ( 局部 ) 滤波器截止频率 ( 全局 ) (f LP = 低通滤波器截止频率 ) LNA 有源端接 / 输入阻抗 ( 全局 ) 相位 ( 局部 ) Rev. Page 44 of 48

45 应用信息电源和接地建议 建议使用两个独立的 1.8 V 电源为 AD9276 供电 : 一个用于模拟端 (AVDD), 一个用于数字端 (DRVDD) 如果仅提供一个 1.8 V 电源, 则应先连接到 AVDD1 引脚, 然后分接出来, 并用铁氧体磁珠或滤波扼流圈及去耦电容隔离, 再连接到 DRVDD 引脚 用户应针对所有电源使用多个去耦电容以适用于高频和低频 去耦电容应放置在接近 PCB 入口点和接近器件的位置, 并尽可能缩短走线长度 AD9276 仅需要一个 PCB 接地层 只要对 PCB 的模拟 数字和时钟部分进行适当地去耦和巧妙地分隔, 就能轻松实现最佳性能 裸露焊盘散热块建议为获得最佳的 AD9276 电气性能和散热性能, 必须将器件底部的裸露焊盘连接至模拟地 PCB 上裸露的连续铜平面应与 AD9276 的裸露焊盘 ( 引脚 ) 匹配 铜平面上应有多个通孔, 获得尽可能低的热阻路径以通过 PCB 底部进行散热 这些通孔应采用焊料填充, 或者用绝缘环氧化物堵塞 为了最大化地实现器件与 PCB 之间的覆盖与连接, 应在 PCB 上覆盖一个丝印层或阻焊膜, 以便将连续铜平面划分为多个均等的部分 这样, 在回流焊过程中, 可在 AD9276 与 PCB 之间提供多个连接点, 而一个无分割的连续层只能保证一个连接点 可以参考图 78 所示的 PCB 布局布线范例 如需了解有关封装和 PCB 板布局的详情, 请参阅应用笔记 AN-772 LFCSP 封装设计与制造指南 ( SILKSCREEN PARTITION PIN 1 INDICATOR 图 78. 典型 PCB 布局 Rev. Page 45 of 48

AD87/AD88 目 录 技 术 规 格... 3 绝 对 最 大 额 定 值... 6 最 大 功 耗... 6 ESD 警 告... 6 典 型 工 作 特 性... 8 工 作 原 理... 7 输 入 级... 7 交 越 选 择... 7 输 出 级... 8 直 流 误 差... 8

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